KR20010051130A - Ｄｒａｍ-셀 장치 및 그 제조 방법 - Google Patents

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KR20010051130A
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Abstract

본 발명은 DRAM-셀 장치 및 그 제조 방법에 관한 것이다. 메모리 셀은 메모리 트랜지스터(S) 및 전달 트랜지스터(T)를 포함한다. 상기 전달 트랜지스터(T)의 게이트 전극 및 상기 메모리 트랜지스터(S)의 제어 게이트 전극은 하나의 워드 라인(W)에 접속된다. 상기 메모리 트랜지스터(S)는 플로우팅 게이트 전극을 가지며, 상기 플로우팅 게이트 전극은 제 1 유전체에 의해 메모리 트랜지스터(S)의 채널 영역으로부터 분리되어, 전달 트랜지스터(T)의 제 1 소오스/드레인 영역에 접속된다. 상기 제어 게이트 전극은 제 2 유전체에 의해 플로우팅 게이트 전극으로부터 분리된다. 상기 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역은 워드 라인(W)에 대해 횡으로 연장되는 비트 라인(B)에 접속된다. 바람직하게 상기 메모리 트랜지스터(S) 및 전달 트랜지스터(T)는 상이한 도전형을 갖는다. 정보 기록시 상기 전달 트랜지스터(T)는 도통되고 상기 메모리 트랜지스터(S)는 차단된다. 정보 판독시 상기 전달 트랜지스터(T)는 차단되고 상기 메모리 트랜지스터(S)는 도통된다.

Description

ＤＲＡＭ-셀 장치 및 그 제조 방법 {DRAM-CELL ARRANGEMENT AND METHOD FOR PRODUCING THEREOF}
본 발명은 DRAM-셀 장치, 다시 말해 임의의 동적 엑세스를 갖는 메모리 셀 장치에 관한 것이다.
현재 DRAM-셀 장치의 메모리 셀로는 거의 소위 1-트랜지스터 메모리 셀이 사용된다. 상기 메모리 셀은 하나의 트랜지스터, 및 전하의 형태로 정보가 저장되어 있는 하나의 커패시터를 포함한다. 워드 라인을 통한 트랜지스터의 제어에 의해 커패시터에 있는 전하는 비트 라인을 통해 판독될 수 있다. 커패시터의 전하가 비트 라인을 구동시키고 전하에 의해 생성된 신호가 배경 소음에도 불구하고 검출되어야만 하기 때문에, 커패시터는 최소 커패시턴스를 가져야만 한다. DRAM-셀 장치의 가능한한 높은 패킹 밀도를 달성하기 위해, 복잡하게 형성된 표면 또는 높은 유전 상수를 가진 특수한 재료로 이루어진 커패시터 유전체를 갖는 커패시터가 제공된다.
대체 DRAM-셀 장치에서 높은 프로세스 비용은 적은 공간 필요성 및 큰 커패시턴스를 갖는 커패시터를 생성하기 위해 피해진다. M. Heshami외 다수, "250-MHz Skewed-Clock Pipelined Date Buffer", IEEE Journal of Solid-State Circuits, Vol.31, No.3, Maerz 1996, 376 페이지에는 DRAM-셀 장치가 공지되어 있으며, 여기서 메모리 셀은 제 1 선택 트랜지스터, 메모리 트랜지스터, 그리고 제 2 선택 트랜지스터를 포함하는 자력으로 전류를 통하게 하는 동적 메모리 셀이다. 상기 제 1 선택 트랜지스터는 제 1 비트 라인과 메모리 트랜지스터의 제 2 게이트 전극 사이에 접속된다. 상기 제 1 선택 트랜지스터의 게이트 전극은 제 1 워드 라인에 접속된다. 상기 제 2 선택 트랜지스터는 메모리 트랜지스터의 소오스/드레인 영역과 제 2 비트 라인 사이에 접속된다. 제 2 선택 트랜지스터의 게이트 전극은 제 2 워드 라인에 접속된다. 메모리 트랜지스터의 추가 소오스/드레인 영역은 전압 단자에 접속된다. 1-트랜지스터 메모리 셀에서와 같이 정보는 전기적 전하의 형태로 저장된다. 그러나, 전기적 전하는 비트 라인을 직접 구동시키는 것이 아니라, 메모리 트랜지스터의 게이트 전극에 저장되어 상기 메모리 트랜지스터를 제어하는데 사용된다. 이는 매우 적은 양의 전기적 전하로도 충분하다. 메모리 트랜지스터의 게이트 전극에 정보를 기록하기 위해 제 1 선택 트랜지스터는 제 1 워드 라인을 통해 제어됨으로써, 메모리 트랜지스터의 게이트 전극에는 제 1 비트 라인에서 나타나는 전압에 의해 좌우되는 전압이 나타나며, 상기 메모리 트랜지스터의 크기는 재차 기록되는 정보에 의해 좌우된다. 정보를 판독하기 위해 제 2 선택 트랜지스터는 제 2 워드 라인에 의해 제어된다. 각각의 정보에 따라, 즉 메모리 트랜지스터의 게이트 전극에 나타나는 각각의 전압에 따라, 메모리 트랜지스터는 도통되거나 또는 차단되고, 이에 따라 전압 단자와 제 2 비트 라인 사이에 전류가 흐르거나 또는 흐르지 않는다.
EPROM은 비휘발성 메모리 셀 장치이며, 상기 구조에서는 DRAM-셀 장치와는 달리 정보가 영구히 재차 갱신될 필요가 없다. 정보는 트랜지스터의 적어도 두 개의 상이한 차단 전압의 형태로 저장된다. 트랜지스터 중 하나의 정보를 판독하기 위해 트랜지스터의 제어 게이트 전극에는 두 차단 전압 사이에 놓여있는 전압이 인가된다. 전류가 트랜지스터를 통해 흐르거나 또는 흐르지 않음에 따라, 논리값은 0 또는 1로 판독된다. 전기 절연되고 제어 게이트 전극과 트랜지스터의 채널 영역 사이에 배치되어 있는 플로우팅 게이트 전극에 의해, 트랜지스터의 차단 전압이 나타날 수 있다. 이를 위해, 제어 게이트 전극과 채널 영역 또는 트랜지스터의 소오스/드레인 영역 사이에 전압 강하가 생성되며, 상기 전압 강하는 플로우팅 게이트 전극 내로의, 또는 플로우팅 게이트 전극으로부터의 전극들의 터널에 작용한다. 상기 플로우팅 게이트 전극의 상이한 전하에 의해 트랜지스터의 상이한 차단 전압이 나타난다. 상기 플로우팅 게이트 전극은 완전히 절연되어 있기 때문에, 누설 전류는 없고 정보는 재차 갱신될 필요가 없다.
간행지 "IEEE Transactions on Electron Devices, Band 41, Nr.6, Juni 1994, 926-930 페이지에는 p-채널 기록 트랜지스터, 및 플로우팅 게이트를 갖는 n-채널 판독 트랜지스터를 포함하는 DRAM-셀 장치가 공지되어 있다. 두 트랜지스터의 제어 게이트 전극은 한 워드 라인에 접속된다. 상기 판독 트랜지스터의 소오스/드레인 단자 중 하나는 공급 전위에 놓여있고, 다른 소오스/드레인 단자는 비트 라인에 접속되어 있다. 상기 기록 트랜지스터의 소오스/드레인 단자는 한편으로는 기록 트랜지스터의 플로우팅 게이트에, 다른 한편으로는 비트 라인에 접속된다.
US 5 220 530 에는 그것의 게이트 전극이 워드 라인에 접속되어 있는 엑세스 트랜지스터, 및 플로우팅 게이트를 갖는 추가 트랜지스터를 포함하는 메모리 셀이 공지되어 있다. 엑세스 트랜지스터의 소오스/드레인 단자는 한편으로는 비트 라인에, 다른 한편으로는 추가 트랜지스터의 제어 게이트 전극에 접속된다. 상기 추가 트랜지스터의 소오스/드레인 단자는 한편으로는 비트 라인에, 다른 한편으로는 공급 전위에 접속된다.
본 발명의 문제점은 높은 패킹 밀도와 동시에 낮은 프로세스 비용으로 제조될 수 있는 DRAM-셀 장치를 제공하는데 있다. 또한 상기 DRAM-셀 장치의 작동 방법 및 그 제조 방법을 제공하는데 있다.
도 1은 메모리 트랜지스터의 제 1 소오스/드레인 영역, 채널 영역 및 제 2 소오스/드레인 영역, 제 1 유전체, 마스크, 스페이서 및 절연층이 생성된 이후의 기판의 횡단면도,
도 2는 홈, 폴리실리콘으로 이루어진 층, 및 제 2 유전체가 생성된 이후의, 도 1에 따른 횡단면도,
도 3은 전달 트랜지스터의 제 1 소오스/드레인 영역, 채널 영역 및 제 2 소오스/드레인 영역, 메모리 트랜지스터의 제어 게이트 전극, 중간 산화물, 및 콘택이 생성된 이후의, 도 2에 따른 횡단면도,
도 4는 메모리 셀의 회로도,
도 5는 메모리 트랜지스터의 등가 회로도.
*도면의 주요 부분에 대한 부호의 설명*
B: 비트 라인 D: 유전체
I: 절연층 K: 콘택
KG: 게이트 전극 M: 마스크
P: 폴리실리콘 S: 메모리 트랜지스터
SP: 스페이서 SS: 메모리 트랜지스터의 소오스/드레인 영역
T: 전달 트랜지스터 TS: 전달 트랜지스터의 소오스/드레인 영역
V: 홈 W: 워드 라인
Z: 중간 산화물
상기 문제점은 각각 하나의 메모리 트랜지스터 및 하나의 전달 트랜지스터를 갖는 다수의 메모리 셀을 포함하는 DRAM-셀 장치에 의해 달성된다. 상기 전달 트랜지스터의 게이트 전극은 하나의 워드 라인에 접속된다. 상기 메모리 트랜지스터는 플로우팅 게이트 전극을 가지며, 상기 플로우팅 게이트 전극은 제 1 유전체에 의해 메모리 트랜지스터의 채널 영역으로부터 분리되어, 전달 트랜지스터의 제 1 소오스/드레인 영역에 접속된다. 상기 메모리 트랜지스터는 제어 게이트 전극을 가지며, 상기 제어 게이트 전극은 제 2 유전체에 의해 플로우팅 게이트 전극으로부터 분리되어, 워드 라인에 접속된다. 상기 메모리 트랜지스터의 제 1 소오스/드레인 영역은 워드 라인에 대해 횡으로 연장되는 비트 라인에 접속된다. 상기 메모리 트랜지스터의 제 2 소오스/드레인 영역 및 전달 트랜지스터의 제 2 소오스/드레인 영역은 전압 단자에 접속된다.
마찬가지로 본 문제점을 해결하는 DRAM-셀 장치의 작동 방법이 하기에 제공된다.
메모리 셀에 정보를 기록하기 위해 워드 라인에는 전달 트랜지스터가 도통되는 기록 전압이 공급된다. 또한 정보를 기록할 때 비트 라인에는 저장되는 정보에 따라 좌우되는 비트 라인 전압이 공급됨으로써, 플로우팅 게이트 전극은 비트 라인 전압에 따라 좌우되는 전하에 의해 로드된다. 또한 정보는 전하의 형태로 플로우팅 게이트 전극에 저장된다.
메모리 셀의 정보를 판독하기 위해 워드 라인에는, 플로우팅 게이트 전극에 있는 전하에 따라 신호가 비트 라인에 생성되도록 판독 전압이 공급된다.
상기 메모리 셀에 논리값 1 또는 0이 저장되어야만 할 경우, 비트 라인 전압은 메모리 트랜지스터가 논리값 1을 판독할 때 도통되어, 논리값 0이 판독될 때 차단되거나 개방되는 방식으로 저장되는 정보에 따라 좌우될 수 있다. 상기 메모리 트랜지스터가 도통될 경우, 비트 라인에는 전압 변경 및/또는 전류 변경이 측정된다. 상기 트랜지스터가 차단되면, 비트 라인의 전압 및 전류는 변경되지 않는다. 이 경우 비트 라인에서의 신호는 아무것도 통과시키지 않는 곳에 인가된다.
대안으로서 메모리 트랜지스터는 플로우팅 게이트 전극으로의 전하에 따라, 다시 말해 저장된 정보에 따라 상이하게 잘 도통될 수 있다.
비트 라인 전압은 플로우팅 게이트 전극에 있는 전하를 결정하고, 이러한 전하는 메모리 트랜지스터의 차단 전압을 결정한다. 상이한 차단 전압은 상이한 신호의 판독시 비트 라인으로 안내된다. 판독 전압이 차단 전압을 초과하지 않을 경우, 메모리 트랜지스터는 차단된다.
정보의 기록과 판독 사이에 워드 라인에는 메모리 트랜지스터 및 전달 트랜지스터를 차단하는 그러한 정지 전압이 공급된다.
상기 메모리 셀은 커패시터를 갖지 않기 때문에 작은 공간 필요성을 갖는 메모리 셀이 특히 간단하게 생성됨으로써, DRAM-셀 장치는 특히 높은 패킹 밀도를 갖는다. 복잡한 표면 및 특별한 재료는 높은 유전 상수를 필요로 하지 않기 때문에, 높은 프로세스 비용이 요구되지 않는다.
상기 메모리 셀은 예컨대 단지 두 개의 트랜지스터를 가짐으로써, 본 발명에 따른 DRAM-셀 장치의 패킹 밀도는 메모리 셀이 세 개의 트랜지스터를 포함하는 DRAM-셀 장치에서 보다 더욱 증가될 수 있다.
플로우팅 게이트 전극은 실제로 플로우트되지 않는다. 왜냐하면, 전달 트랜지스터가 누설 전류를 가짐으로써, 플로우팅 게이트 전극에 있는 전하는 시간이 지남에 따라 변경될 수 있기 때문이다. 통상적으로 저장된 정보의 갱신은 요구되지 않는다.
기록시 기록 전압이 공급되는 워드 라인에 접속되어 있는 모든 전달 트랜지스터는 도통되기 때문에, 관련 메모리 셀이 동시에 프로그래밍 되는 것이 바람직하다.
바람직하게 기록 전압은 메모리 트랜지스터를 기록시 차단하는 방식으로 되어있다. 따라서, 이 경우 기록시 메모리 트랜지스터 및 전력 소비에 의해 전류가 더 적게 흐르지는 않는다. 메모리 트랜지스터 및 전달 트랜지스터가 동일한 도전형일 경우, 메모리 트랜지스터의 차단 전압은 전달 트랜지스터의 차단 전압 보다 더 높다. 기록 전압은 메모리 트랜지스터의 차단 전압과 전달 트랜지스터의 차단 전압 사이에 인가된다.
판독 전압은 바람직하게는 전달 트랜지스터를 판독시 차단하는 방식으로 되어있다. 또한 플로우팅 전극에 있는 전하는 판독시 일정하게 유지된다. 이는 한편으로는 신호가 비트 라인에서 나타나고, 그리고 예컨대 논리값 1의 신호가 논리값 0의 신호와는 크게 구별된다는 것을 의미한다. 정보가 덜 빨리 소실되기 때문에, 정보는 종종 덜 갱신되어야만 한다. 메모리 트랜지스터 및 전달 트랜지스터가 동일한 도전형일 경우, 전달 트랜지스터의 차단 전압은 메모리 트랜지스터의 차단 전압 보다 더 높다. 이 경우, 판독 전압은 전달 트랜지스터의 차단 전압과 메모리 트랜지스터의 차단 전압 사이에 인가된다.
더 적은 전력 소비 및 비트 라인에 나타난 신호들, 그리고 더 큰 갱신 시간을 유지시키기 위해, 메모리 트랜지스터는 전달 트랜지스터의 도전형과는 다른 도전형일 때 바람직하다. 이 경우, 기록 전압은 메모리 트랜지스터가 차단되고 전달 트랜지스터가 도통되도록 선택될 수 있다. 판독 전압은 전달 트랜지스터가 차단되고 메모리 트랜지스터가 도통되도록 선택될 수 있다.
예컨대 전달 트랜지스터는 n-채널 트랜지스터인 반면, 메모리 트랜지스터는 p-채널 트랜지스터이다. 대안으로서 전달 트랜지스터는 p-채널 트랜지스터이고 메모리 트랜지스터는 n-채널 트랜지스터이다.
상기 전달 트랜지스터가 n-채널 트랜지스터이고 메모리 트랜지스터가 p-채널 트랜지스터일 경우, 기록 전압은 예컨대 양의 작동 전압과 동일하고, 그리고 판독 전압은 예컨대 0 전압과 동일하다. 정지 전압은 0 전압 보다 크고 작동 전압 보다 작다.
전달 트랜지스터가 p-채널 트랜지스터이고 메모리 트랜지스터가 n-채널 트랜지스터일 경우, 기록 전압은 예컨대 0 전압과 동일하고 판독 전압은 예컨대 양의 작동 전압과 동일하다. 상기 정지 전압은 0 전압 보다 크고 작동 전압 보다 작다.
비트 라인 전압은 저장되는 정보에 따라 좌우되고 작동 전압 또는 0 전압과 동일하다. 예컨대 비트 라인 전압은 논리값 1이 저장되어야만 할 경우엔 작동 전압과 동일하고, 논리값 0이 저장되어야만 할 경우엔 0 전압과 동일하다.
패킹 밀도를 증가시키기 위해, 메모리 트랜지스터의 제 2 소오스/드레인 영역 및 전달 트랜지스터의 제 2 소오스/드레인 영역이 동일한 전압 단자에 접속되는 것이 바람직하다. 대안으로서, 메모리 트랜지스터의 제 2 소오스/드레인 영역은 전달 트랜지스터의 제 2 소오스/드레인 영역과는 다른 전압 단자에 접속된다.
상기 전압 단자는 일정한 전위로 유지된다.
상기 전달 트랜지스터가 p-채널 트랜지스터이고 메모리 트랜지스터가 n-채널 트랜지스터일 경우, 전압 단자는 예컨대 0 전압과 작동 전압 사이에 인가된 전압에서 유지된다.
전달 트랜지스터가 박막 트랜지스터로서 형성될 때 특히 높은 패킹 밀도가 달성된다. 전달 트랜지스터의 소오스/드레인 영역 및 채널 영역은 이 경우 폴리실리콘으로 이루어지고 얇은 층 내에서 생성될 수 있다. 상기 전달 트랜지스터는 박막 트랜지스터로서 기판 내에 배치된 메모리 트랜지스터의 부분에 배치됨으로써, 특히 높은 패킹 밀도가 생성된다.
패킹 밀도를 증가시키기 위해 제어 게이트 전극이 전달 트랜지스터의 게이트 전극과 일치하는 것이 바람직하다.
패킹 밀도를 증가시키기 위해, 플로우팅 게이트 전극은 전달 트랜지스터의 제 1 소오스/드레인 영역과 일치하는 것이 바람직하다.
예컨대 메모리 트랜지스터의 제 1 소오스/드레인 영역, 채널 영역 및 제 2 소오스/드레인 영역이 기판 표면에 인접하게 나란히 배치된다. 상기 기판에는 절연층이 배치된다. 상기 절연층은 메모리 트랜지스터의 채널 영역까지 이르는 홈을 갖는다. 제 1 유전체는 적어도 홈의 바닥을 커버한다. 폴리실리콘으로 이루어진 층은 절연층에 배치되어, 홈 플랭크를 커버하고, 그리고 제 1 유전체는 홈을 채우지 않으면서 홈 바닥에 배치된다. 전달 트랜지스터의 제 1 소오스/드레인 영역은 폴리실리콘으로 이루어진 층의 일부이며, 상기 층은 제 1 유전체에서 홈의 바닥에 배치되어 있다. 전달 트랜지스터의 제 2 소오스/드레인 영역은 절연층에 배치된, 폴리실리콘으로 이루어진 층의 일부이다. 전달 트랜지스터의 채널 영역은 홈 플랭크에 배치된, 폴리실리콘으로 이루어진 층의 일부이다. 제 2 유전체는 폴리실리콘으로 이루어진 층에 배치된다. 제어 게이트 전극은 제 2 유전체에 배치된다. 전달 트랜지스터는 수직 박막 트랜지스터로서 형성된다.
이러한 DRAM-셀 장치는 예컨대 하기와 같이 생성될 수 있다.
기판 내에서 제 1 소오스/드레인 영역, 채널 영역 및 메모리 트랜지스터의 제 2 소오스/드레인 영역은 기판 표면에 나란히 인접하게 생성될 수 있다. 상기 기판에는 절연층이 생성되며, 상기 절연층에는 메모리 트랜지스터의 채널 영역까지 이르는 홈이 생성된다. 적어도 홈 바닥에는 제 1 유전체가 생성된다. 폴리실리콘으로 이루어진 층은 인시튜 제 1 도전형에 의해 도핑되어 증착됨으로써, 상기 층은 절연층, 홈 플랭크 및 홈 바닥에 있는 제 1 유전체에 배치된다. 폴리실리콘으로 이루어진 층의 두께는 홈이 상기 층에 의해 채워지지 않을 정도로 되어 있다. 이어서, 기판 표면에 대한 수직으로의 이온을 주입은 제 1 도전형과는 반대인 제 2 도전형에 의해 도핑됨으로써, 폴리실리콘으로 이루어진 층으로부터 전달 트랜지스터의, 제 2 도전형에 의해 도핑된 제 1 소오스/드레인 영역이 생성되며, 상기 영역은 홈 바닥에 있는 제 1 유전체에 배치되고, 그리고 폴리실리콘으로 이루어진 층으로부터 절연층에 배치된 전달 트랜지스터의, 제 2 도전형에 의해 도핑된 제 2 소오스/드레인 영역이 생성되며, 그리고 폴리실리콘으로 이루어진 층으로부터 홈 플랭크에 배치된 전달 트랜지스터의, 제 1 도전형으로부터 도핑된 채널 영역이 생성된다. 이어서, 폴리실리콘으로 이루어진 층에서의 제 2 유전체가, 그리고 그 위에 메모리 트랜지스터의 제어 게이트 전극이 생성된다.
제 1 유전체는 절연층을 생성하기 전 기판에서 생성될 수 있다. 대안으로서, 상기 제 1 유전체는 홈 생성 후에 생성될 수 있다. 이 경우 제 1 유전체는 절연 물질의 증착에 의해 생성될 경우, 상기 제 1 유전체는 홈 바닥과 더불어 홈 플랭크를 커버한다.
상기 메모리 트랜지스터는 채널 영역의 길이가 대략 홈 바닥에 있는 플로우팅 게이트 전극의 길이와 동일하거나, 또는 홈 바닥에 있는 제어 게이트 전극의 길이와 동일할 경우 특히 적절하게 제어된다. 상기 플로우팅 게이트 전극은 홈 플랭크에 인접하지 않은 폴리실리콘으로 이루어진 층의 일부이기 때문에, 홈은 대략 폴리실리콘으로 이루어진 층 두께의 두배 만큼 메모리 트랜지스터의 채널 영역 보다 더 길 때 바람직하다.
메모리 트랜지스터의 채널 영역에 대해 홈을 자체 조절하도록 생성하기 위해, 기판 표면에 적어도 메모리 트랜지스터의 채널 영역을 커버하는 마스크를 생성하는 것이 바람직하다. 상기 마스크에 의해 주입이 실행됨으로써, 메모리 트랜지스터의 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역이 생성된다. 여기서, 마스크는 메모리 트랜지스터의 채널 영역이 주입되는 것을 방해한다. 이어서, 마스크에 인접하게 스페이서가 형성된다. 절연층을 생성하기 위해 절연 재료가 마스크 및 스페이서가 노출될때까지 증착되고 굴착된다. 따라서, 홈의 길이는 마스크 길이와 스페이서의 두께의 두 배를 합한 것과 동일하다. 폴리실리콘으로 이루어진 층의 두께는 바람직하게 스페이서 두께와 동일하다.
특히 높은 패킹 밀도는 전압 단자를 위한 콘택이 메모리 트랜지스터의 제 2 소오스/드레인 영역과 전달 트랜지스터의 제 2 소오스/드레인 영역에 동시에 콘택팅될때 달성될 수 있다. 이를 위해, 절연층에는 콘택 홀의 적어도 일부가 배치되며, 상기 콘택 홀은 메모리 트랜지스터의 제 2 소오스/드레인 영역에까지 이른다. 콘택은 전달 트랜지스터의 제 2 소오스/드레인 영역에 겹쳐지는 방식으로 상기 콘택 홀을 채운다.
제어 게이트 전극 위에 중간 산화물이 배치될 수 있다. 콘택 홀은 중간 산화물을 분리하고 부분적으로는 전달 트랜지스터의 제 2 소오스/드레인 영역까지, 그리고 부분적으로는 메모리 트랜지스터의 제 2 소오스/드레인 영역까지 이를 수 있다. 이러한 콘택을 생성하기 위해 우선 폴리실리콘으로 이루어진 층은 절연층에서 전달 트랜지스터의 제 2 소오스/드레인 영역의 콘택팅을 위해 적합한 범위를 갖도록 구조화된다. 제어 게이트 전극의 생성후에 중간 산화물이 부가된다. 폴리실리콘으로 이루어진 층에 대해 선택적으로 중간 산화물 및 절연층을 마스킹 에칭함으로써, 상기 콘택 홀은 콘택 홀의 일부가 메모리 트랜지스터의 제 2 소오스/드레인 영역까지, 그리고 콘택 홀의 추가 일부가 폴리실리콘으로 이루어진 층에까지 이르도록 생성된다. 이어서, 상기 콘택 홀은 하나의 콘택에 의해 채워진다.
n-채널 트랜지스터에서 그것의 소오스/드레인 영역은 n-도핑된다. n-채널 트랜지스터의 채널 영역은 p-도핑될 수 있고, 도핑되지 않거나 또는 약하게 n-도핑될 수 있다. p-채널 트랜지스터에서 그것의 소오스/드레인 영역은 p-도핑된다. p-채널 트랜지스터의 채널 영역은 n-도핑되고, 도핑되지 않거나 또는 약하게 p-도핑될 수 있다.
하기에 본 발명의 실시예가 도면에 의해 더 자세히 설명된다.
도면은 정확한 척도로 도시되어 있지 않다.
본 실시예에서 출발 물질로서 p-도핑된 실리콘으로 이루어진 기판(1)이 제공된다. 절연 물질에 의한 트랜치 및 충전을 생성하기 위해 절연 구조물(도시되지 않은)이 생성되며, 상기 절연 구조물은 서로 인접하게 생성되는 메모리 셀을 서로 분리시킨다.
열적 산화에 의해 대략 5nm 두께의 제 1 유전체(D1)가 생성된다(도 1 참조).
마스크(M)를 생성하기 위해 실리콘 산화물은 대략 300 nm의 두께로 증착되어, 마스킹 에칭에 의해 구조화된다. 상기 마스크(M)는 각각의 메모리 셀에서 스트립형 영역을 커버하며, 상기 영역의 크기는 300 및 500 nm이고 x-축(x)에 대해 수직으로 연장된다.
상기 마스크(M)는 절연층에 겹쳐지고 절연 구조물에 의해 둘러싸인 영역을 생성되는 메모리 셀로부터 각각 두 개의 절반으로 분리시킨다.
메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1) 및 제 2 소오스/드레인 영역(SS2)을 생성하기 위해 비소에 의한 주입이 실행된다. 상기 마스크(M) 아래에 배치된 기판(1)의 부분은 메모리 트랜지스터(S)의 채널 영역으로서 적합하고 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1)과 제 2 소오스/드레인 영역(SS2) 사이에 배치된다(도 1 참조).
스페이서(SP)를 생성하기 위해 실리콘 질화물이 대략 100nm 두께로 증착되고 에치백되어, 제 1 유전체(D1)까지 노출된다(도 1 참조).
절연층(I)을 생성하기 위해 SiO2는 대략 300nm 두께로 증착되어, 화학적 광택에 의해 마스크(M)가 노출될때까지 평탄화된다(도 1 참조). 이어서, 상기 절연층(I)은 대략 100 nm 정도 실리콘 질화물에 대해 선택적으로 에치백됨으로써, 스페이서(SP)는 부분적으로 노출된다.
각각의 메모리 셀 마다 홈(V)을 생성하기 위해 실리콘 질화물이 SiO2에 대해 선택적으로 예컨대 고온 인산에 의해 습식 에칭됨으로써, 제 1 유전체(D1)의 부분이 노출된다. 상기 홈(V)은 메모리 트랜지스터(S)의 채널 영역에까지 이른다. 상기 홈(V) 바닥에는 제 1 유전체(D1)의 부분들이 배치된다.
이어서, 대략 50nm 두께의 인시튜 n-도핑된 폴리실리콘(P)으로 이루어진 층이 증착된다. 홈(V) 중 하나가 각각 배치되어 있는 직사각형 영역을 커버하는 포토랙(도시되지 않음)으로 이루어진 마스크에 의해, 폴리실리콘(P)으로 이루어진 층이 구조화된다. 상기 직사각형 영역은 대략 800 nm의 각각 x-축(x)에 대해 평행한 측면 길이 및 대략 900 nm인 x-축(x)에 대해 수직인 크기를 갖는다. 이에 따라, 폴리실리콘(P)(도 2 참조)으로 이루어진 층의 서로 분리된 부분을 생성된다.
열적 산화에 의해 폴리실리콘(P)으로 이루어진 층에는 대략 8nm의 제 2 유전체(D2)가 생성된다.
붕소 이온에 의한 수직 주입에 의해 폴리실리콘(P)으로 이루어진 층은, 홈(V) 바닥에 배치된 폴리실리콘(P)으로 이루어진 층의 부분으로부터 전달 트랜지스터(T)의 제 1 소오스/드레인 영역(TS1)이, 절연층(I)에 배치된 폴리실리콘(P)으로 이루어진 층의 부분으로부터 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)이, 그리고 홈(V) 플랭크에 배치된 폴리실리콘(P)으로 이루어진 층의 부분으로부터 전달 트랜지스터(T)의 채널 영역(KA)이 생성되도록 도핑된다(도 3 참조). 메모리 셀의 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)의 x-축에 대해 평행한 연장부는 대략 250 nm이고, 상기 연장부는 메모리 셀의 메모리 트랜지스터(S)의 제 2 소오스/드레인 영역(SS2)의 상부에서 연장된다. 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)의 x-축에 대해 평행한 추가 연장부는 대략 150 nm이고, 상기 연장부는 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1)의 상부에서 연장된다. 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)의 x-축에 대해 수직인 연장부는 대략 900 nm이다. 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)은 메모리 셀의 홈(V)을 포함한다.
상기 전달 트랜지스터들의 제 1 소오스/드레인 영역들(TS1)은 동시에 메모리 트랜지스터의 플로우팅 게이트 전극으로서 작용한다.
이어서, 인시튜 n-도핑된 폴리실리콘은 대략 150 nm의 두께로 증착되어, 포토그래픽 방법에 의해 스트립형으로 구조화된다. 이를 통해, x-축에 대해 수직으로 연장된 워드 라인(W)이 생성되며, 상기 워드 라인(W)은 대략 600 nm이고 홈(V)을 커버한다. 상기 워드 라인(W)은 제 2 유전체(D2) 및 절연층(I)에 배치된다. 제 2 유전체(D2)에 배치된 워드 라인(W)의 부분들은 메모리 트랜지스터(S)의 제어 게이트 전극(KG)로서 작용한다(도 3 참조).
이어서, SiO2는 대략 600nm의 두께로 증착되어 평탄화됨으로써, 대략 400nm 두께의 중간 산화물(Z)이 생성된다(도 3 참조).
실리콘에 대해 선택적인 SiO2의 마스킹 에칭에 의해 콘택 홀이 개방된다. 각각의 메모리 셀마다 두 개의 콘택 홀이 생성된다. 제 1 콘택 홀(도시되지 않음)은 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1)까지 이른다. 제 2 콘택 홀은, 제 1 부분은 메모리 트랜지스터(S)의 제 2 소오스/드레인 영역(SS2)까지, 그리고 제 2 부분은 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)까지 이르도록 생성된다(도 3 참조).
제 1 콘택 홀(도시되지 않음)에서는 제 1 콘택을 생성하고 제 2 콘택 홀에서는 제 2 콘택(K)을 생성하기 위해, 텅스텐이 대략 400nm의 두께로 증착되어, 화학 기계적 광택에 의해 중간 산화물(Z)이 노출될때까지 평탄화된다. 이어서, 상기 비트 라인(B) 및 라인(L)을 생성하기 위해 알루미늄이 대략 400 nm의 두께로 증착되어, 에칭에 의해 스트립형으로 구조화된다. 상기 비트 라인(B) 및 라인(L)은 대략 400 nm의 폭이다. 상기 라인(L)은 제 2 콘택(K) 및 전압 단자에 접속된다.
도 4에는 생성된 DRAM-셀 장치의 메모리 셀의 회로도를 도시하고 있다. 상기 메모리 셀은 메모리 트랜지스터(S) 및 전달 트랜지스터(T)를 갖는다. 또한 워드 라인(W), 라인(L) 및 비트 라인(B)이 도시되어 있다.
하기에 생성된 DRAM-셀 장치의 작동 방법이 기술되어 있다.
도 5는 메모리 트랜지스터(S)의 등가 회로도를 보여준다. 커패시터(C1)는 제어 게이트 전극(KG) 및 플로우팅 게이트 전극에 의해 형성된다. 커패시터(C2)는 플로우팅 게이트 전극 및 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1)에 의해 형성된다. 제 3 커패시터(C3)는 플로우팅 게이트 전극 및 메모리 트랜지스터(S)의 제 2 소오스/드레인 영역에 의해 형성된다.
상기 메모리 트랜지스터(S)는 그것의 차단 전압이×VDD이도록 생성된다. 여기서, VDD는 작동 전압이고 이 실시예에서는 2 Volt와 동일하다.
상기 전달 트랜지스터(T)는 그것의 차단 전압이 -×VDD가 되도록 생성된다.
상기 메모리 트랜지스터(S)는 C2= C3이고 C1= 2 × C2이도록 생성된다.
상기 전압 단자는 1/4 VDD로 일정하게 유지된다.
기록:
메모리 셀에 정보를 기록하기 위해 워드 라인(W)에는 0 Volt인 기록 전압이 공급된다.
논리값 0을 기록하기 위해 비트 라인(B)에는 0 Volt인 비트 라인 전압이 공급된다. 이에 따라, 플로우팅 게이트 전극을 충전하는 전하가×4C2×VDD으로 측정될 수 있다.
논리값 1을 기록하기 위해 비트 라인(B)에는 VDD인 비트 라인 전압이 공급된다. 이에 따라, 플로우팅 게이트 전극을 충전하는 전하가 -×4C2×VDD으로 측정될 수 있다.
하기에 플로우팅 게이트 전극의 전하 및 메모리 트랜지스터(S)의 차단 전압은 저장된 정보에 따라 좌우된다.
이에 따라, 전달 트랜지스터(T)는 전압과 상관없이 비트 라인(B)에 안내될 수 있다는 사실이 추정될 수 있다.
상기 메모리 트랜지스터(S)는 전압과 상관없이 비트 라인(B)에서 차단된다.
기록과 판독 사이:
정보의 기록과 판독 사이에 워드 라인(W)에는 정지 전압이 공급되며, 상기 정지 전압은 3/4 VDD 이다. 이때, 메모리 트랜지스터(S) 및 전달 트랜지스터(T)가 차단된다는 사실이 추정될 수 있다. 여기서, 상기 비트 라인(B)에서의 전압은 0과 VDD사이의 임의의 값을 수용할 수 있다. 비트 라인(W)과 접속되어 있지 않은 메모리 셀에 대한 정보를 판독 및 기록 할 때 또한 관찰된 메모리에서, 플로우팅 게이트 전극의 어떠한 전하도 소실되지 않고, 이에 따라 예기치 않은 전력 소비를 야기하는 전류는 흐르지 않는다.
판독:
메모리 셀의 정보를 판독하기 위해 비트 라인(B)에는 판독 전압이 공급되며, 상기 판독 전압은 VDD이다. 상기 비트 라인(B)에는 0 Volt가 인가된다.
이때, 전달 트랜지스터(T)는 플로우팅 게이트 전극에 저장된 전하에 상관없이 차단된다는 사실이 추정될 수 있다.
논리값 0이 메모리 셀에 저장될 경우, 플로우팅 게이트 전극과 메모리 트랜지스터의 제 1 소오스/드레인 영역간의 전압차는이다. 상기 메모리 트랜지스터(S)의 차단 전압은 작기 때문에, 상기 메모리 트랜지스터(S)는 이 경우 도통된다.
논리값 1이 메모리 셀에 저장될 경우, 플로우팅 게이트 전극과 메모리 트랜지스터의 제 1 소오스/드레인 영역간의 전압차는이다. 이러한 전압 강하는 메모리 트랜지스터의 차단 전압보다 작기 때문에, 메모리 트랜지스터(S)는 이 경우 차단된다.
이 경우, 마찬가지로 본 발명의 범주에 놓여있는 실시예들의 다수의 변형예를 생각할 수 있다. 따라서, 기술된 층, 영역, 마스크 및 스페이서의 크기는 각각의 요구들에 매칭될 수 있다. 이와 동일한 것이 재료 선택에도 적용된다. 상기 메모리 트랜지스터의 채널 영역, 전달 트랜지스터의 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역은 p-대신에 n-도핑될 수 있다. 이 경우, 메모리 트랜지스터의 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역, 그리고 전달 트랜지스터의 채널 영역이 p-도핑된다.
본 발명에 의해 높은 패킹 밀도와 동시에 낮은 프로세스 비용으로 제조될 수 있는 DRAM-셀 장치가 제공될 수 있다. 또한 상기 DRAM-셀 장치의 작동 방법 및 그 제조 방법이 제공될 수 있다.

Claims (17)

  1. 다수의 메모리 셀을 포함하는 DRAM-셀 장치에 있어서,
    - 메모리 셀이 각각 메모리 트랜지스터(S) 및 전달 트랜지스터(T)를 가지며,
    - 전달 트랜지스터의 게이트 전극이 워드 라인(W)에 접속되고,
    - 메모리 트랜지스터(S)가 플로우팅 게이트 전극을 가지며, 상기 플로우팅 게이트 전극이 제 1 유전체(D1)에 의해 메모리 트랜지스터(S)의 채널 영역으로부터 분리되어, 전달 트랜지스터(T)의 제 1 소오스/드레인 영역(TS1)에 접속되고,
    - 메모리 트랜지스터(S)가 제어 게이트 전극(KG)을 가지며, 상기 제어 게이트 전극(KG)이 제 2 유전체(D2)에 의해 플로우팅 게이트 전극으로부터 분리되어, 워드 라인(W)에 접속되며,
    - 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1)이 워드 라인(W)에 대해 횡으로 연장된 비트 라인(B)에 접속되고, 및
    - 메모리 트랜지스터(S)의 제 2 소오스/드레인 영역(SS2) 및 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)이 전압 단자에 접속되는 것을 특징으로 하는 DRAM-셀 장치.
  2. 제 1항에 있어서,
    상기 메모리 트랜지스터(S)가 전달 트랜지스터(T)의 도전형과 반대 방향인 도전형인 것을 특징으로 하는 DRAM-셀 장치.
  3. 제 2항에 있어서,
    상기 전달 트랜지스터(T)가 p-채널 트랜지스터이고,
    상기 메모리 트랜지스터(S)가 n-채널 트랜지스터인 것을 특징으로 하는 DRAM-셀 장치.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 전달 트랜지스터(T)가 박막 트랜지스터로서 형성되는 것을 특징으로 하는 DRAM-셀 장치.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    상기 제어 게이트 전극(KG)이 전달 트랜지스터(T)의 게이트 전극과 일치하고,
    상기 플로우팅 게이트 전극이 전달 트랜지스터(T)의 제 1 소오스/드레인 영역(TS1)과 일치하는 것을 특징으로 하는 DRAM-셀 장치.
  6. 제 5항에 있어서,
    - 상기 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1), 채널 영역 및 제 2 소오스/드레인 영역(SS2)이 기판(1) 내에서 기판 표면에 인접하게 나란히 배치되고,
    - 상기 기판(1)에는 절연층(I)이 배치되며,
    - 상기 절연층(I)은 메모리 트랜지스터(S)의 채널 영역까지 이르는 홈(V)을 가지고,
    - 제 1 유전체(D1)는 적어도 하나의 홈(V) 바닥을 커버하며,
    - 폴리실리콘(P)으로 이루어진 층이 상기 절연층(I)에 배치되어, 홈(V)을 완전히 채우지 않으면서 홈(V) 플랭크 및 홈(V) 바닥에 있는 제 1 유전체(D1)를 커버하고,
    - 상기 전달 트랜지스터(T)의 제 1 소오스/드레인 영역(TS1)이 폴리실리콘(P)으로 이루어진 층의 일부이며, 상기 부분이 홈(V) 바닥에 있는 제 1 유전체(D1) 상에 배치되며,
    - 상기 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)이 폴리실리콘(P)으로 이루어진 층의 일부이며, 상기 부분이 절연층(I)에 배치되고,
    - 상기 전달 트랜지스터(T)의 채널 영역이 폴리실리콘(P)으로 이루어진 층의 일부이고, 상기 부분이 홈(V) 플랭크에 배치되며,
    - 상기 제 2 유전체(D2)가 폴리실리콘(P)으로 이루어진 층에 배치되고, 및
    - 상기 제어 게이트 전극(KG)이 제 2 유전체(D2)에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
  7. 제 6항에 있어서,
    - 상기 절연층(I) 내에 메모리 트랜지스터(S)의 제 2 소오스/드레인 영역까지 이르는 콘택홀이 배치되고,
    - 상기 콘택(K)이 적어도 콘택홀을 충전하고 상기 메모리 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)에 겹치는 것을 특징으로 하는 DRAM-셀 장치.
  8. 제 1항 내지 7항 중 어느 한 항에 있어서,
    - 메모리 셀에 정보를 기록하기 위해 워드 라인(W)에는 전달 트랜지스터(T)가 도통되는 그러한 기록 전압이 공급되고,
    - 정보의 기록시 비트 라인(B)에는 저장되는 정보에 따라 좌우되는 비트 라인 전압이 공급됨으로써, 플로우팅 게이트 전극이 비트 라인 전압에 따라 좌우되는 전하에 의해 로드되며,
    - 메모리 셀의 정보를 판독하기 위해 워드 라인(W)에는, 플로우팅 게이트 전극에 있는 전하에 따라 신호가 비트 라인(B)에서 생성되는 그러한 판독 전압이 공급되고,
    - 정보의 기록과 판독 사이에 워드 라인(W)에는, 메모리 트랜지스터(S) 및 전달 트랜지스터(T)가 차단되는 그러한 정지 전압이 공급되는 것을 특징으로 하는 DRAM-셀 장치 작동 방법.
  9. 제 8항에 있어서,
    상기 기록 전압이 상기 메모리 트랜지스터(S)가 차단되는 방식으로 제공되는 것을 특징으로 하는 DRAM-셀 장치 작동 방법.
  10. 제 8항 또는 9항에 있어서,
    상기 기록 전압이 상기 메모리 트랜지스터(T)가 차단되는 방식으로 제공되는 것을 특징으로 하는 DRAM-셀 장치 작동 방법.
  11. 제 9항 또는 10항에 있어서,
    상기 메모리 트랜지스터(S)가 상기 전달 트랜지스터(T)의 도전형과는 반대 방향의 도전형인 것을 특징으로 하는 DRAM-셀 장치 작동 방법.
  12. 제 11항에 있어서,
    - 상기 전달 트랜지스터(T)가 p-채널 트랜지스터이고,
    - 상기 기록 전압이 0 Volt와 동일하며,
    - 상기 비트 라인 전압이 저장되는 정보에 따라 작동 전압 또는 0 Volt와 동일하고,
    - 상기 판독 전압이 작동 전압과 동일하며, 및
    - 상기 정지 전압이 0 Volt 보다 크고 작동 전압 보다 작은 것을 특징으로 하는 DRAM-셀 장치 작동 방법.
  13. 제 8항 내지 12항 중 어느 한 항에 있어서,
    상기 비트 라인 전압이 저장되는 정보에 따라, 상기 메모리 트랜지스터(S)가 정보로서 논리값 1을 판독할 때 도통되고 정보로서 논리값 0을 판독할 때 차단되거나 전환되는 것을 특징으로 하는 DRAM-셀 장치 작동 방법.
  14. 제 1항 내지 7항 중 어느 한 항에 있어서,
    - 다수의 메모리 셀이 생성되고,
    - 메모리 셀에 위해 각각 메모리 트랜지스터(S) 및 전달 트랜지스터(T)가 생성되며,
    - 상기 기판(1) 내에서 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1), 채널 영역 및 제 2 소오스/드레인 영역(SS2)이 기판 표면에 나란히 인접하게 생성되고,
    - 상기 기판(1)에는 절연층(I)이 생성되며, 상기 절연층(I)에는 메모리 트랜지스터(S)의 채널 영역까지 이르는 홈(V)이 생성되고,
    - 적어도 상기 홈(V) 바닥에는 제 1 유전체(D1)가 생성되며,
    - 제 1 도전형에 의해 도핑된 폴리실리콘(P)으로 이루어진 층이 절연층(I)에서 생성되고, 이때 상기 층은 홈(V)을 완전히 채우지 않으면서 홈(V) 플랭크 및 홈(V) 바닥에 있는 제 1 유전체(D1)를 커버하고,
    - 상기 기판(1) 표면에 대한 수직 주입은,
    폴리실리콘(P)으로 이루어진 층으로부터 홈(V) 바닥에 있는 제 1 유전체(D1)상에 배치된 전달 트랜지스터(T)의, 제 1 도전형의 반대 방향인 제 2 도전형에 의해 도핑된 제 1 소오스/드레인 영역(TS1)이 생성되고,
    폴리실리콘(P)으로 이루어진 층으로부터 절연층(I)에 배치된 전달 트랜지스터(T)의, 제 2 도전형에 의해 도핑된 제 2 소오스/드레인 영역(TS2)이 생성되며, 및
    폴리실리콘(P)으로 이루어진 층으로부터 홈(V) 플랭크에 배치된 전달 트랜지스터(T)의, 제 1 도전형에 의해 도핑된 채널 영역이 생성되도록 실행되며,
    - 상기 제 2 유전체(D2)는 폴리실리콘(P)으로 이루어진 층이 생성되고,
    - 상기 메모리 트랜지스터(S)의 제어 게이트 전극(KG)이 제 2 유전체(D2)상에 생성되는 것을 특징으로 하는 DRAM-셀 장치 제조 방법.
  15. 제 14항에 있어서,
    - 상기 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1) 및 제 2 소오스/드레인 영역(SS2)이 제 1 도전형에 의해 도핑되도록 생성되고,
    - 상기 메모리 트랜지스터(S)의 채널 영역이 제 2 도전형에 의해 도핑되도록 생성되는 것을 특징으로 하는 DRAM-셀 장치 제조 방법.
  16. 제 14항 또는 15항에 있어서,
    - 상기 기판(1) 표면에는 메모리 트랜지스터(S)의 적어도 채널 영역을 커버하는 마스크(M)가 생성되고,
    - 상기 마스크(M)에 의해 주입이 실행됨으로써, 상기 메모리 트랜지스터(S)의 제 1 소오스/드레인 영역(SS1) 및 제 2 소오스/드레인 영역(SS2)이 생성되며,
    - 상기 마스크(M)에 인접하게 스페이서(SP)가 형성되고,
    - 상기 절연층(I)을 생성하기 위한 절연 물질이 상기 마스크(M) 및 스페이서(SP)가 부분적으로 노출될때까지 증착되어 굴착되며, 및
    - 상기 마스크(M) 및 스페이서(SP)를 제거함으로써 홈(V)이 생성되는 것을 특징으로 하는 DRAM-셀 장치 제조 방법.
  17. 제 14항 내지 16항 중 어느 한 항에 있어서,
    - 폴리실리콘(P)으로 이루어진 층이 상기 절연층(I)에서 전달 트랜지스터(T)의 제 2 소오스/드레인 영역(TS2)에 콘택팅되기 위해 적합한 연장부를 가지며,
    - 상기 제어 게이트 전극(KG)의 생성이후 중간 산화물(Z)이 제공되고,
    - 상기 중간 산화물(Z) 및 절연층(I)의 마스킹 에칭에 의해 폴리실리콘(P)으로 이루어진 층에 대해 선택적으로 콘택홀이 생성되는데, 이때 상기 콘택홀의 제 1 부분이 메모리 트랜지스터(S)의 제 2 소오스/드레인 영역(SS2)까지 이르고 상기 콘택홀의 제 2 부분은 폴리실리콘으로 이루어진 층(P)까지 이르며, 및
    - 상기 콘택홀이 콘택(K)에 의해 채워지는 것을 특징으로 하는 DRAM-셀 장치 제조 방법.
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