KR20240033686A - 메모리 어레이 회로 - Google Patents

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KR20240033686A
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oxide
transistors
memory array
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KR1020230117924A
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차오-춘 루
준 시아
시-싱 왕
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인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
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Abstract

메모리 어레이 회로는, 반도체 기판, 비트 라인, 상보적 비트 라인, 및 비트 라인 센스 증폭기 회로를 포함한다. 반도체 기판은 오리지널 표면을 포함한다. 비트 라인 센스 증폭기 회로는 비트 라인 및 상보적 비트 라인에 연결되고, 비트 라인 센트 증폭기 회로는 제1 복수의 트랜지스터 및 제1 세트의 연결 라인을 포함한다. 각각의 트랜지스터는 게이트 노드, 제1 도전성 노드 및 제2 도전성 노드를 포함한다. 제1 세트의 연결 라인은 제1 복수의 트랜지스터를 비트 라인 및 상보적 비트 라인에 연결하고, 제1 세트의 연결 라인은 반도체 기판의 오리지널 표면 위쪽에 있고, 비트 라인 및 상보적 비트 라인은 반도체 기판의 오리지널 표면 아래쪽에 있다.

Description

메모리 어레이 회로{MEMORY ARRAY CIRCUIT}
본 출원은 2022년 9월 5일에 출원된 미국 가출원 제63/403,802호의 이익을 주장한다. 그 미국 가출원의 내용은 본 명세서에 참조로 포함된다.
본 발명은 메모리 어레이 회로에 관한 것으로서, 특히 컴팩트한 구조, 더 작은 면적, 더 높은 성능, 더 낮은 복잡성 등을 갖도록 실리콘 기판에 매립되는 언더그라운드 상호 연결부 또는 언더그라운드 상호 연결 라인을 제공하는 메모리 어레이 회로에 관한 것이다.
최첨단 집적 회로에는, 트랜지스터의 게이트, 소스 및 드레인 영역 사이의 신호 전달을 용이하게 하기 위해 도전성 상호 연결부(예컨대, 금속 와이어, 폴리실리콘 와이어 등)에 의해 연결되는 많은 트랜지스터가 있다. 금속 와이어를 GSD에 연결하기 위해 모든 이들 금속 와이어는 많은 접촉부 구멍 및 연결 플러그에 의존하는데, 이로 인해, 특히 무어(Moor)의 법칙을 만족하기 위해 장치의 치수를 조정해야 하기 때문에 다이스 상의 집적 회로의 치수를 크게 줄여야 할 때, 면적, 전력 및 노이즈를 감소시키고 또한 집적 회로의 성능을 증가시키는 칩 설계 목표와 관련하여 큰 난제와 어려움이 야기된다. 면적 불이익에 대한 예를 들면, 금속 와이어를 소스 또는 드레인에 연결하기 위한 접촉부-구멍 크기에 대조되는 훨씬 더 큰 소스 또는 드레인 확산 면적을 설계하여, 리소그래피 도구의 한계로 인한 불가피한 포토리소그래피 오정렬로 인해 접촉부 구멍이 소스 또는 드레인 영역의 아래쪽 가장자리의 외부에 각각 만들어지는 일이 없게 해야 한다. 이는 불가피하게 트랜지스터의 확산 면적 및 따라서 다이 면적을 증가시키게 되며, 이로 인해 큰 캐패시턴스가 유도되어, 회로의 AC 성능에 상당한 불이익을 초래하고 더 높은 전력을 소비하며 또한 더 큰 노이즈를 추가하게 된다.
더욱이, 종래의 DRAM 구조에는, 금속 와이어를 통해 DRAM 셀 어레이에 연결되는 복수의 센스 증폭기가 있다. 실리콘 기판 위에 배치되는 금속 와이어 및 금속 와이어들 사이의 피치에 대한 설계 규칙은 DRAM 치수의 축소 가능성을 제한할 것이다. 따라서, 신호를 전송 및 수신하기 위해 트랜지스터를 그의 제1 인터커넥트 (금속) 층에 연결하기 위한 최소한의 표면적을 사용하기 위해 더 좋은 자기(self) 정렬 접촉 구조 및 기술을 어떻게 도입할 것인지가, 집적 화로의 더 효과적인 축소 및 성능 개선을 위한 핵심 과제이다.
본 발명은, 높은 도전성 및 실리콘 기판으로부터 효과적으로 최적화된 격리를 모두 갖춘 실리콘 기판에 매립된 언더그라운드 상호 연결부 또는 언더그라운드 상호 연결 라인을 달성한다. 이 언더그라운드 상호 연결부는 컴팩트한 자기 정렬 발명에 의해 임의의 트랜지스터의 소스 또는 드레인 영역에 수직으로 연결(브리지)될 수 있다. 따라서 많은 장치 및 회로 설계 혁신이 창출될 수 있다. 예컨대, 다양한 소스 및 드레인 영역에 각각 수직으로 연결될 수 있고 다른 단부에서 다양한 신호 소스, 그라운드 및 VDD에 연결될 수 있는 몇몇 언더그라운드 상호 연결 메쉬가 창출된다. 추가의 칩 구조는, 심지어, 다이의 기판에 수직으로 분포되어 있지만 수평 실리콘 표면(HSS) 아래에 필요한 격리부를 두고 매립된 상이한 층 또는 다양한 레벨의 공급 전압을 도입할 수 있으며, 이는 그에 따라 트랜지스터와 회로 성능(속도, 전력, 및 노이즈 등) 모두를 향상시킬 수 있고 또한 HSS 위의 더 많은 복잡성을 감소시킬 수 있다(예컨대, 현재의 복잡한 칩 설계는 VDD로서 상호 연결부의 열번째 층을 사용할 필요가 있을 수 있고, 하지만 HSS 위에 있는 상호 연결부의 아래의 9개 층은 최신 회로 설계에서 신호를 전달하기 위해 필요하며, 이들 10개의 상호 연결 라인들은 적층되기에 상당히 복잡하며 또한 상당히 큰 접촉 면적 등을 소비함). 본 발명에 대한 비유를 들면, HSS 아래의 와이어로부터 HSS 위의 와이어까지 상이한 사다리들을 구축하기 위해, HSS 아래의 이들 와이어는 상이한 깊이를 갖도록 설계될 수 있고, 그 상이한 깊이에 의해, 와이어는 큰 바다의 표면 아래에서 항해하는 많은 잠수함 처럼 상당히 넓은 또는 심지어 거친 치수에서도 서로 충돌함이 없이 다양한 신호, 그라운드 또는 VDD 레벨을 실리콘 기판 안으로 공급하기 위해 다이를 가로질러 분포될 수 있다.
본 발명의 일 실시예는 메모리 어레이 회로를 제공한다. 이 메모리 어레이 회로는 반도체 기판, 비트 라인, 상보적 비트 라인, 및 비트 라인 센스 증폭기 회로를 포함한다. 반도체 기판은 오리지널 표면을 갖는다. 비트 라인 및 상보적 비트 라인에 전기적으로 연결되는 비트 라인 센스 증폭기 회로는 제1 복수의 트랜지스터 및 제1 세트의 연결 라인을 포함한다. 각각의 트랜지스터는 게이트 노드, 제1 도전성 노드 및 제2 도전성 노드를 포함한다. 제1 세트의 연결 라인은 제1 복수의 트랜지스터를 비트 라인 및 상보적 비트 라인에 전기적으로 연결한다. 제1 세트의 연결 라인은 반도체 기판의 오리지널 표면 위쪽에 있고, 비트 라인 및 상보적 비트 라인은 반도체 기판의 오리지널 표면 아래쪽에 있다.
본 발명의 한 양태에 따르면, 비트 라인과 상보적 비트 라인은 반도체 기판으로부터 격리된다.
본 발명의 한 양태에 따르면, 제1 복수의 트랜지스터를 비트 라인 및 상보적 비트 라인에 연결하는 제1 세트의 연결 라인은 한 세트의 금속층으로 만들어진다.
본 발명의 한 양태에 따르면, 제1 세트의 연결 라인은, 한 세트의 금속층에 연결되는 한 세트의 금속 접촉부, 한 세트의 금속 접촉부에 연결되는 한 세트의 활성 영역, 및 한 세트의 활성 영역을 비트 라인 및 상보적 비트 라인에 연결하는 한 세트의 플러그를 통해 제1 복수의 트랜지스터를 상기 비트 라인 및 상보적 비트 라인에 연결한다.
본 발명의 한 양태에 따르면, 하나의 플러그가 하나의 활성 영역 내에 있고, 상기 하나의 플러그는 상기 비트 라인의 측벽에 연결된다.
본 발명의 한 양태에 따르면, 비트 라인은 하나의 활성 영역으로 둘러싸여 있고, 적어도 2개의 플러그가 하나의 활성 영역 내에 있고 비트 라인의 제1 및 제2 측벽에 각각 연결된다.
본 발명의 한 양태에 따르면, 하나의 활성 영역은 내부에 트랜지스터가 없는 더미(dummy) 활성 영역이다.
본 발명의 한 양태에 따르면, 제1 세트의 연결 라인은 제1 복수의 트랜지스터의 게이트 노드를 비트 라인 및 상보적 비트 라인에 연결한다.
본 발명의 한 양태에 따르면, 제1 세트의 연결 라인은 제1 복수의 트랜지스터의 제1 도전성 노드를 비트 라인 및 상보적 비트 라인에 연결한다.
본 발명의 한 양태에 따르면, 비트 라인 및 상보적 비트 라인은 하나의 격리 영역 내에 있고 이 격리 영역 안의 각각 2개의 상이한 레벨에 위치된다.
본 발명의 다른 실시예는 메모리 어레이 회로를 제공한다. 이 메모리 어레이는 반도체 기판, 액세스 트랜지스터, 캐패시터, 및 비트 라인 센스 증폭기 회로를 포함한다. 반도체 기판은 오리지널 표면을 갖는다. 액세스 트랜지스터는 반도체 기판의 활성 영역 내에 형성된다. 캐패시터는 액세스 트랜지스터의 소스 영역에 연결된다. 비트 라인은 오리지널 표면 아래의 제1 플러그를 통해 액세스 트랜지스터의 드레인 영역에 전기적으로 연결된다. 비트 라인에 연결되는 비트 라인 센스 증폭기 회로는 제1 복수의 트랜지스터 및 제1 세트의 연결 라인을 포함한다. 각각의 트랜지스터는 게이트 노드, 제1 도전성 노드 및 제2 도전성 노드를 포함한다. 제1 세트의 연결 라인은 제1 복수의 트랜지스터를 비트 라인에 전기적으로 연결한다. 제1 세트의 연결 라인은 반도체 기판의 오리지널 표면 위쪽에 있고, 비트 라인은 반도체 기판의 오리지널 표면 아래쪽에 있다.
본 발명의 한 양태에 따르면, 비트 라인은 제1 활성 영역 옆의 격리 영역 내에 있다.
본 발명의 한 양태에 따르면, 제1 플러그는 제1 활성 영역 내에 있고, 제1 플러그는 비트 라인의 제1 부분의 측벽에 연결된다.
본 발명의 한 양태에 따르면, 제1 세트의 연결 라인은 스위치 층을 통해 비트 라인에 전기적으로 연결되고, 스위치 층은 제2 활성 영역, 이 제2 활성 영역에 있고 비트 라인의 제2 부분의 측벽에 연결되는 제2 플러그, 및 제2 활성 영역을 제1 세트의 연결 라인에 연결하는 전기 접촉부를 포함한다.
본 발명의 한 양태에 따르면, 비트 라인의 제2 부분은 제2 활성 영역으로 둘러싸인다.
본 발명의 이러한 목적 및 기타 목적은 다양한 도 및 도면에 도시된 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 후 당업자에게 의심의 여지 없이 명백해질 것이다.
도 1a는 본 발명의 일 실시예에 따른 메모리 어레이 회로의 제조 방법을 도시한 흐름도이다.
도 1b, 도 1c, 도 1d, 도 1e, 도 1f. 도 1g는 도 1a를 도시하는 도이다.
도 2는 패드-질화물 층과 패드-산화물 층이 증착되고 STI가 형성된 후의 평면도 및 X 방향을 따른 단면도를 도시하는 도이다.
도 3은 질화물-1 층을 증착하고 에칭백하여 질화물-1 스페이서를 형성하고, SOD를 증착하고 연마하는 것을 도시하는 도이다.
도 4는 상측 가장자리 질화물-1 스페이서와 SOD를 에칭 제거하고, 산화물-1 층을 성장시키고 또한 금속층을 증착하는 것을 도시하는 도이다.
도 5는 언더그라운드 비트 라인을 형성하기 위해 금속층을 에칭백하는 것을 도시하는 도이다.
도 6은 산화물-2 층이 트렌치에 증착되고 CMP 기술에 의해 평탄화되는 것을 도시하는 도이다.
도 7은 산화물-3 층, 질화물-2 층 및 패턴화된 포토레지스트 층이 증착되고 그런 다음에 산화물-3 층, 질화물-2 층 및 패턴화된 포토레지스트 층의 불필요한 부분이 제거되는 것을 도시하는 도이다.
도 8은 U-형 오목부를 생성하고, 고-k 절연체 층이 형성되고 게이트 재료가 증착된 다음에 에칭백되어 액세스 트랜지스터의 워드 라인과 게이트 구조를 형성하며, 질화물-3 층 및 산화물-4 층이 증착되고 그런 다음에 질화물-3 층과 산화물-4 층을 연마하고, 그리고 질화물-2 층과 산화물-3 층이 에칭 제거되는 것을 도시하는 도이다.
도 9는 패드-질화물 층이 제거되고, CVD-STI-산화물 2가 에칭백되고, 질화물-4 층, 산화물-5 층, 질화물-5 층이 증착되고 에칭되며, 그리고 산화물-6 층이 증착되는 것을 도시하는 도이다.
도 10은 SOD가 증착되고 연마되며, 포토레지스트 층이 증착되고, 그런 다음에 원치 않는 SOD가 에칭백되고, 노출된 산화물-6 층(1802), 패드-산화물 층(204) 및 HSS-1/3에 대응하는 실리콘 재료가 에칭 제거되어 구멍-1/3을 생성하고, 산화물-7 층이 열적으로 성장되며, 그리고 다른 SOD 층이 증착되고 에칭백되는 것을 도시하는 도이다.
도 11은 노출된 SOD, 노출된 산화물-6 층, 및 노출된 패드-산화물 층을 제거하고 그런 다음에 HSS-1/2에 대응하는 실리콘 재료를 파고 제거하여 구멍-1/2를 생성하며 그리고 산화물-8 층을 열적으로 성장시키는 것을 도시하는 도이다.
도 12는 구멍-1/2의 중심을 따라 연장되고 X 방향에 수직인 Y2 방향을 따른 메모리 어레이 회로의 단면도를 도시하는 도이다.
도 13은 하측 가장자리 질화물-1 스페이서를 제거하여 언더그라운드 비트 라인의 측벽을 노출시키고, n+ 고농도 도핑 폴리실리콘 막을 구멍-1/2에 증착하여 UGBL의 측벽과 접촉하는 것을 도시하는 도이다.
도 14는 구멍-1/2에 대응하는 실리콘 재료를 노출시키기 위해 산화물-8 층의 상측 부분을 에칭백하는 것을 도시하는 도이다.
도 15는 노출된 실리콘 재료를 기반으로 n+폴리실리콘 층을 옆으로 성장시키고, 산화물-9 층을 열적으로 성장시키는 것을 도시하는 도이다.
도 16은 다른 실시예에 따라 액세스 트랜지스터의 수직 연결부(브리지)와 드레인을 구현하는 것 및 이것들이 언더그라운드 상호 연결부에 어떻게 연결되는지를 도시하는 도이다.
도 17은 액세스 트랜지스터의 드레인/소스 영역을 형성하는 것을 도시하는 도이다.
도 18은 2개의 상이한 수직 레벨에서 캐널에 2개의 상이한 언더그라운드 상호 연결 라인을 형성하고 이 연결 라인이 격리 재료에 의해 서로 분리되어 있는 것을 도시한다.
도 19는 종래의 저전력 DRAM에 대한 쓰기 작동 동안에 데이터 경로에서의 전압 변동을 도시하는 도이다.
도 20은 DRAM 셀의 WRITE 작동 동안에 2개의 개별적인 전압 소스에 선택적으로 연결되는 센스 증폭기를 위한 개략적인 회로를 도시하는 도이다.
도 21은 일반적으로 사용되는 DRAM 셀의 설계를 도시하는 도이다.
도 22는 종래의 센스 증폭기 및 균등화 회로 설계에 대한 개략도를 도시하는 도이다.
도 23 및 도 24는 종래의 DRAM 개방-비트 라인의 비트 라인 센스 증폭기(BLSA; Bit Line Sense Amplifier) 설계를 도시하는 도이다.
도 25는 활성 영역, 연결 플러그 및 금속 0 층 사이의 연결 관계를 도시하는 도이다
광범위하게 포괄하는 논리 또는 디지털, 아날로그, 메모리 등을 포함하는 집적 회로에 대해 본 발명을 설명하기 위해, 본 발명에 대한 다음 설명에서는 먼저 전력 연결 회로에 대한 초점이 선택되며, 본 발명의 핵심 원리는 이해하기 더 쉽다.
도 1a, 도 1b. 도 1c, 도 1d. 도 1e, 도 1f, 도 1g를 참조하며, 도 1a는 본 발명의 일 실시예에 따른 메모리 어레이 회로의 제조 방법을 도시하는 흐름도이다.
단계 10: 시작.
단계 15: 기판(예컨대, p형 실리콘 기판)을 기반으로, 메모리 어레이 회로의 활성 영역을 정의하고 얕은 트렌치 격리부(STI; Shallow Trench Isolation)를 형성한다.
단계 20: 활성 영역의 측벽을 따라 비대칭 스페이서를 형성한다.
단계 25: 비대칭 스페이서 사이와 수평 실리콘 표면(HSS) 아래에 언더그라운드 상호 연결 라인(예컨대, 비트 라인)을 형성한다.
단계 30: 메모리 어레이 회로의 액세스 트랜지스터의 워드 라인 및 게이트를 형성한다.
단계 35: 메모리 어레이 회로의 액세스 트랜지스터의 드레인 및 소스 영역을 정의한다.
단계 40: 언더그라운드 비트 라인과 액세스 트랜지스터의 드레인 영역 사이에 연결을 형성한다.
단계 45: 드레인 영역과 소스 영역을 형성한다.
단계 50: 종료.
도 1b 및 도 2를 참조한다. 단계 15는 다음을 포함할 수 있다:
단계 102: 기판의 수평 실리콘 표면(이하 "HSS")(208) 위에 패드-산화물 층(204) 및 패드-질화물 층(206)을 증착한다.
단계 104: 메모리 어레이 회로의 활성 영역을 정의하고, 활성 영역 외부의 수평 실리콘 표면(208)에 대응하는 기판 재료(예컨대, 실리콘 재료)의 일부분을 제거하여 트렌치(210)를 생성한다.
단계 106: 트렌치(210)에 산화물 층(214)을 증착하고 그 산화물 층(214)을 에칭백하여 수평 실리콘 표면(208) 아래에 얕은 트렌치 격리부(STI)를 형성한다.
도 1c, 도 3 및 도 4를 참조한다. 단계 20은 다음을 포함할 수 있다:
단계 108: 질화물-1 층이 증착되고 에칭백되어 질화물-1 스페이서를 형성하고, 스핀-온 유전체(SOD)(304)가 트렌치(210)에 증착되고 화학 기계적 연마(CMP) 기술에 의해 평탄화된다(도 3).
단계 110: 상측 가장자리 질화물-1 스페이서 및 SOD(304)가 에칭 제거된다(도 4).
단계 112: 산화물-1 층(502)이 성장, 예컨대 열적으로 성장되고, 금속 층(602)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다(도 4).
도 1d, 도 5 및 도 6을 참조한다. 단계 25는 다음을 포함할 수 있다:
단계 114: 포토리소그래피 기술을 이용하여 다수의 상호 연결(금속층(602)) 라인을 형성한다(도 5).
단계 116: 금속층(602)(다수의 상호 연결 라인)이 에칭백되어, 언더그라운드 비트 라인(UGBL)(902) 또는 언더그라운드 상호 연결 라인(도 5)을 형성한다.
단계 118: 산화물-2 층(1002)이 트렌치(210)에 증착되고 CMP 기술에 의해 평탄화된다(도 6).
도 1e, 도 7 및 도 8을 참조한다. 단계 30은 다음을 포함할 수 있다:
단계 120: 두꺼운 산화물-3 층(1102), 두꺼운 질화물-2 층(1104) 및 패턴화된 포토레지스트 층(1106)이 증착되고, 그런 다음에, 산화물-3 층(1102) 및 질화물-2 층(1104)의 불필요한 부분이 에칭 제거된다(도 7).
단계 122: 패턴화된 포토레지스트 층(1106), 패드-질화물 층(206) 및 패드- 산화물 층(204)이 제거되고, HSS가 노출될 수 있다(도 7).
단계 124: 노출된 HSS가 에칭되어 U-형 오목부가 생성되고, 고-k 절연체 층(1304)이 형성되며, 게이트 재료(1306)(예컨대, 텅스텐)가 증착되며 그런 다음에 에칭백되어, 워드 라인 및 액세스 트랜지스터의 게이트 구조를 형성한다. 이러한 액세스 트랜지스터를 U-트랜지스터라고 할 수 있다(도 8).
단계 126: 질화물-3 층(1402)을 증착한 다음에 에칭백하고, 이어서 산화물-4 층(1404)을 증착하고 그런 다음에 산화물-4 층(1404)을 에칭백하거나 평탄화한다(도 8).
단계 128: 질화물-2 층(1104) 및 산화물-3 층(1102)을 에칭 제거한다(도 8).
도 1f, 도 9 및 도 10을 참조한다. 단계 35는 다음을 포함할 수 있다:
단계 130: 패드-질화물 층(206)을 제거하고, 패드-산화물 층(204)의 정상부까지 CVD-STI-산화물2를 에칭백한다(도 9).
단계 132: 질화물-4 층(1602), 산화물-5 층(1604) 및 질화물-5 층(1606)을 각각 증착하고 이방성 에칭한다(도 9).
단계 134: 산화물-6 층(1802)을 증착한다(도 9).
단계 136: SOD(1902)를 증착한 다음에 CMP하고, 포토레지스트 층을 증착하며 그런 다음에 원치 않는 SOD(1902)를 에칭백한다(도 10).
단계 138: 구멍-1/3을 생성하기 위해, 노출된 산화물-6 층(1802), 패드-산화물 층(204) 및 HSS-1/3에 대응하는 실리콘 재료를 에칭 제거한다(도 10).
단계 140: 산화물-7 층(2102)을 열적으로 성장시킨다(도 10).
단계 142: 산화물-7 층(2102) 상에 다른 SOD 층(2202)을 증착하고 그런 다음에 그 다른 SOD 층(2202)을 에칭백한다(도 10).
도 1g 및 도 11, 도 12, 도 13, 도 14, 도 15, 도 16을 참조한다. 단계 40은 다음을 포함할 수 있다.
단계 144: 노출된 SOD(1902), 노출된 산화물-6 층(1802) 및 노출된 패드-산화물 층(204)을 제거하고, 그런 다음에 HSS-1/2에 대응하는 실리콘 재료를 파고 제거하여 구멍-1/2을 생성한다(도 11).
단계 146: 산화물-8 층(2402)을 열적으로 성장시킨다(도 11).
단계 148: 하측 가장자리 질화물-1 스페이서를 제거하여 언더그라운드 비트 라인의 측벽을 노출시킨다(도 13).
단계 150: UGBL의 측벽과 접촉하도록 구멍-1/2에 n+ 고농도 도핑 폴리실리콘 막(2802)을 증착한다(도 13).
단계 152: 산화물-8 층(2402)의 상측 부분을 에칭백하여 구멍-1/2에 대응하는 실리콘 재료를 노출시킨다(도 14).
단계 154: 노출된 실리콘 재료를 기반으로 n+ 폴리실리콘 층(3202)을 옆으로 성장시켜 드레인 영역 및 n+ 폴리실리콘 플러그와 접촉시킨다(도 15).
단계 156: n+ 폴리실리콘 층(3202) 위에서 산화물-9 층(3302)을 열적으로 성장시킨다(도 15).
전술한 공정 단계(언더그라운드 비트 라인에 대해 도 5에서, 워드 라인, 전극 및/또는 캐패시터의 상대 전극 등에 대해 도 10에 나타나 있는 바와 같은)에서 사용되는 금속 층의 가능한 재료는 텅스텐일 수 있지만, 산화물 또는 산화 공정에 대한 텅스텐 재료의 민감성으로 인해, 텅스텐 층은 다른 TiN 층 또는 적절한 층으로 덮일 수 있는 것이 더 좋다. 본 발명에서는, 텅스텐 층을 위한 상세한 보호 공정에 대해서는 설명하지 않으나, 텅스텐 층을 포함하는 금속 층은 그 바로 위의 산화를 피하기 위해 잘 처리된다고 가정한다. 물론, 통합 공정에 적절하게 삽입되지 않는 특정 유형의 금속 재료로 제한되기보다는 언더그라운드 비트 라인 및 워드 라인을 위해 적절하게 사용되는 몇 가지 적절한 금속 층이 있다.
전술한 제조 방법에 대한 상세한 설명은 다음과 같다. p-형 실리콘 웨이퍼(즉, p-형 기판(202))로 시작한다. 단계 102에서는, 도 2a에 나타나 있는 바와 같이, 패드-산화물 층(204)은 수평 표면(208) 위에 형성되고(즉, 기판이 실리콘 기판인 경우 수평 실리콘 표면(HSS)이라고 하고, 이하에서는 수평 실리콘 표면 또는 HSS가 예로 사용됨) 그런 다음에 패드-질화물 층(206)이 패드-산화물 층(204) 위에 증착된다.
단계 104에서, 메모리 어레이 회로의 활성 영역은 포토리소그래피 마스크 기술에 의해 정의될 수 있고, 도 2a에 나타나 있는 바와 같이, 메모리 어레이 회로의 활성 영역은 패드-산화물 층(204) 및 패드-질화물 층(206)에 대응하고, 이에 따라 활성 영역 패턴 외부의 수평 실리콘 표면(208)이 노출된다. 활성 영역 패턴 외부의 수평 실리콘 표면(208)이 노출되기 때문에, 활성 영역 패턴 외부의 수평 실리콘 표면(208)에 대응하는 실리콘 재료의 일부분이 이방성 에칭 기술로 제거되어 트렌치(또는 캐널(canal))(210)를 생성할 수 있으며, 예를 들어, 트렌치(210)는 HSS 아래 250nm 깊이일 수 있다.
단계 106에서, 산화물 층(214)은 트렌치(210)를 완전히 채우도록 증착되며 그럼 다음에 산화물 층(214)은, 트렌치(210) 내부의 STI가 HSS 아래에 형성되도록 에칭백된다. 또한, 도 2b는 도 2a에 대응하는 평면도이고, 도 2a는 도 2b에 나타나 있는 X 방향을 따른 단면도이다. 추가로, 예컨대, 트렌치(210)가 HSS 아래 250nm 깊이이면, 도 2a에 나타나 있는 바와 같이, STI는 약 50nm의 두께를 가지며 STI의 정상부는 HSS 아래 약 200nm 깊이이다. 추가로, 도 2b는 도 2a에 대응하는 평면도이고 도 2a는 도 2b에 나타나 있는 X 방향의 절단선을 따른 단면도이다.
단계 108에서는, 도 3a에 나타나 있는 바와 같이, 질화물-1 층이 증착되고 이방성 에칭에 의해 에칭백되어 트렌치(210)의 양 가장자리(즉, 상측 가장자리와 하측 가장자리)를 따라 질화물-1 스페이서를 생성한다. 본 발명의 다른 실시예에서는, 질화물-1 스페이서는 일면 스페이서로서 SiOCN으로 대체할 수 있다. 그런 다음, 도 3a에 나타나 있는 바와 같이, SOD(304)가 STI 위의 트렌치(210)에 증착되어 STI 위의 트렌치(210)의 빈 공간을 채운다. 그런 다음, CMP 기술을 이용하여 SOD(304)가 평탄화되어 SOD(304)의 정상부가 패드-질화물 층(206)의 정상부와 동일한 높이로 된다. 추가로, 도 3b는 도 3a에 대응하는 평면도이고, 도 3a는 도 3b에 나타나 있는 Y 방향의 절단선을 따른 단면도이다.
단계 110에서는, 도 4에 나타나 있는 바와 같이, 트렌치(210)의 하측 가장자리를 따라 있는 질화물-1 스페이서의 하측 가장자리 질화물-1 스페이서는 포토리소그래픽 마스크 기술을 이용하여 보호되지만, 트렌치(210)의 상측 가장자리를 따라 있는 질화물-1 스페이서의 상측 가장자리 질화물-1 스페이서는 보호되지 않는다. 즉, SOD(304) 및 패드-질화물 층(206) 위에 포토레지스트 층(도 4에는 나타나 있지 않음)이 증착된 후, 상측 가장자리 질화물-1 스페이서 위의 포토레지스트 층의 일부분이 제거되지만 하측 가장자리 질화물-1 스페이서 위의 포토레지스트 층의 일부분은 유지되기 때문에, 하측 가장자리 질화물-1 스페이서는 보호될 수 있고 상측 가장자리 질화물-1 스페이서는 나중에 제거될 수 있다.
단계 112에서는, 도 4에 나타나 있는 바와 같이, 포토레지스트 층에 의해 덮이지 않은 상측 가장자리 질화물-1 스페이서 및 SOD(304)는 에칭 공정에 의해 에칭 제거된다. 도 4에 나타나 있는 바와 같이. 포토레지스트 층과 SOD(304) 모두는 벗겨지며, SOD(304)는 열 산화물 및 일부 증착된 산화물의 에칭 속도보다 훨씬 더 높은 에칭 속도를 갖는다. 그런 다음에, 산화물-1 층(502)이 열적으로 성장되어 산화물-1 스페이서를 형성하여 트렌치(210)의 상측 가장자리를 덮는다. 도 4에 나타나 있는 바와 같이, 단계 112에 의해, 트렌치(210)의 2개의 대칭 가장자리(상측 가장자리와 하측 가장자리) 각각에 비대칭 스페이서(하측 가장자리 질화물-1 스페이서 및 산화물-1 스페이서)가 생성된다. 예를 들어, 산화물-1 스페이서의 두께는 4nm이고, 하측 가장자리 질화물-1 스페이서의 두께는 3nm이다. 다시 말해, 비대칭 스페이서는 활성 영역의 측벽을 따라 형성된다. 비대칭 스페이서의 구조(도 4에 나타나 있음)와 위에서 언급된 관련 단계들은 본 발명의 핵심 발명이며, 이를 트렌치 또는 캐널의 두 대칭 가장자리에 있는 비대칭 스페이서(ASoSE)라고 한다.
추가로, 도 4에 나타나 있는 바와 같이, 후속 처리 조건을 유지할 필요가 있는 금속 층(602)(예컨대, 얇은 TiN + 금속 텅스텐(W로 약칭)) 또는 도전성 재료(예컨대, 도핑된 폴리실리콘)이 증착되어 트렌치(210)를 완전히 채우고 CMP 기술에 의해 평탄화되어, 금속 층(602)의 정상부가 패드-질화물 층(206)의 정상부와 동일하게 수평이 된다.
그런 다음, 단계 114에서, 도 5a에 나타나 있는 바와 같이, 포토리소그래피 기술을 이용하여 다수의 도전성(예컨대, TiN/텅스텐) 라인을 형성한다. 금속층(602)은 에칭백되지만 트렌치(210) 내부에 적당한 두께로만 남겨져서 도전성 라인 또는 언더그라운드 비트 라인(UGBL)(902)을 형성하며, 언더그라운드 비트 라인(902)의 정상부는 HSS 보다 훨씬 낮다(예를 들어, 언더그라운드 비트 라인(902)의 두께는 약 40nm). 추가로, 도 5a에 나타나 있는 바와 같이, 언더그라운드 비트 라인(UGBL)(902)은 STI의 정상부에 있으며, 언더그라운드 비트 라인(UGBL)(902)의 양 측벽은 비대칭 스페이서, 즉 하측 가장자리 질화물-1 스페이서와 산화물-1 스페이서에 의해 각각 경계진다. 추가로, 도 5a는 도 5b에 나타나 있는 Y 방향을 따른 단면도이다.
단계 118에서는, 도 6(도 5b에 나타나 있는 Y 방향을 따른 단면도)에 나타나 있는 바와 같이, 산화물-2 층(1002)(CVD-STI-산화물 2 라고함)은 언더그라운드 비트 라인(902) 위의 트렌치(210)를 채울 만큼 충분히 두꺼울 필요가 있고, 그런 다음에 산화물-2 층(1002)이 연마되어, 패드-질화물 층(206)의 정상부의 높이로 되는 일부 부분을 예비해 두고, 하측 가장자리 질화물-1 스페이서와 산화물-1 스페이서 모두를 덮는다. 도 6에 나타나 있는 바와 같이, 단계 118에 의해, 언더그라운드 비트 라인(902)(즉, 상호 연결 라인)은 트렌치(210) 내부의 모든 절연체(즉, 격리 영역)에 의해 매립되고 경계지며(나중에 언더그라운드 비트 라인(902)은 메모리 어레이 회로의 액세스 트랜지스터의 드레인에 연결될 것임), 이는 절연체로 둘러싸인 언더그라운드 비트 라인(UGBL)이라고 한다. UGBL은 본 발명의 다른 핵심 발명이다.
이하의 설명은 메모리 어레이 회로의 액세스 트랜지스터와 워드 라인 모두를 형성하는 방법을 소개하며, 워드 라인은 액세스 트랜지스터의 모든 연관된 게이트 구조를 연결한다. 단계 120에서, 도 7a에 나타나 있는 바와 같이, 먼저, 두꺼운 산화물-3 층(1102), 두꺼운 질화물-2 층(1104) 및 패턴화된 포토레지스트 층(1106)이 증착된다. 그런 다음, 포토리소그래피 기술을 이용하여 산화물-3 층(1102)과 질화물-2층(1104)의 불필요한 부분이 제거되지만, 산화물-3 층(1102)과 질화물-2 층(1104)의 복합층에 의해 트랜지스터/워드 라인 패턴이 정의될 것이며, 산화물-3 층(1102)과 질화물-2 층(1104)의 복합층은 활성 영역의 방향에 수직인 방향으로 다수의 스트라이프(stripe)로 이루어진다. 따라서, 도 7a 및 도 7b에 나타나 있는 바와 같이, 액세스 트랜지스터와 워드 라인을 정의하기 위한 길이방향(Y 방향) 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104))이 형성되고, 활성 영역은 길이방향 스트라이프 사이의 교차점 정사각형에 위치되며, 도 7a는 도 7b에 나타나 있는 X 방향을 따른 단면도이다.
단계 122에서, 포토레지스트 층(1106)은 유지되어, 패드-질화물 층(206)은 에칭되지만 패드-산화물 층(204)은 유지되고, 그런 다음 포토레지스트 층(1106)과 패드-산화물 층(204)이 모두 제거된다. 결과적으로, 수평 실리콘 표면(208)(즉, HSS)은 활성 영역에 대응하는 교차점 정사각형에서 노출된다.
단계 124에서, 도 8에 나타나 있는 바와 같이, 교차점 정사각형에서 노출된 HSS는 이방성 에칭 기술에 의해 에칭되어 오목부(예컨대, U-형)를 생성하며, U-형 오목부는 액세스 트랜지스터의 U-형 채널(1302)을 위한 것이고, 예를 들어, U-형 오목부의 수직 깊이는 HSS로부터 약 60nm일 수 있다. 액세스 트랜지스터의 U-형 오목부가 노출되기 때문에, 후속 고-k 금속-게이트 구조 형성 후에 액세스 트랜지스터의 원하는 임계 전압을 위해 U-형 오목부의 U-형 채널(1302)을 도핑하기 위해 다소 잘 설계된 붕소(p-형 도펀트) 농도에 의해 채널 도핑 설계가 달성될 수 있다. 적절한 고-k 절연체 층(1304)은 액세스 트랜지스터의 게이트 유전성 층으로서 형성된다. 그 후, 워드 라인 컨덕턴스에 적합하고 액세스 트랜지스터를 위한 목표한 일함수(work-function) 성능을 달성할 수 있는 적합한 게이트 재료(1306)를 선택한다. 그런 다음, 게이트 재료(1306)는 U-형 오목부를 채울 만큼 충분히 두꺼우며, 게이트 재료(1306)는 에칭백되어, 도 8에 나타나 있는 바와 같이, 길이방향(Y 방향) 워드 라인이 생성된다.
단계 126에서, 도 8에 나타나 있는 바와 같이, 질화물-3 층(1402)(즉, 유전체 틈)이 증착되고 이어서 산화물-4 층(1404)이 증착되며, 질화물-3 층(1402) 및 산화물-4 층(1404)은, 2개의 인접한 길이방향 스트라이프(산화물-3 층(1102) 및 질화물-2 층(1104)) 사이의 공간을 채우고 결국 평평한 표면으로 되게 충분히 큰 총 두께로 적층된다. 그런 다음, 산화물-4 층(1404)과 질화물-3 층(1402)이 에칭백되어(또는 연마되어) 질화물-2층(1104)의 정상부까지 평탄화되어, 산화물-4 층(1404) 및 워드 라인(즉, 게이트 재료(1306)) 바로 위의 질화물-3 층(1402)으로 구성된 복합 적층체를 형성한다.
단계 128에서는, 도 8에 나타나 있는 바와 같이, 질화물-2 층(1104)은 이방성 에칭 기술에 의해 에칭 제거되고 산화물-4 층(1404)/질화물-3 층(1402)은 워드 라인의 정상부에 남겨진다. 그런 다음, 산화물-3 층(1102)도 이방성 에칭에 의해 에칭 제거되어 패드-질화물 층(206)을 노출시킨다. 게이트 구조(예를 들어, 산화물-4 층(1404)/질화물-3 층(1402)/게이트 재료(1306))는 U-형 오목 내부의 U-트랜지스터 게이트와 길이 방향(즉, Y 방향)의 워드 라인(워드 라인-1, 워드 라인-2, 워드 라인-3) 모두에 대해 달성된다.
단계 130에서는, 도 9에 나타나 있는 바와 같이, 패드-질화물 층(206)은 패드-산화물 층(204)을 남기기 위해 모든 곳에서 제거된다. CVD-STI-산화물 2(즉, 산화물-2 층(1002))가 에칭백되어 패드-산화물 층(204)의 정상부의 높이로 된다.
그런 다음, 단계 132에서, 도 9에 나타나 있는 바와 같이, 질화물-4 층(1602)이 증착되고 이방성 에칭 기술로 에칭되어, 잘 설계된 적절한 두께를 갖는 질화물-4 스페이서를 생성한다. 그런 다음, 산화물-5 층(1604)이 증착되고 이방성 에칭 기술로 에칭되어 산화물-5 스페이서를 생성한다. 그런 다음, 질화물-5 층(1606)이 전체 표면 위에 증착되고 이방성 에칭 기술로 에칭되어 질화물-5 스페이서를 생성하여, 이 질화물-5 스페이서가 게이트(예컨대, 게이트-1, 게이트-2, 게이트-3)를 둘러싸게 한다.
도 9에 나타나 있는 바와 같이, 워드 라인과 비트 라인을 갖는 메모리 어레이 회로에 대한 설명의 편의와 명확성을 위해, 중심에 위치한 워드 라인이 워드 라인-1(액세스 트랜지스터(AQ1)에 대응함)로 나타나 있고, 워드 라인-1의 좌측 옆에 있는 워드 라인은 워드라인-2(액세스 트랜지스터(AQ1)의 좌측 옆에 있는 액세스 트랜지스터(AQ2)에 대응함)로 나타나 있으며, 그리고 여전히 패드-산화물 층(204)에 의해 덮여 있는 워드 라인-1과 워드-라인 2 사이의 드레인 영역(드레인-1 및 드레인-2)은 액세스 트랜지스터(AQ1)의 드레인 및 액세스 트랜지스터(AQ2)의 드레인을 위해 예비된다. 워드라인-1의 우측 옆에 있는 워드 라인은 워드라인-3(액세스 트랜지스터(AQ1)의 우측 옆에 있는 액세스 트랜지스터(AQ3)에 대응함)으로 나타나 있고, 여전히 패드-산화물 층(204)으로 덮여 있는 워드 라인-1과 워드 라인-3 사이의 소스 영역(소스-1 및 소스-3)은 액세스 트랜지스터(AQ1)의 소스와 우측 액세스 트랜지스터(AQ3)의 소스를 위해 예비된다. 그런 다음, 단계 134에서, 산화물-6 층(1802)은 도 9에 나타나 있는 전체 표면 위에 증착된다.
단계 136에서는, 도 10에 나타나 있는 바와 같이, SOD(1902)는 모든 워드 라인 사이의 빈 공간을 채우기에 충분히 두껍게 증착되고, 그런 다음 SOD(1902)는 산화물-6 층(1802)의 정상부와 평평하게 같은 높이로 되도록 연마된다. 그런 다음, 포토레지스트 층을 평평한 표면 상에 가하여 드레인 영역(즉, 드레인-1 및 드레인-2)을 위해 예비된 영역을 덮고 또한 소스 영역(즉, 소스-1 및 소스-3)을 위해 예비된 영역을 노출시킨다. 그런 다음, 도 10에 나타나 있는 바와 같이, 자기(self) 정렬 마스크로서 모든 워드 라인을 둘러싸는 산화물-6 층(1802)을 이용하여, 소스 영역을 위해 예비된 영역에 대응하는 SOD(1902)가 제거된다.
그런 다음, 단계 138에서, 도 10에 나타나 있는 바와 같이, 2개의 워드 라인(워드라인-1과 워드라인-3) 사이에 있는 소스 영역의 중심에 있는 노출된 산화물-6층(1802)과 패드-산화물 층(204)이 에칭 제거되어 HSS를 노출시킨다. 노출된 HSS는 액세스 트랜지스터(AQ1)의 소스-1과 액세스 트랜지스터(AQ3)의 소스-3 사이에 위치되기 때문에, 소스-1과 소스-3 사이의 노출된 HSS를 HSS-1/3이라고 할 수 있다. 도 10에 나타나 있는 바와 같이, 워드 라인-1과 워드 라인-2 사이의 HSS-1/2는 드레인-1(즉, 액세스 트랜지스터(AQ1)의 드레인)과 드레인-2(즉, 액세스 트랜지스터(AQ2)의 드레인)를 위한 위치로 사용되며 또한 액세스 트랜지스터(AQ1, AQ2)를 UGBL에 수직으로 연결하기 위한 위치로도 사용된다. 추가로, 워드 라인-1의 다른 우측에서, 워드 라인-1과 워드 라인-3 사이의 HSS-1/3이 소스-1(즉, 액세스 트랜지스터(AQ1)의 소스) 및 소스-3(즉, 액세스 트랜지스터(AQ3)의 소스)를 위해 사용될 것이지만, 소스-1과 소스-3은 개별적이고 연결될 수 없는데, 소스-1과 소스-3은 나중에 추가의 셀 저장 노드(CSN1, CSN3)(도 10에는 나타나 있지 않음)에 각각 연결될 것이기 때문이다.
추가로, HSS-1/2을 덮기 위해 포토리소그래피 마스크 기술이 위에서 사용되지만, 포토리소그래피 마스크 기술에 의해 이용되는 마스크는 중요한 마스크가 아니며, 유일한 기능은 HSS-1/2 위에서의 처리와는 별도로 HSS-1/3을 처리할 수 있도록 하는 것이다. 전술한 바와 같이, SOD(1902)는 매끄러운 표면 지형을 만들기에 충분한 두께로 증착되며, 그런 다음에, 드레인 영역(드레인-1과 드레인-2 영역)을 덮고 있는 SOD(1902)를 보호하기 위한 마스크 재료로서 작용하지만 소스 영역(소스-1 및 소스-3)을 노출시키는 포토레지스트 층이 증착된다.
도 10에 나타나 있는 바와 같이, HSS-1/3 아래의 실리콘 재료(소스 영역의 중심에 대응함)는 이방성 에칭 기술로 파내져 구멍-1/3(예컨대, 140nm의 깊이를 가짐)을 생성하며, 이 구멍은 2개의 상호 대향 측에서 하측 가장자리 질화물-1 스페이서와 산화물-1 스페이서(도 10에는 나타나 있지 않음)에 의해 그리고 다른 2개의 상호 대향 측에서는 실리콘 기판(202)에 의해 각각 둘러싸인다.
그런 다음, 단계 140에서, 도 10에 나타나 있는 바와 같이, 산화물-7 층(2102)은 구멍-1/3을 채우기 위해 열적으로 성장되고 또한 등방성 에칭을 사용하여 HSS 위의 모든 산화물-7 층을 정확하게 제거하지만, 이 새로 형성된 산화물-7-수직 격리층은 구멍-1/3을 채우도록 남겨둔다. 구멍-1/3을 채우는 산화물-7층(2102)은, 패드-산화물 층(204)의 정상부와 같은 높이로 level 되는 높은 매끄러운 표면을 갖는 산화물-7 플러그라고 불린다.
그런 다음, 단계 142에서, 도 10에 나타나 있는 바와 같이, 다른 SOD 층(2202)이 증착되며, 이 다른 SOD 층(2202)은 구멍-1/3에 있는 산화물-7 층(2102)의 정상부에 있는 공간을 채우기에 충분히 두껍고, 다른 SOD 층(2202)의 정상부 재료는, 그 다른 SOD 층(2202)의 정상부가 산화물-4 층(1404)의 정상부와 같은 높이로 평평하게 될 때까지 CMP 기술에 의해 제거된다.
단계 144에서는, 도 11에 나타나 있는 바와 같이, 포토리소그래피 마스킹 방법을 사용하여, 소스 영역에 대응하는 영역을 덮고 또한 드레인 영역을 위해 예비된 영역을 노출시키며, 단계 144에서 이용되는 마스크는 중요한 마스크가 아니며, 유일한 기능은 HSS-1/3 위에서의 처리와는 별도로 HSS-1/2 상에서의 처리를 가능하게 하는 것이다. 그런 다음에, HSS(즉, HSS-1/2)를 노출시키기 위해, 노출된 SOD(1902), 노출된 산화물-6 층(1802), 및 그 아래의 노출된 패드-산화물 층(204)이 제거된다. 그런 다음, HSS-1/2에 대응하는 실리콘 재료가 이방성 에칭으로 파내지고 제거되어 구멍-1/2(예컨대, 200nm의 깊이를 가짐)을 생성하고, 그 구멍-1/2는 실리콘 기판(202)의 두 상호 대향 측에 의해 각각 물리적으로 둘러싸이고, 제3 측은 하측 가장자리 질화물-1 스페이서로 둘러싸이며, 그리고 제4 측은 산화물-1 스페이서로 둘러싸이고, 제3 측과 제4 측 둘 다는 외부에서 CVD-STI-산화물 2(도 11에는 나타나 있지 않음)에 의해 추가로 경계져 있다.
그런 다음에, 단계 146에서, 도 11에 나타나 있는 바와 같이, 마스크가 제거되고 산화물-8 층(2402)이 열적으로 성장되어, 하측 가장자리 질화물-1 스페이서에 의해 덮이는 제3 측벽을 제외하고 구멍-1/2의 네 측벽 중 3개의 내부 측벽 및 구멍-1/2의 바닥을 덮는 산화물-8 스페이서를 생성한다. 추가로, 도 12는, 구멍-1/2의 중심을 따라 연장되고 X 방향에 수직인 Y2 방향을 따른 메모리 어레이 회로의 단면도를 도시하는 도이다.
그런 다음, 단계 148에서, 도 13에 나타나 있는 바와 같이, 구멍-1/2 내부의 제3 측벽 상의 하측 가장자리 질화물-1 스페이서는 등방성 에칭 기술에 의해 제거된다(왜냐하면, 하측 가장자리 질화물-1 스페이서는 얇으며, 그래서 산화물-6 층(1802)은 또한 질화물-5 스페이서를 양호하게 보호함에 따라 등방성 에칭 기술은 HSS 위의 다른 구조를 손상시키지 않아야 하며, 또한 구멍-1/2 내부의 산화물-8 층(2402)을 제거하기 않아야 하기 때문이다).
그런 다음, 단계 150에서, 도 13에 나타나 있는 바와 같이, n+ 고농도 도핑 폴리실리콘 막(2802)이 증착되며, 여기서 n+ 도핑 폴리실리콘 막(2802)은 구멍-1/2을 채우기에 충분히 두껍고, 그런 다음 HSS 위의 모든 n+ 도핑 폴리실리콘 막(2802)은 등방성 에칭 기술에 의해 에칭백되어, 구멍-1/2 내부에 n+ 폴리실리콘 플러그를 남기게 되며, 그리고 n+ 폴리실리콘 플러그는, 원래 하측 가장자리 질화물-1 스페이서로 덮여 있던 구멍-1/2의 제3 측벽에 있는 개구를 통해 UGBL에 연결된다.
도 13에 나타나 있는 바와 같이, n+ 폴리실리콘 플러그는 n+ 폴리실리콘 플러그의 측벽으로부터 구멍-1/2 내부의 하측 W 상호 연결 측벽까지 UGBL에 연결되며, 둘 모두 도전성 재료이어서 측벽 자기(self) 정렬 방식으로 연결되지만, 산화물-8 층(2402)에 의해 기판 실리콘 재료로부터 완전히 격리된 상태로 유지된다. 이러한 n+ 폴리실리콘 플러그는 수직 상호 연결 라인이며, 또는 상호 연결 라인이 위쪽 또는 아래쪽으로 연장된다.
그런 다음, 단계 152에서, 도 14에 나타나 있는 바와 같이, 산화물-8 층(2402)의 상측 부분은 이방성 에칭 기술을 통해 잘 설계된 양(예컨대, HSS 아래로 20nm)만큼 제거되며, 이에 따라 산화물-8 스페이서는 n+ 폴리실리콘 플러그의 높이 보다 낮은 높이를 갖게 된다.
그런 다음, 단계 154에서, 도 15에 나타나 있는 바와 같이, 선택적 에피택시 기술을 사용하여, n+ 폴리실리콘 플러그에 의해 제공되는 실리콘 시드(seed)를 사용해서 n+ 폴리실리콘 층(3202)의 얇은 층을 성장시키며, 그 결과, 액세스 트랜지스터(AQ1, AQ2)의 드레인-1 및 드레인-2로서 또한 UGBL과 액세스 트랜지스터(AQ1, AQ2) 사이의 도전성 브리지로서 구멍-1/2의 2개의 측에서 HSS에 연결되는 목걸이형 주변 도전성 n+ 폴리실리콘(n+ 칼라라고 함)이 얻어진다.
그런 다음, 도 15에 나타나 있는 바와 같이, 잘 설계된 두께를 갖는 산화물-9 층(3302)이 n+ 칼라 위에 열적으로 성장되어, HSS-1/2을 덮지만, 액세스 트랜지스터(AQ1, AQ2)의 드레인-1 및 드레인-2가 되도록 존재하는 n+ 칼라는 남겨 둔다. 이러한 도전성 플러그(n+ 폴리실리콘 플러그 및 n+ 칼라를 포함함)는, 수평으로 연장되는 언더그라운드 상호 연결 라인에 연결되는 수직 상호 연결 라인이다.
도 16은 액세스 트랜지스터의 수직 연결부(브리지)와 드레인을 구현하는 다른 실시예 및 그것들이 언더그라운드 상호 연결부에 어떻게 연결되는지를 개시한다. 구멍-1/2 내부에 n+ 폴리실리콘 플러그를 남겨 두기 위해 에칭백되는 n+ 도핑 폴리실리콘 막(2802)을 증착하는 대신에, 산화물-8 층(2402)을 열적으로 성장시키고 구멍-1/2 내의 질화물-1 스페이서를 제거하기 위해 전술한 공정을 따라, 텅스텐 또는 다른 금속 재료의 두꺼운 층이 생성되어(증착 또는 다른 방법으로) 구멍-1/2을 채우고 그런 다음에 에칭백되어 구멍-1/2 내부에 텅스텐 플러그(W-2 플러그라고 함)를 남긴다. W-2 플러그는, 질화물-1 스페이서로 덮인 구멍-1/2의 측벽에 있는 개구를 통해 언더그라운드 상호 연결부에 연결된다. W-2 플러그의 높이는 HSS로부터의 잘 설계된 거리(예컨대, 약 20nm) 만큼 HSS보다 낮다. 이방성 에칭 기술을 사용하여, 구멍-1/2 내에서 W-2 플러그에 의해 덮이지 않은 산화물-8 층(2402)의 노출된 부분을 제거한다. 그런 다음 n+ 폴리실리콘 층을 증착하여 구멍-1/2을 채운 다음 그 층이 에칭백되어 HSS와 수평으로 되고, 따라서 결과적으로, 액세스 트랜지스터(AQ1 및 AQ2)의 드레인 영역으로서 그리고 언더그라운드 상호 연결부와 액세스 트랜지스터 사이의 도전성 브리지로서 구멍-1/2의 2개의 측에서 HSS에 연결되는 목걸이형 주변 도전성 n+ 폴리실리콘(n+ 칼라라고 함)이 얻어진다. 그런 다음 산화물-9 층(3302)은 텅스텐 플러그 위에서 국부적으로 열적으로 성장되어 HSS-1/2 영역을 덮지만 액세스 트랜지스터(AQ1 및 AQ2)의 드레인 영역이 되도록 존재하는 n+ 칼라를 남겨둔다.
다음은 액세스 트랜지스터의 드레인/소스 영역을 형성하는 본 발명의 한 실시예를 보여준다. 단계 45에서, 도 17에 나타나 있는 바와 같이, 산화물-6 층(1802) 및 질화물-5 층(1606)을 제거한다. 그런 다음, n-형 도핑 드레인 및 소스 영역을 각각 p-형 기판(202)에 형성한다(예를 들어, 패드-산화물 층(204)을 통한 n-형 도펀트 주입을 사용하여, p-형 기판(202)에 대한 n-p 접합을 갖는 드레인 및 소스 영역(즉, 액세스 트랜지스터(AQ1)의 드레인-1 및 소스-1, 액세스 트랜지스터 AQ2의 드레인-2 및 액세스 트랜지스터(AQ3)의 소스-3) 둘 다를 생성할 수 있음). 추가로, n-형 도펀트를 활성화시키고 이온 주입으로 인한 결함을 제거하려면 급속 열 어닐링(RTA) 공정이 필요할 수 있다. 물론, 선택적 성장/선택적 에피택시 성장과 같은, 드레인 및 소스 영역을 형성하는 다른 방법이 여기서 이용될 수 있다. 추가로, 산화물-5 스페이서와 질화물-4 스페이서 아래에는 n-형 저농도 도핑 드레인(NLDD)이 형성될 수 있다. 그 후, DRAM 셀을 완성하기 위해 액세스 트랜지스터(AQ1)의 소스-1을 연결하기 위해 종래의 적층형 캐패시터 또는 다른 유형의 캐패시터(나타나 있지 않음)가 형성될 수 있다.
따라서, 전술한 바에 따라, 언더그라운드 비트 라인(또는 언더그라운드 상호 연결 라인)이 형성되어 액세스 트랜지스터(예를 들어, 액세스 트랜지스터(AQ1))의 드레인 영역에 연결된다. 추가로, 상이한 액세스 트랜지스터(예컨대, 액세스 트랜지스터(AQ3, AQ2)의 일부 드레인 또는 소스 영역은, 후면 전력(Vdd 또는 Vss)을 제공하는 언더그라운드 상호 연결 라인에 연결될 수 있다. 더욱이, 본 발명의 다른 실시예에서는, 위에 나타나 있는 공정으로부터, 2개 이상의 상이한 언더그라운드 상호 연결 라인이 2개 이상의 상이한 수직 레벨에서 캐널에 형성될 수 있고 격리 재료에 의해 서로 분리될 수 있다(도 18에 나타나 있는 바와 같이). 그 상이한 언더그라운드 상호 연결 라인은 상이한 길이를 가질 수 있으며 상이한 트랜지스터에 연결될 수 있다. 더욱이, 본 발명의 다른 실시예에서, 캐널 내의 상이한 언더그라운드 상호 연결 라인은 도 18의 종이에 들어가는 방향으로 상대적인 이동을 가질 수 있다. 또한, 상이한 언더그라운드 상호 연결 라인은 상이한 재료로 만들어질 수 있고 상이한 두께를 가질 수 있다.
언더그라운드 상호 연결 라인은 파운드리(foundry) 공정에서 사용되는 금속 O과 유사한 저항을 가질 수 있다. 따라서, 앞에서 언급한 바와 같이, 언더그라운드 상호 연결 라인은, 레이아웃 공간을 해제하고/자유롭게 하며 DRAM 메모리 어레이 회로의 크기를 축소하기 위해 DRAM 메모리 어레이 회로의 비트 라인이 될 수 있다. 종래의 DRAM 구조를 도시하는 도 19를 참조하면, 데이터(XIO)(예를 들어, 신호(ONE) 또는 신호(High))가 데이터 입력 회로(DI), 글로벌 I/O 경로(GIO), 데이터 라인 센스 증폭기(70) 및 데이터 라인(DL)을 따라 전달될 것이다. 또한, 데이터(XIO)는 데이터 라인(DL)과, 비트 라인(BL)을 통해 대응하는 저장 노드에 데이터(XIO)가 저장되는 메모리 어레이(75) 사이에서 전달될 것이다. 메모리 어레이(75)에서, 도 20에 나타나 있는 바와 같이, 비트 라인 스위치(BL100)를 통해 데이터 라인(DL)에 연결되는 비트 라인(BL)에 센스 증폭기(80)가 연결된다. 하나의 비트 라인(BL)에 복수의 DRAM 셀(예컨대, 512개의 셀)이 연결된다. 비트 라인은 복수의 DRAM 셀 중의 제1 DRAM 셀에 연결되는 제1 말단부(E1) 및 복수의 DRAM 셀 중의 마지막 DRAM 셀에 연결되는 제2 말단부(E2)를 갖는다. 도 21에서, 액세스 트랜지스터(11)와 저장 캐패시터(12)를 포함하는 하나의 DRAM 셀을 예로 들면, 액세스 트랜지스터(11)의 게이트가 워드 라인(WL)에 연결되고 센스 증폭기(80)는 비트-라인(BL)을 통해 액세스 트랜지스터(11)에 연결된다. 센스 증폭기(80)는 2개의 PMOS 트랜지스터(도 21의 P1 및 P2)와 2개의 NMOS 트랜지스터(도 21의 N3 및 N4)를 포함한다. 더욱이, 센스 증폭기(80)는, 연결 라인(LSLP)을 통해 P1 및 P2 트랜지스터에 연결되는 트랜지스터(SLP)를 통해 VSSSA 전원에 연결된다. 센스 증폭기(80)는, 또한, 연결 라인(LSLN)을 통해 N1 및 N2 트랜지스터에 연결되는 트랜지스터(SLN)를 통해 VSS 소스에 연결된다. DRAM 셀은 액세스 트랜지스터(11)를 스위치로 사용하여, WRITE 모드에서 비트 라인(BL)으로부터 캐패시터 안으로 저장되거나 READ 모드에서 비트-라인에 전달되는 전하를 제어한다. 추가로, 도 19에 나타나 있는 바와 같이. VCCSA는 공급 전압이다.
따라서, 도 19, 도 20 및 도 21에 나타나 있는 DRAM 셀 어레이 설계는 (1) 많은 DRAM 셀을 갖는 DRAM 어레이(예컨대, 하나의 액세스 트랜지스터(임계 전압( Vth), 일반적으로 약 0.7V(공칭)) 및 하나의 저장 캐패시터(일반적으로, 20∼28nm 공정 노드에서 전형적으로 17fF이고, 공정 노드가 20nm 보다 낮은 경우에는 10fF 보다 낮을 수 있음)를 포함하는 가장 인기 있는 1T1C 셀)을 포함하고; (2) 이들 많은 1T1C 셀은 비트 라인이라고 하는 상호 연결부에 각각 연결되는 1T 액세스 트랜지스터의 드레인 영역을 가지며; (3) 이들 1T 액세스 트랜지스터의 게이트는 또한 워드 라인이라고 하는 상호 연결부에 의해 각각 연결된다. 비트 라인은, 예를 들어, CMOS 크로스 커플 회로인 센스 증폭기(즉, 센스 증폭기(80))에 연결된다. 이에 대응하여, 비트 라인의 신호에 상보적인 신호를 전달하고 또한 동일한 센스 증폭기에 연결되는 비트 라인-Bar라고 하는 다른 비트 라인이 있다. 이러한 비트 라인(BL) 및 비트 라인-Bar(BLB) 상호 연결부를 따라, 필요에 따라 전압 포텐셜을 균등화하기 위한 균등화 회로(2203)(도 22에 나타나 있음) 및 데이터 라인(도 22에 나타나 있는 DL 및 DLB)에 대한 비트 라인(도 22에 나타나 있는 BL 및 BLB) 사이의 신호를 제어하기 위한 비트-스위치(도 22에 나타나 있는 BS1 및 BS2)와 같은, 작동시에 완전한 비트 라인 기능을 수행하기 위해 연결되는 다른 장치가 있다. 추가로, 도 22에 나타나 있는 바와 같이, SLN 및 eqpl은 각각 센스 증폭기 및 균등화 회로(2203)에 대한 제어 신호이다. 추가로, 도 20에 나타나 있는 바와 같이, VCCSA 및 VSS는 공급 전압이고, EN1 및 EN2는 센스 증폭기(80)에 대한 제어 신호이다. 추가로, 도 22에 나타나 있는 바와 같이, VSSSA와 VBL은 전압이다.
도 22는 종래의 센스 증폭기 설계에 대한 개략도이다. 센스 증폭기에는 회로 연결을 위한 연결 라인(1∼23)이 있다. 비트-스위치(BS1, BS2)는 각각 연결 라인(11, 12)을 통해 BL 및 BLB에 연결된다. PMOS 트랜지스터(P1)는 각각 연결 라인(1, 6)을 통해 BL 및 BLB에 연결된다. PMOS 트랜지스터(P2)는 각각 연결 라인(5, 2)을 통해 BL 및 BLB에 각각 연결된다. NMOS 트랜지스터(N3)는 각각 연결 라인(3, 7)을 통해 BL 및 BLB에 연결된다. NMOS 트랜지스터(N4)는 각각 연결 라인(8, 4)을 통해 BL 및 BLB에 연결된다. 균등화 회로에 있는 3개의 트랜지스터는 연결 라인(9, 10, 13, 14)을 통해 BL 및 BLB에 연결된다.
한편, 도 23 및 도 24에 나타나 있는 바와 같이, 종래의 DRAM 오픈-비트 라인의 비트 라인 센스 증폭기(BLSA; bit line sense amplifier) 설계에서는, 2개의 BLSA(예컨대, 도 23 및 도 24의 BLSA0 및 BLSA1)가 서로에 대해 나란히 배치된다. BLSA0의 연결 라인(1∼23) 및 BLSA1의 연결 라인(1a∼23a)은 일반적으로 레이아웃 공정에서 금속 0 층이나 다른 금속층으로 만들어지며, BL 및 BLB도 금속 0 층으로 만들어진다. 따라서, 금속 0으로 만들어진 연결 라인은 그들 사이에 피치 제한을 발생시키고 더 큰 레이아웃 면적을 유발한다.
그러나, 본 발명은 비트 라인(BL, BLB)을 위한 전술한 UGIL 기술을 제안하고, 도 25에 나타나 있는 바와 같이, 언더그라운드 비트 라인을 전술한 BLSA에 연결한다. 도 24의 BLSA0에 있는 연결 라인(1∼23) 및 도 24의 BLSA1에 있는 연결 라인(1a∼23a)은 종래의 DRAM에서와 같이 여전히 금속 0 층 또는 다른 금속 층으로 만들어지지만, 비트 라인(BL 및 BLB)은 이제 언더그라운드에 위치된다. 따라서, BLSA에 있는 금속 0 층으로 만들어진 연결 라인을 스위치 층을 통해 언더그라운드 비트 라인(BL, BLB)에 연결하는 것이 가능하다. 도 22에서 언급한 바와 같이. 언더그라운드 상호 연결 라인은 연결 플러그를 통해 활성 영역("AA")의 액세스 트랜지스터에 연결된다. 일 예에서 AA 영역(또는 활성 영역)은 격리 영역으로 둘러싸인 실리콘 영역이다. 따라서, 도 25의 바닥에 나타나 있는 바와 같이, 언더그라운드에 있는 비트 라인(BL, BLB)이 레이아웃 공정 동안에 먼저 AA 영역에 연결될 수 있고, 그런 다음에 AA 영역이 레이아웃 공정 동안에 금속 0 접촉부를 통해 금속 0 층에 연결된다. 더욱이, 2개의 비트 라인(예컨대, 비트 라인)은, 도 18에 나타나 있는 바와 같이, 하나의 격리 영역 내에 있을 수 있고 그리고/또는 그 영역 내의 2개의 상이한 레벨에 각각 위치될 수 있다. 따라서, 종래의 비트 라인 센스 증폭기(도 23 및 도 24에 나타나 있음)에서의 피치 제한이 해제될 수 있다.
이 실시예에서, 스위치 층은 금속 0 접촉부, 금속 0 접촉부에 연결되는 AA 영역, 및 AA를 언더그라운드 비트 라인(BL, BLB)에 연결하는 PLUG(즉, 수직 연결 라인)를 포함할 수 있다. PLUG, AA 영역 및 금속 0 접촉부를 통해, BLSA에 있는 금속 0 층으로 만들어진 그 연결 라인들은 언더그라운드 비트 라인(BL, BLB)에 전기적으로 연결될 수 있다. 스위치 층의 AA 영역은 내부에 트랜지스터가 없는 더미 AA 영역일 수 있다. 앞에서 언급한 바와 같이, AA 영역의 PLUG는 언더그라운드 비트라인의 측벽에 연결된다. 스위치 층의 저항을 줄이기 위해, 도 25의 확대 부분에 나타나 있는 바와 같이, 동일한 언더그라운드 비트 라인(BL 또는 BLB)에 연결되는 AA 영역에서 2개 이상의 PLUG를 가질 수 있다.
요컨대, 메모리 어레이 회로는, 높은 도전성 및 실리콘 기판으로부터 효과적으로 최적화된 격리를 모두 갖춘 실리콘 기판에 매립된 언더그라운드 상호 연결부 또는 언더그라운드 상호 연결 라인을 제공한다. 언더그라운드 상호 연결부는 컴팩트한 자기 정렬 발명에 의해 임의의 트랜지스터의 소스 또는 드레인 영역에 수직으로 연결(브리지)될 수 있다. 따라서 많은 장치 및 회로 설계 혁신이 창출될 수 있다. 또한, 메모리 어레이 회로는, 다이의 기판에 수직으로 분포되어 있지만 수평 실리콘 표면(HSS) 아래에 필요한 격리부를 두고 매립된 상이한 층 또는 다양한 레벨의 공급 전압을 도입할 수 있기 때문에, 메모리 어레이 회로는 그에 따라 트랜지스터와 회로 성능(속도, 전력, 및 노이즈 등) 모두를 향상시킬 수 있고 또한 HSS 위의 더 많은 복잡성을 감소시킬 수 있다.
실시예를 참조하여 본 발명을 예시하고 설명하였지만, 본 발명은 개시된 실시예에 한정되지 않고, 오히려, 첨부된 청구 범위 및 그의 정신 내에 포함된 다양한 변형 및 균등한 구성을 포함하도록 되어 있다.

Claims (15)

  1. 메모리 어레이 회로로서,
    오리지널 표면을 갖는 반도체 기판;
    비트 라인 및 상보적 비트 라인; 및
    상기 비트 라인 및 상기 상보적 비트 라인에 전기적으로 연결되는 비트 라인 센스 증폭기
    를 포함하고,
    상기 비트 라인 센스 증폭기는,
    제1 복수의 트랜지스터 - 각각의 상기 트랜지스터는 게이트 노드, 제1 도전성 노드, 및 제2 도전성 노드를 포함함 -, 및
    상기 제1 복수의 트랜지스터를 상기 비트 라인 및 상보적 비트 라인에 전기적으로 연결하는 제1 세트의 연결 라인
    을 포함하며,
    상기 제1 세트의 연결 라인은 반도체 기판의 오리지널 표면 위쪽에 있고, 상기 비트 라인 및 상보적 비트 라인은 반도체 기판의 오리지널 표면 아래쪽에 있는,
    메모리 어레이 회로.
  2. 제1항에 있어서,
    상기 비트 라인 및 상기 상보적 비트 라인은 상기 반도체 기판으로부터 격리되어 있는, 메모리 어레이 회로.
  3. 제1항에 있어서,
    상기 제1 복수의 트랜지스터를 상기 비트 라인 및 상보적 비트 라인에 연결하는 상기 제1 세트의 연결 라인은 한 세트의 금속층으로 만들어지는, 메모리 어레이 회로.
  4. 제3항에 있어서,
    상기 제1 세트의 연결 라인은,
    상기 한 세트의 금속층에 연결되는 한 세트의 금속 접촉부,
    상기 한 세트의 금속 접촉부에 연결되는 한 세트의 활성 영역, 및
    상기 한 세트의 활성 영역을 상기 비트 라인 및 상보적 비트 라인에 연결하는 한 세트의 플러그
    를 통해 상기 제1 복수의 트랜지스터를 상기 비트 라인 및 상보적 비트 라인에 연결하는, 메모리 어레이 회로.
  5. 제4항에 있어서,
    하나의 플러그가 하나의 활성 영역 내에 있고, 상기 하나의 플러그는 상기 비트 라인의 측벽에 연결되는, 메모리 어레이 회로.
  6. 제4항에 있어서,
    상기 비트 라인은 하나의 활성 영역으로 둘러싸여 있고, 적어도 2개의 플러그가 상기 하나의 활성 영역 내에 있고 또 상기 비트 라인의 제1 및 제2 측벽에 각각 연결되는, 메모리 어레이 회로.
  7. 제6항에 있어서,
    상기 하나의 활성 영역은 내부에 트랜지스터가 없는 더미(dummy) 활성 영역인, 메모리 어레이 회로.
  8. 제1항에 있어서,
    상기 제1 세트의 연결 라인은 상기 제1 복수의 트랜지스터의 게이트 노드를 상기 비트 라인 및 상보적 비트 라인에 연결하는, 메모리 어레이 회로.
  9. 제1항에 있어서,
    상기 제1 세트의 연결 라인은 상기 제1 복수의 트랜지스터의 제1 도전성 노드를 상기 비트 라인 및 상보적 비트 라인에 연결하는, 메모리 어레이 회로.
  10. 제1항에 있어서,
    상기 비트 라인 및 상보적 비트 라인은 각각 2개의 상이한 레벨에 위치되는, 메모리 어레이 회로.
  11. 메모리 어레이 회로로서,
    오리지널 표면을 갖는 반도체 기판;
    상기 반도체 기판의 제1 활성 영역 내에 형성되는 액세스 트랜지스터;
    상기 액세스 트랜지스터의 소스 영역에 연결되는 캐패시터;
    상기 오리지널 표면 아래의 제1 플러그를 통해 상기 액세스 트랜지스터의 드레인 영역에 전기적으로 연결되는 비트 라인; 및
    상기 비트 라인에 연결되는 비트 라인 센스 증폭기 회로
    를 포함하고,
    상기 비트 라인 센스 증폭기 회로는,
    제1 복수의 트랜지스터 - 각각의 상기 트랜지스터는 게이트 노드, 제1 도전성 노드, 및 제2 도전성 노드를 포함함 -, 및
    상기 제1 복수의 트랜지스터를 상기 비트 라인에 전기적으로 연결하는 제1 세트의 연결 라인
    을 포함하고,
    상기 제1 세트의 연결 라인은 반도체 기판의 오리지널 표면 위쪽에 있고, 상기 비트 라인은 반도체 기판의 오리지널 표면 아래쪽에 있는, 메모리 어레이 회로.
  12. 제11항에 있어서,
    상기 비트 라인은 상기 제1 활성 영역 옆의 격리 영역 내에 있는, 메모리 어레이 회로.
  13. 제11항에 있어서,
    상기 제1 플러그는 상기 제1 활성 영역 내에 있고, 상기 제1 플러그는 상기 비트 라인의 제1 부분의 측벽에 연결되는, 메모리 어레이 회로.
  14. 제13항에 있어서,
    상기 제1 세트의 연결 라인은 스위치 층을 통해 상기 비트 라인에 전기적으로 연결되고, 상기 스위치 층은, 제2 활성 영역, 상기 제2 활성 영역에 있고 상기 비트 라인의 제2 부분의 측벽에 연결되는 제2 플러그, 및 상기 제2 활성 영역을 제1 세트의 연결 라인에 연결하는 전기 접촉부를 포함하는, 메모리 어레이 회로.
  15. 제14항에 있어서,
    상기 비트 라인의 제2 부분은 상기 제2 활성 영역으로 둘러싸이는, 메모리 어레이 회로.
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