JPH02222571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02222571A JPH02222571A JP1044143A JP4414389A JPH02222571A JP H02222571 A JPH02222571 A JP H02222571A JP 1044143 A JP1044143 A JP 1044143A JP 4414389 A JP4414389 A JP 4414389A JP H02222571 A JPH02222571 A JP H02222571A
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- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 14
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、揮発性半導体メモリ部と不揮発性半導体メ
モリ部を組み合わせた半導体記憶装置に関する。
モリ部を組み合わせた半導体記憶装置に関する。
〈従来の技術〉
従来、この種の半導体記憶装置は、例えば第３図に示す
ような構造をしている。この半導体記憶装置は、Ｐ型半
導体基板２１上に、不揮発性半導体メモリ部として、ｎ
型不純物拡散層２２の一方の端部からなるドレイン領域
とフローティングゲート２５と制御ゲート２７とを有す
るトランジスタＭ、を備えると共に、記憶モードを切り
換えるための制御部として、ｎ型ソース領域３０を有し
、かつ、上記制御ゲート２７をトランジスタＭ、と共有
する記憶モード切換用トランジスタＭ、を備えている。
ような構造をしている。この半導体記憶装置は、Ｐ型半
導体基板２１上に、不揮発性半導体メモリ部として、ｎ
型不純物拡散層２２の一方の端部からなるドレイン領域
とフローティングゲート２５と制御ゲート２７とを有す
るトランジスタＭ、を備えると共に、記憶モードを切り
換えるための制御部として、ｎ型ソース領域３０を有し
、かつ、上記制御ゲート２７をトランジスタＭ、と共有
する記憶モード切換用トランジスタＭ、を備えている。
また、この半導体記憶装置は、揮発性半導体メモリ部と
して、ｎ型ドレイン領域２９とワード線選択制御ゲート
２８と、上記ｎ型不純物拡散層２９の他方の端部からな
るソース領域とを有するワード線選択トランジスタＭ、
と、上記ｎ型不純物拡散層２２の領域の中央部表面上に
５ｉｄｅ膜３４を介してこれに対向するキャパシタゲー
ト３５を設けて構成するキャパシタＣとを備えている。
して、ｎ型ドレイン領域２９とワード線選択制御ゲート
２８と、上記ｎ型不純物拡散層２９の他方の端部からな
るソース領域とを有するワード線選択トランジスタＭ、
と、上記ｎ型不純物拡散層２２の領域の中央部表面上に
５ｉｄｅ膜３４を介してこれに対向するキャパシタゲー
ト３５を設けて構成するキャパシタＣとを備えている。
そして、上記制御ゲート２７またはキャパシタゲート１
５に所定電圧を加えて、上記揮発性半導体メモリ部のキ
ャパシタＣに格納されたデータを上記不揮発性半導体メ
モリ部のトランジスタＭ、に転送して、この半導体記憶
装置の記憶モードを切り換えるようにしている。
５に所定電圧を加えて、上記揮発性半導体メモリ部のキ
ャパシタＣに格納されたデータを上記不揮発性半導体メ
モリ部のトランジスタＭ、に転送して、この半導体記憶
装置の記憶モードを切り換えるようにしている。
〈発明が解決しようとする課題〉
しかしながら、上記従来の半導体記憶装置は、上記ｎ型
不純物拡散層２２の領域の中央部表面上にこれに対向す
るキャパシタゲート電極３５を設けてキャパシタＣを構
成しているため、その分だけ上記ｎ型不純物拡散層２２
の面積が大きくなって、メモリセルのサイズが大きくな
り不利である。
不純物拡散層２２の領域の中央部表面上にこれに対向す
るキャパシタゲート電極３５を設けてキャパシタＣを構
成しているため、その分だけ上記ｎ型不純物拡散層２２
の面積が大きくなって、メモリセルのサイズが大きくな
り不利である。
そこで、この発明の目的は、メモリセルのサイズを縮小
した半導体記憶装置を提供することにある。
した半導体記憶装置を提供することにある。
く課題を解決するための手段〉
上記目的を達成するために、この発明の半導体記憶装置
は、半導体基板上に、データを格納可能なキャパシタを
有する揮発性半導体メモリ部と、不揮発性半導体メモリ
部と、上記揮発性半導体または不揮発性半導体メモリ部
にデータを格納するために上記揮発性半導体メモリ部お
よび不揮発性半導体メモリ部を制御する制御部とを備え
た半導体記憶装置において、上記キャパシタは、上記不
揮発性半導体メモリ部上に、この不揮発性半導体メモリ
部のドレイン領域にオーミック接続された蓄積ノードポ
リシリコン層と、絶縁膜と、キャパシタゲートとを順次
積層したスタック構造を有することを特徴としている。
は、半導体基板上に、データを格納可能なキャパシタを
有する揮発性半導体メモリ部と、不揮発性半導体メモリ
部と、上記揮発性半導体または不揮発性半導体メモリ部
にデータを格納するために上記揮発性半導体メモリ部お
よび不揮発性半導体メモリ部を制御する制御部とを備え
た半導体記憶装置において、上記キャパシタは、上記不
揮発性半導体メモリ部上に、この不揮発性半導体メモリ
部のドレイン領域にオーミック接続された蓄積ノードポ
リシリコン層と、絶縁膜と、キャパシタゲートとを順次
積層したスタック構造を有することを特徴としている。
く作用〉
半導体基板上の不揮発性半導体メモリ部上に、ポリシリ
コン層と絶縁膜とキャパシタゲートとを順次積層してキ
ャパシタを構成しているため、上記半導体基板上にキャ
パシタゲートを直接に表面上に設けた構造に比して、は
ぼ上記キャパシタゲートの占める面積分だけメモリセル
のサイズが縮小可能となる。
コン層と絶縁膜とキャパシタゲートとを順次積層してキ
ャパシタを構成しているため、上記半導体基板上にキャ
パシタゲートを直接に表面上に設けた構造に比して、は
ぼ上記キャパシタゲートの占める面積分だけメモリセル
のサイズが縮小可能となる。
〈実施例〉
以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。
詳細に説明する。
この発明の半導体記憶装置は、第１図に示すように、Ｐ
型シリコン基板ｌ上に、不揮発性半導体メモリ部として
、ｎ型不純物拡散層２の一方の端部からなるドレイン領
域とフローティングゲート５と制御ゲート７とを有する
トランジスタＴ、を備えると共に、上記制御ゲート７を
トランジスタＴ、と共有し記憶モードを切り換えるため
の制御部として働く記憶モード切換用トランジスタＴ。
型シリコン基板ｌ上に、不揮発性半導体メモリ部として
、ｎ型不純物拡散層２の一方の端部からなるドレイン領
域とフローティングゲート５と制御ゲート７とを有する
トランジスタＴ、を備えると共に、上記制御ゲート７を
トランジスタＴ、と共有し記憶モードを切り換えるため
の制御部として働く記憶モード切換用トランジスタＴ。
を備えている。また、この半導体記憶装置は、揮発性半
導体メモリ部として、ｎ型ドレイン領域９とワード線選
択制御ゲート８と上記ｎ型不純物拡散層２の他方の端部
からなるソース領域を有するワード線選択トランジスタ
ＴＩを備えると共に、上記不揮発性半導体メモリ部のト
ランジスタＴ。
導体メモリ部として、ｎ型ドレイン領域９とワード線選
択制御ゲート８と上記ｎ型不純物拡散層２の他方の端部
からなるソース領域を有するワード線選択トランジスタ
ＴＩを備えると共に、上記不揮発性半導体メモリ部のト
ランジスタＴ。
の略全表面上にポリシリコン層１３と、絶縁膜１４と、
キャパシタゲート１５とを順次積層して形成したスタッ
ク構造を有するキャパシタＣを備えている。上記ポリシ
リコン層１３はトランジスタＴ、とトランジスタＴ、と
の間のｎ型不純物拡散層２にコンタクト窓１２を通して
オーミック接続される。そして、この半導体記憶装置の
等価回路は第２図に示す回路図のようになる。
キャパシタゲート１５とを順次積層して形成したスタッ
ク構造を有するキャパシタＣを備えている。上記ポリシ
リコン層１３はトランジスタＴ、とトランジスタＴ、と
の間のｎ型不純物拡散層２にコンタクト窓１２を通して
オーミック接続される。そして、この半導体記憶装置の
等価回路は第２図に示す回路図のようになる。
この半導体記憶装置は、次のようにして作製される。
■ 第１図に示すように、Ｐ型Ｓｉ基板１上にｎ型不純
物拡散層２を形成して、その一方の端部近傍に膜厚１０
０人程度量下の５ｉＯｚ膜３および膜厚４００人程鹿の
Ｓｉｎｇ膜４を形成する。
物拡散層２を形成して、その一方の端部近傍に膜厚１０
０人程度量下の５ｉＯｚ膜３および膜厚４００人程鹿の
Ｓｉｎｇ膜４を形成する。
■ 次に、上記ＳｉＯｘ膜３の箇所を完全に覆うと共に
、上記ｎ型不純物拡散領域２からＰ型基板ｌ上に至る箇
所を覆うフローティングゲート５を形成して、その上に
、膜厚３００人程度量Ｓｉｎ。
、上記ｎ型不純物拡散領域２からＰ型基板ｌ上に至る箇
所を覆うフローティングゲート５を形成して、その上に
、膜厚３００人程度量Ｓｉｎ。
膜に相当する絶縁耐圧を有する絶縁膜６を形成する。
■ さらに、タングステン・シリサイド膜を用いて、上
記フローティングゲート５を完全に覆う制御ゲート７を
形成すると共に、上記ｎ型不純物拡散領域２の他方の端
部近傍に上記トランジスタＴＩのワード線選択制御ゲー
ト８を形成する。
記フローティングゲート５を完全に覆う制御ゲート７を
形成すると共に、上記ｎ型不純物拡散領域２の他方の端
部近傍に上記トランジスタＴＩのワード線選択制御ゲー
ト８を形成する。
■ そして、上記制御ゲート７およびワード線選択制御
ゲート８をマスクとして自己整合法によって、上記Ｐ型
Ｓｉ基板ｌにｎ型不純物をイオン注入した後、熱拡散し
て、ｎ型ドレイン領域９およびｎ型ソース領域１０を形
成する。
ゲート８をマスクとして自己整合法によって、上記Ｐ型
Ｓｉ基板ｌにｎ型不純物をイオン注入した後、熱拡散し
て、ｎ型ドレイン領域９およびｎ型ソース領域１０を形
成する。
■ さらに、上記制御ゲート７およびワード線選択制御
ゲート８上に層間絶縁膜１１を形成した後、上記ｎ型不
純物拡散層２の内部表面上にコンタクト窓１２を開口す
る。そして、上記コンタクト窓１２と上記制御ゲート７
とを覆うようにポリシリコン層１３を形成して、この層
１３を上記ｎ型不純物拡散層２とオーミック接触させる
。
ゲート８上に層間絶縁膜１１を形成した後、上記ｎ型不
純物拡散層２の内部表面上にコンタクト窓１２を開口す
る。そして、上記コンタクト窓１２と上記制御ゲート７
とを覆うようにポリシリコン層１３を形成して、この層
１３を上記ｎ型不純物拡散層２とオーミック接触させる
。
■ 上記ポリシリコン層１３上に絶縁膜１４とキャパシ
タゲー）１５とを順次積層して、キャパシタＣを形成す
る。
タゲー）１５とを順次積層して、キャパシタＣを形成す
る。
このようにして作製した半導体記憶装置は、Ｐ型Ｓｉ基
板ｌ上の不揮発性メモリ部上に、ポリシリコン層１３と
絶縁膜１４とキャパシタゲート１５とを順次積層してキ
ャパシタＣを構成しているため、第３図に示した従来の
Ｐ型Ｓｉ基板２１表面上にキャパシタゲート３５を直接
に設けた構造に比して、キャパシタＣを不揮発性メモリ
部上に設けた分だけ、上記ｎ型不純物拡散層２の面積を
縮小することができる。したがって、メモリセルのサイ
ズを縮小することができ、高集積化することができる。
板ｌ上の不揮発性メモリ部上に、ポリシリコン層１３と
絶縁膜１４とキャパシタゲート１５とを順次積層してキ
ャパシタＣを構成しているため、第３図に示した従来の
Ｐ型Ｓｉ基板２１表面上にキャパシタゲート３５を直接
に設けた構造に比して、キャパシタＣを不揮発性メモリ
部上に設けた分だけ、上記ｎ型不純物拡散層２の面積を
縮小することができる。したがって、メモリセルのサイ
ズを縮小することができ、高集積化することができる。
また、そのように縮小した場合、ｎ型不純物拡散層２の
面積が小さいため、このｎ型不純物拡散層２とＰ型Ｓｉ
基板との間のリーク電流を小さ（することができ、上記
揮発性半導体メモリ部のデータ保持時間を長くすること
ができる。
面積が小さいため、このｎ型不純物拡散層２とＰ型Ｓｉ
基板との間のリーク電流を小さ（することができ、上記
揮発性半導体メモリ部のデータ保持時間を長くすること
ができる。
〈発明の効果〉
以上より明らかなように、この発明の半導体記憶装置は
、不揮発性半導体メモリ部上に、この不揮発性半導体メ
モリ部のドレイン領域にオーミック接続された蓄積ノー
ドポリシリコン層と、絶縁膜と、キャパシタゲートとを
順次積層してなるスタック構造のキャパシタを上記揮発
性半導体メモリ部のデータ格納用のキャパシタとしてい
るので、メモリセルのサイズを縮小することができ、高
集積化することができ、さらに、揮発性半導体メモリ部
のデータ保持時間を長くするこ、とができる。
、不揮発性半導体メモリ部上に、この不揮発性半導体メ
モリ部のドレイン領域にオーミック接続された蓄積ノー
ドポリシリコン層と、絶縁膜と、キャパシタゲートとを
順次積層してなるスタック構造のキャパシタを上記揮発
性半導体メモリ部のデータ格納用のキャパシタとしてい
るので、メモリセルのサイズを縮小することができ、高
集積化することができ、さらに、揮発性半導体メモリ部
のデータ保持時間を長くするこ、とができる。
第１図はこの発明の半導体記憶装置の一実施例を示す概
略断面図、第２図は上記半導体記憶装置の等価回路を示
す回路図、第３図は従来の半導体記憶装置を示す概略断
面図である。 ■・・・Ｐ型Ｓｉ基板、２・・・ｎ型不純物拡散層、５
・・・フローティングゲート、６・・・絶縁膜、７・・
・制御ゲート、８・・・ワード線選択制御ゲート、９・
・・ｎ型ドレイン領域、１０・・・ｎ型ソース領域、１
１・・・層間絶縁膜、１２・・・コンタクト窓、１３・
・・ポリシリコン層、１４・・・絶縁膜、１５・・・キ
ャパシタゲート、Ｃ・・・キャパシタ、Ｔ、・・・ワー
ド線選択トランジスタ、Ｔ、・・・フローティングゲー
ト形トランジスタ、Ｔ、・・・記憶モード切換用トラン
ジスタ。 第１図
略断面図、第２図は上記半導体記憶装置の等価回路を示
す回路図、第３図は従来の半導体記憶装置を示す概略断
面図である。 ■・・・Ｐ型Ｓｉ基板、２・・・ｎ型不純物拡散層、５
・・・フローティングゲート、６・・・絶縁膜、７・・
・制御ゲート、８・・・ワード線選択制御ゲート、９・
・・ｎ型ドレイン領域、１０・・・ｎ型ソース領域、１
１・・・層間絶縁膜、１２・・・コンタクト窓、１３・
・・ポリシリコン層、１４・・・絶縁膜、１５・・・キ
ャパシタゲート、Ｃ・・・キャパシタ、Ｔ、・・・ワー
ド線選択トランジスタ、Ｔ、・・・フローティングゲー
ト形トランジスタ、Ｔ、・・・記憶モード切換用トラン
ジスタ。 第１図
Claims (1)
- （１）半導体基板上に、データを格納可能なキャパシタ
を有する揮発性半導体メモリ部と、不揮発性半導体メモ
リ部と、上記揮発性半導体または不揮発性半導体メモリ
部にデータを格納するために上記揮発性半導体メモリ部
および不揮発性半導体メモリ部を制御する制御部とを備
えた半導体記憶装置において、 上記キャパシタは、上記不揮発性半導体メモリ部上に、
この不揮発性半導体メモリ部のドレイン領域にオーミッ
ク接続された蓄積ノードポリシリコン層と、絶縁膜と、
キャパシタゲートとを順次積層したスタック構造を有す
ることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044143A JPH02222571A (ja) | 1989-02-23 | 1989-02-23 | 半導体記憶装置 |
| US07/481,179 US5063425A (en) | 1989-02-23 | 1990-02-20 | Semiconductor memory device with capacitor over non-volatile memory cell gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044143A JPH02222571A (ja) | 1989-02-23 | 1989-02-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222571A true JPH02222571A (ja) | 1990-09-05 |
Family
ID=12683418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044143A Pending JPH02222571A (ja) | 1989-02-23 | 1989-02-23 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5063425A (ja) |
| JP (1) | JPH02222571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111317A (ja) * | 1991-03-20 | 1995-04-25 | Turbo Ic Inc | 不揮発性ダイナミックランダムアクセスメモリーアレイ及びその製法 |
| JP2005064427A (ja) * | 2003-08-20 | 2005-03-10 | Elpida Memory Inc | 不揮発性ランダムアクセスメモリおよびその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5181188A (en) * | 1989-07-07 | 1993-01-19 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US5323343A (en) * | 1989-10-26 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM device comprising a stacked type capacitor and a method of manufacturing thereof |
| JP2825135B2 (ja) * | 1990-03-06 | 1998-11-18 | 富士通株式会社 | 半導体記憶装置及びその情報書込読出消去方法 |
| JP2755781B2 (ja) * | 1990-04-23 | 1998-05-25 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2500871B2 (ja) * | 1991-03-30 | 1996-05-29 | 株式会社東芝 | 半導体不揮発性ｒａｍ |
| DE19950362C1 (de) * | 1999-10-19 | 2001-06-07 | Infineon Technologies Ag | DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung |
| US6829166B2 (en) * | 2002-09-13 | 2004-12-07 | Ememory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
| US6818936B2 (en) * | 2002-11-05 | 2004-11-16 | Taiwan Semiconductor Manufacturing Company | Scaled EEPROM cell by metal-insulator-metal (MIM) coupling |
| US7700984B2 (en) * | 2005-05-20 | 2010-04-20 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device including memory cell |
| KR101100427B1 (ko) * | 2005-08-24 | 2011-12-30 | 삼성전자주식회사 | 이온 전도층을 포함하는 불휘발성 반도체 메모리 장치와 그제조 및 동작 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832789B2 (ja) * | 1980-07-18 | 1983-07-15 | 富士通株式会社 | 半導体メモリ |
| JP2621181B2 (ja) * | 1987-06-12 | 1997-06-18 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
-
1989
- 1989-02-23 JP JP1044143A patent/JPH02222571A/ja active Pending
-
1990
- 1990-02-20 US US07/481,179 patent/US5063425A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111317A (ja) * | 1991-03-20 | 1995-04-25 | Turbo Ic Inc | 不揮発性ダイナミックランダムアクセスメモリーアレイ及びその製法 |
| JP2005064427A (ja) * | 2003-08-20 | 2005-03-10 | Elpida Memory Inc | 不揮発性ランダムアクセスメモリおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5063425A (en) | 1991-11-05 |
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