CN100428444C - 具有折叠位线排列的存储单元排列及相应制造方法 - Google Patents
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Abstract
本发明提供了一种制造具有折叠位线排列的存储单元排列的方法以及一种相应的存储单元排列。该方法具有以下步骤：在半导体基板中沿第一方向形成多个有源区；在半导体基板中沿第二方向形成多条平行掩埋字线；在两条字线之间形成各个源极区，以及在每个有源区中在两条字线之一与相邻隔离沟槽之间形成第一和第二漏极区；在半导体基板的表面沿第三方向形成具有折叠位线排列的多条平行位线；形成多个存储电容器；第一方向位于第二和第三方向之间，并且存储单元排列具有每个存储单元8F2的大小；以及蚀刻步骤，根据要形成的字线，来形成多条字线沟槽。
Description
技术领域
本发明涉及一种制造具有折叠位线排列的存储单元排列的方法，以及具有折叠位线排列的相应存储单元排列。
背景技术
DE 199 28 781 C1公开了一种制造存储单元排列的方法。该公知方法包括在半导体基板中形成多个有源区，这些有源区的所有侧面都被沿第一和第二方向彼此垂直的隔离沟槽围绕。之后，沿第一方向在两条相邻隔离沟槽中形成平行的掩埋字线，其中，掩埋字线穿过各个有源区，并且通过栅极介电层与半导体基板中的沟道区隔离。在两条字线之间形成各个源极区，并且在每个有源区中在两条字线之一与相邻隔离沟槽之间形成相应的第一和第二漏极区。接着在半导体基板表面沿第二方向形成多个平行的位线，其中，位线穿过相关联的有源区，并且与相关联有源区的相关联源极区接触。最后，形成多个存储电容器，其中，第一和第二存储电容器与各个有源区内的相关联漏极区相连。
可以从例如US 6,545,904、US 5,502,320、EP 1 003 219 A2、US 6,063,669以及US 6,396,096 B1来了解其它的存储单元排列。
发明内容
尽管原则上可适用于任何集成电路，但是关于使用硅技术的DRAM存储器件来解释本发明及其问题领域。
通常，DRAM存储器件的存储单元具有用于根据信息状态来存储电荷的存储电容器以及与存储电容器相连的选择晶体管。这种存储单元排列在半导体基板的表面中，并且可以通过字线和位线来驱动。形成了选择晶体管的半导体基板中的区域通常被称为有源区。在现代的DRAM存储器件中，存储电容器通常被形成为沟槽电容器或堆叠电容器。
折叠位线的概念通常理解为表示在特定字线与各个位线之间的每隔一个交叉点具有存储单元的存储单元排列。因而能够将位线和相邻参考位线布线(route)到读出放大器，并且能够确保低噪操作。
本发明的目的是提供一种存储单元排列以及相应制造方法，其需要较小空间，并且能够相对简单和可靠地进行生产。
通过本发明的制造存储单元排列的方法和相应存储单元排列，来实现该目的。
本发明的主要优点在于提供了一种具有折叠位线排列的存储单元排列及相应制造方法，其最少只需要8F2的较小空间，并且能够相对简单和可靠地进行生产。
具有u形晶体管的完全掩埋的字线提供较小的电场以及较低的字线/位线电容。这样产生了具有有利的保持时间分布的高性能存储单元，此外，它易于缩放，甚至回避(shrink)接地规则。
可在本发明中找到本发明的各个主题的有利发展和改进。
根据另一优选的改进，按照以下步骤形成多条平行的掩埋字线：在半导体基板的最高侧面(top side)上设置掩模；根据要形成的字线，执行第一各向异性蚀刻，用于形成多条字线沟槽；在字线沟槽中形成栅极介电层；在字线沟槽中的栅极介电层之上形成金属填充物；将金属填充物蚀刻至半导体基板的最高侧面之下；以及使用隔离层来封闭字线沟槽。
根据一个优选的改进，执行第二各向同性蚀刻，用于沿第一方向加宽字线，以及用于磨圆字线沟槽的底部。
根据一个优选的改进，执行以下步骤：在位线之间形成隔离层；以及在隔离层中形成多个电容器触点，其中，两个电容器触点被形成在各个有源区中，所述触点与第一和第二漏极区接触；其中，第一和第二存储电容器通过各个有源区内的相关联电容器触点与相关联漏极区相连。
根据另一优选改进，通过以下步骤形成多条位线：在与源极区的电接触中形成多晶硅层，在半导体基板的最高侧面上形成叠置(overlying)的金属层和叠置的氮化硅层；使这些层形成图案以形成位线；以及在位线的侧壁上形成氮化硅侧壁隔板。
根据另一优选改进，从位线的层中同时形成存储单元排列的外设元件的栅极。
附图说明
附图中示出了本发明的示例性实施例，并且在下面的描述中对这些实施例进行了更加详细地解释。
图1A-K示出了根据本发明一个实施例的制造存储单元排列的方法的连续方法阶段；以及
图2A-F示出了根据本发明实施例的连续方法阶段中存储单元排列的示意性图示。
在附图中，相同的参考符号指示相同的或功能上相同的组件部分。
具体实施方式
图1A-K示出了根据本发明一个实施例的制造存储单元排列的方法的连续方法阶段。
图1A示出了通过根据本发明实施例的存储单元排列的有源区A1的截面，左侧I示出了纵截面，以及右侧II示出了横截面(对比图2A)。
图1A中的参考符号1指示硅半导体基板，在所述硅半导体基板的最高侧面上放置了衬垫氧化层(未示出)以及由氮化硅组成的叠置硬质掩模层5。参考符号10a、10b、10c、10d指示填充了氧化硅并且环绕在有源区的所有侧面上的STI隔离沟槽(STI＝浅槽隔离)。
进一步参照图1B，将STI沟槽10a-10d拉至刚刚在半导体基板1的表面之上，使得形成小悬垂ST。之后，去除由氮化硅组成的硬质掩模5，并且同样去除下面的衬垫氧化层(未示出)。为了设置源极/漏极区(为清楚仅从图1J开始示出)，接下来，可以在有源区中执行注入(implantation)。在这些注入之前，可以将屏蔽氧化物涂覆在硅半导体基板1的表面上，并且在注入之后再次去除。
接下来，在硅半导体基板1的最高侧面上形成栅极氧化层12(用于外围/支撑)，之后，可以在整个区域上沉积由未掺杂的多晶硅组成的层15和由氮化硅组成的层20。这导致了图1B中示出的工艺状态。
如在图1C中示出的，在氮化硅层20上设置碳硬质掩模25，所述掩模具有开口13a、13b、13c。然后，为了在开口13a-13c的区域中去除氮化硅层20和多晶硅层15，利用碳硬质掩模25来执行蚀刻。如图1C所示，所述蚀刻在栅极氧化层12上停止。
如图1D所示，在接下来的蚀刻步骤中，通过进一步的蚀刻步骤来穿透栅极氧化层12，并且分别在硅半导体基板1和STI沟槽10b中形成字线沟槽14a-14c。由于蚀刻了硅和氧化硅，所以所述蚀刻步骤不是选择性的。
进一步参照图1D，去除碳硬质掩模25，之后，为了沿横向扩展字线沟槽14a-14c，执行硅和氧化硅的各自的各向同性蚀刻。接下来，为了以相同方式横向扩展在前述蚀刻步骤期间用作蚀刻掩模的氮化硅层20，执行氮化硅蚀刻步骤。
根据图1E，在各向同性蚀刻过程中，还在字线沟槽14a-14c的较低区域中发生边缘磨圆(edge rounding)(未示出)，导致位于此的晶体管区域退化(degradation)的场降低(field diminution)。
如图1F所示，为了在字线沟槽14a、14b、14c中形成栅极氧化层30，发生栅极氧化。接着在栅极氧化层30之上的字线沟槽14a中设置由氮化钛和钨组成的金属填充物35，之后，将栅极氧化层30和金属填充物35均拉回至半导体基板1最高侧面以下。根据该实施例，金属填充物35在存储单元排列的字线沟槽14a-14c中形成字线WL3、WL4(对比图2B)。
如图1G所示，然后在字线沟槽14a-14c中的金属填充物35之上设置HDP氧化层40。这可以通过沉积工艺、接着是CMP步骤和凹槽(recess)蚀刻步骤来执行。
如图1H所示，接下来是通过利用光掩模(未示出)的光刻步骤，去除在位线触点BLK1至半导体硅基板1的区域内的氮化硅层20、下面的多晶硅层15和下面的栅极氧化层12。接着再次去除光致抗蚀剂掩模(未示出)。
如图1I所示，接着在位线触点区域BLK1内沉积具有下多晶硅层50、中间钨层52和上氮化硅层54的栅极叠层，并使栅极叠层形成图案。
根据该实施例，栅极叠层50、52、54在外围晶体管中用作栅极，但是在存储单元排列的存储单元中用作位线。图1I中示出的栅极叠层与根据图2D中的位线BL1相对应。
进一步参照图1J，在栅极叠层50、52和54的侧壁上设置由氮化硅组成的侧壁隔板56。之后，在产生的结构上沉积氧化硅层65，并且将氧化硅65平面化，直至栅极叠层50、52、54的氮化硅层54的最高侧面。接下来的处理步骤包括在该有源区AA中经过公共源极区S连接的存储单元的漏极区D1、D2中形成与半导体基板1的触点70a、70b(对比图2F)。尽管为了清楚，仅首次在图1J中描绘了漏极区D1、D2和公共源极区S，但是如上所述，早至在图1A和图1B之间的处理阶段，就形成了这些区。K指示沿掩埋字线WL3、WL4的沟道区。
最后，参照图1K，在触点70a、70b之上，分别形成示意性地表示的电容器结构S1a、S2a、S3a和S1b、S2b、S3b，其中包括两个导电层和居间的隔离层，这三层分别形成相应存储单元的存储电容器C1a和C1b(对比图2F)。
图2A-F示出了根据本发明实施例的连续方法阶段中存储单元排列的示意性图示。因此，图2A-F逐步地示出了根据该实施例的存储单元排列的结构。
图2A示出了具有作为沿x和y方向的长度单位的最小结构宽度F的网格。
AA1、AA2、AA3指示有源区，其中，上文已将有源区AA1的结构作为示例，参照沿部分I(纵截面)和II(横截面)示出的精确图1A-1K进行了解释。
图2B示出了沿x方向的字线WL1-WL4，其中，已经在图1F中示出了字线沟槽14A、14B中的字线WL3和WL4。
进一步参照图2C，示出了位线触点BLK1、BLK2、BLK3，其中，已结合图1H解释了位线触点BLK1。
图2D说明了字线BL1、BL2、BL3、BL4的排列，其中，已结合图1I解释了字线BL1。折叠位线概念在图2D中是显而易见的，其中，特定字线与各个位线之间的每隔一个交叉点具有存储单元。
结合图2E，示出了电容器触点CK1a、CK1b、CK2a、CK2b、CK3a、CK3b，其中，已结合图1J解释了电容器触点CK1a、CK1b。
最后，图2F示出了C1a、C1b、C2a、C2b、C3a、C3b的排列，其中，已结合图1K解释了电容器C1a、C1b。
在该连接中应当注意，在位线区域中，通过化学机械抛光步骤分离电容器触点，因而确保了在所有情况下，电容器仅与一个存储单元相连。
如果考虑根据图2F的布局图示，显而易见的是，由于具有2F×2F面积的单元与每条位线相连、但是仅与每隔一条字线相连，使得所需面积为4F2+4F2＝8F2，所以相应的存储单元具有8F2的空间需求。
尽管以上基于优选示例性实施例对本发明进行了描述，但是本发明并不限制于此，而能够以不同的方式进行修改。
具体地，电容器的排列和结构仅作为示例，并且能够做出不同的改变。
Claims (10)
1、一种制造具有折叠位线排列的存储单元排列的方法，包括以下步骤：
在半导体基板(1)中沿第一方向(I)形成多个有源区(AA1-AA3)，所述有源区的所有侧面被隔离沟槽(10a-d)围绕；
在半导体基板(1)中沿第二方向(x)形成多条平行的掩埋字线(WL1-WL4)，所述字线穿过所述有源区(AA1-AA3)，其中，彼此隔开并且与隔离沟槽(10a-d)隔开的两条掩埋字线(WL3、WL4)穿过各个有源区(AA1-AA3)，并且掩埋字线(WL1-WL4)通过栅极介电层(30)与半导体基板(1)中的沟道区(K)隔离；
在两条字线(WL3、WL4)之间形成各个源极区(S)，以及在每个有源区中在两条字线(WL3、WL4)之一与相邻隔离沟槽(10a、10b)之间形成第一和第二漏极区；
在半导体基板(1)的表面沿第三方向(y)形成具有折叠位线排列的多条平行位线(BL1-BL4)，所述多条平行位线(BL1-BL4)沿与第二方向(x)垂直的方向延伸，其中，位线(BL1)穿过相关联的有源区(AA1)，并且与相关联有源区(AA1)的相关源极区(S)接触；
形成多个存储电容器(C1a-C3b)，其中，第一和第二存储电容器(C1a、C1b)与各个有源区(AA1)内的相关联漏极区(D1、D2)相连；
第一方向(I)位于第二和第三方向(x，y)之间，并且存储单元排列具有每个存储单元8F2的大小，其中，F是长度单位；以及
蚀刻步骤，根据要形成的字线(WL1-WL4)，来形成穿过半导体基板(1)和隔离沟槽(10a-d)的多条字线沟槽(14a-c)，与用于在半导体基板(1)中形成隔离沟槽(10a-d)的步骤独立地来实现该步骤。
2、如权利要求1所述的方法，其特征在于，通过以下步骤形成多条平行的掩埋字线(WL1-WL4)：
在半导体基板(1)的最高侧面上设置掩模(15，20，25)；
根据要形成的字线(WL1-WL4)，执行第一各向异性蚀刻，用于形成多条字线沟槽(14a-c)；
在字线沟槽(14a-c)中形成栅极介电层(30)；
在字线沟槽(14a-c)中的栅极介电层(30)之上形成金属填充物(35)；
将金属填充物(35)蚀刻至半导体基板(1)的最高侧面之下；以及
使用隔离层(40)来封闭字线沟槽(14a-c)。
3、如权利要求1所述的方法，其特征在于，执行第二各向同性蚀刻，用于沿第一方向(I)加宽字线沟槽(14a-c)，并且用于磨圆字线沟槽(14a-c)的底部。
4、如权利要求1、2或3所述的方法，其特征在于执行以下步骤：
在位线(BL1-BL4)之间形成隔离层(60)；以及
在隔离层(60)中形成多个电容器触点(CK1a-CK3b)，其中，两电容器触点(CK1a-CK1b)被形成在各个有源区(AA1)中，所述触点与第一和第二漏极区(D1，D2)接触；其中，第一和第二存储电容器(C1a，C 1b)通过各个有源区(AA1)中的相关联电容器触点(CK1a，CK1b)与相关联漏极区(D1，D2)相连。
5、如权利要求1、2或3所述的方法，其特征在于，通过以下步骤形成多条位线(BL1-BL4)：
在与源极区(S)的电接触中形成多晶硅层(50)，在半导体基板(1)的最高侧面上形成叠置金属层(52)以及叠置氮化硅层(54)；
使层(50，52，54)形成图案以形成位线(BL1-BL4)；以及
在位线(BL1-BL4)的侧壁上形成氮化硅侧壁隔板(56)。
6、如权利要求5所述的方法，其特征在于，从位线(BL1-BL4)的层(50，52，54)中同时形成存储单元排列的外围元件的栅极。
7、具有折叠位线排列的存储单元排列，包括：
在半导体基板(1)中沿第一方向(I)的多个有源区(AA1-AA3)，所述有源区的所有侧面被隔离沟槽(10a-d)围绕；
在半导体基板(1)中沿第二方向(x)的多条平行的掩埋字线(WL1-WL4)，所述字线穿过所述有源区(AA1-AA3)，其中，彼此隔开、并且与隔离沟槽(10a-d)隔开的两条掩埋字线(WL3、WL4)穿过各个有源区(AA1-AA3)，并且掩埋字线(WL1-WL4)通过栅极介电层(30)与半导体基板(1)中的沟道区(K)隔离；
在两条字线(WL3、WL4)之间的各个源极区(S)，以及在每个有源区(AA1-AA3)中在两条字线(WL3、WL4)之一和相邻的隔离沟槽(10a、10b)之间的第一和第二漏极区(D1、D2)；
在半导体基板(1)的表面沿第三方向(y)的具有折叠位线排列的多条平行位线(BL1-BL4)，所述多条平行位线(BL1-BL4)沿与第二方向(x)垂直的方向延伸，其中，位线(BL1)穿过相关联的有源区(AA1)，并且与相关联有源区(AA1)的相关联源极区(S)接触；
多个存储电容器(C1a-C3b)，其中，第一和第二存储电容器(Cla、C1b)与各个有源区(AA1)内的相关联漏极区(D1、D2)相连；
第一方向(I)位于第二和第三方向(x，y)之间，并且存储单元排列具有每个存储单元8F2的大小，其中，F是长度单位。
8、如权利要求7所述的存储单元排列，其特征在于，在位线(BL1-BL4)之间形成隔离层(60)；以及
在隔离层(60)中形成多个电容器触点(CK1a-CK3b)，其中，两电容器触点(CK1a-CK1b)被形成在各个有源区(AA1)中，所述触点与第一和第二漏极区(D1，D2)接触；其中，第一和第二存储电容器(C1a，C1b)通过各个有源区(AA1)中的相关联电容器触点(CK1a，CK1b)与相关联漏极区(D1，D2)连接。
9、如权利要求7或8所述的存储单元排列，其特征在于，由以下步骤形成多条位线(BL1-BL4)：在与源极区(S)的电接触中形成多晶硅层(50)，在半导体基板(1)的最高侧面上形成叠置金属层(52)以及叠置氮化硅层(54)；以及在位线(BL1-BL4)的侧壁上形成氮化硅侧壁隔板(56)。
10、如权利要求9所述的存储单元排列，其特征在于，从位线(BL1-BL4)的层(50，52，54)中形成存储单元排列的外围元件的栅极。
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| US20240079326A1 (en) * | 2022-09-06 | 2024-03-07 | International Business Machines Corporation | Buried metal signal rail for memory arrays |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502320A (en) * | 1993-03-15 | 1996-03-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) semiconductor device |
| US6063669A (en) * | 1996-02-26 | 2000-05-16 | Nec Corporation | Manufacturing method of semiconductor memory device having a trench gate electrode |
| US6396096B1 (en) * | 2000-06-21 | 2002-05-28 | International Business Machines Corporation | Design layout for a dense memory cell structure |
| US6545904B2 (en) * | 2001-03-16 | 2003-04-08 | Micron Technology, Inc. | 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array |
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|---|---|---|---|---|
| US5502320A (en) * | 1993-03-15 | 1996-03-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) semiconductor device |
| US6063669A (en) * | 1996-02-26 | 2000-05-16 | Nec Corporation | Manufacturing method of semiconductor memory device having a trench gate electrode |
| US6396096B1 (en) * | 2000-06-21 | 2002-05-28 | International Business Machines Corporation | Design layout for a dense memory cell structure |
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