DE102005035641A1 - Herstellungsverfahren für eine Speicherzellenanordnung mit Folded-Bitline-Anordnung und entsprechende Speicherzellenanordnung mit Folded-Bitline-Anordnung - Google Patents

Herstellungsverfahren für eine Speicherzellenanordnung mit Folded-Bitline-Anordnung und entsprechende Speicherzellenanordnung mit Folded-Bitline-Anordnung Download PDF

Info

Publication number
DE102005035641A1
DE102005035641A1 DE102005035641A DE102005035641A DE102005035641A1 DE 102005035641 A1 DE102005035641 A1 DE 102005035641A1 DE 102005035641 A DE102005035641 A DE 102005035641A DE 102005035641 A DE102005035641 A DE 102005035641A DE 102005035641 A1 DE102005035641 A1 DE 102005035641A1
Authority
DE
Germany
Prior art keywords
memory cell
semiconductor substrate
word lines
forming
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102005035641A
Other languages
English (en)
Other versions
DE102005035641B4 (de
Inventor
Till Schlösser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37669842&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE102005035641(A1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102005035641A priority Critical patent/DE102005035641B4/de
Priority to TW095126610A priority patent/TWI328864B/zh
Priority to US11/493,082 priority patent/US7772631B2/en
Priority to CNB200610108707XA priority patent/CN100428444C/zh
Publication of DE102005035641A1 publication Critical patent/DE102005035641A1/de
Application granted granted Critical
Publication of DE102005035641B4 publication Critical patent/DE102005035641B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Speicherzellenanordnung mit Foldet-Bitline-Anordnung und eine entsprechende Speicherzellenanordnung. Das Verfahren weist folgende Schritte auf: Bilden einer Mehrzahl von aktiven Bereichen (AA1-AA3) entlang einer ersten Richtung (I) in einem Halbleitersubstrat (1), welche von Isolationsgräben (10a-d) allseitig umgeben sind; Bilden einer Mehrzahl von parallelen vergrabenen Wortleitungen (WL1-WL4) entlang einer zweiten Richtung (x) in dem Halbleitersubstrat (1), welche durch die aktiven Bereiche (AA1-AA3) verlaufen, wobei jeweils zwei voneinander und von den Isolationsgräben (10a-d) beabstandete vergrabene Wortleitungen (WL3, WL4) durch einen jeweiligen aktiven Bereich (AA1-AA3) verlaufen und wobei die vergrabenen Wortleitungen (WL1-WL4) durch eine Gatedielektrikumsschicht (30) von einem Kanalbereich (K) im Halbleitersubstrat (1) isoliert sind; Bilden eines jeweiligen Sourcebereichs (S) zwischen den zwei Wortleitungen (WL3, WL4) und eines ersten und zweiten Drainbereichs (D1, D2) zwischen jeweils einer der zwei Wortleitungen (WL3, WL4) und einem angrenzenden Isolationsgraben (10a, 10b) in jedem aktiven Gebiet (AA1-AA3); Bilden einer Mehrzahl von parallelen Bitleitungen (BL1-BL4) mit Folded-Bitline-Anordnung entlang einer dritten Richtung (y) an der Oberfläche des Halbleitersubstrats (1), welche senkrecht zur zweiten Richtung (x) verläuft, wobei jeweils eine Bitleitung (BL1) durch einen zugehörigen aktiven ...

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Speicherzellenanordnung mit Folded-Bitline-Anordnung und eine entsprechende Speicherzellenanordnung mit Folded-Bitline-Anordnung.
  • Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf DRAM-Speichervorrichtungen in Silizium-Technologie erläutert.
  • Speicherzellen einer DRAM-Speichervorrichtung weisen üblicherweise einen Speicherkondensator zum Speichern elektrischer Ladung entsprechend einem Informationszustand und einen Auswahl-Transistor auf, der mit dem Speicherkondensator verbunden ist. Derartige Speicherzellen sind in der Oberfläche eines Halbleitersubstrates angeordnet und mittels Wort- und Bitleitungen ansteuerbar. Der Bereich im Halbleitersubstrat, in dem der Auswahl-Transistor gebildet ist, wird allgemein als aktiver Bereich bezeichnet. Bei modernen DRAM-Speichervorrichtungen wird der Speicherkondensator üblicherweise als Grabenkondensator oder Stapelkondensator ausgebildet.
  • Speicherzellenanordnungen sind beispielsweise bekannt aus der US 6,419,948 sowie aus der US 6,545,904 und der US 5,502,320 .
  • Unter dem Folded-Bitline-Konzept versteht man allgemein Speicherzellenanordnungen, bei denen jeder zweite Kreuzungspunkt von einer bestimmten Wortleitung und einer jeweiligen Bitleitung eine Speicherzelle aufweist. So ist es möglich eine Bitleitung und eine benachbarte Referenzbitleitung zu einem Le severstärker zu führen und einen rauscharmen Betrieb zu gewährleisten.
    •
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabe besteht darin, eine Speicherzellenanordnung und ein entsprechendes Herstellungsverfahren zu schaffen, welche einen geringen Platzbedarf aufweist und relativ einfach und sicher herstellbar sind.
  • Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren für eine Speicherzellenanordnung und die entsprechende Speicherzellenanordnung gemäss Anspruch 9 gelöst.
  • Der wesentliche Vorteil der vorliegenden Erfindung liegt darin, dass sie eine Speicherzellenanordnung mit Folded-Bitline-Anordnung und ein entsprechendes Herstellungsverfahren zu schafft, welche einen geringen Platzbedarf von minimal nur 8F2 aufweist und relativ einfach und sicher herstellbar sind.
  • Die komplett vergrabenen Wortleitungen mit u-förmigen Transistoren sorgen für kleine elektrische Felder und geringe Wort-/Bitleitungskapazitäten. Dies schafft Speicherzellen hoher Performance und günstiger Haltezeitverteilung, die zudem leicht auf immer kleiner werdende Groundrules skalierbar sind.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Mehrzahl von parallelen vergrabenen Wortleitungen durch folgende Schritte gebildet: Vorsehen einer Maske auf der Oberseite des Halbleitersubstrats; Durchführen einer ersten anisotropen Ätzung zum Bilden einer Mehrzahl von Wortleitungsgräben entsprechend den zu bildenden Wortleitungen; Bilden der Gatedielektrikumsschicht in den Wortleitungsgräben; Bilden einer metallischen Füllung oberhalb der Gatedielektrikumsschicht in den Wortleitungsgräben; Zurückätzen der metallischen Füllung bis unterhalb der Oberseite des Halbleitersubstrats; und Verschließen der Wortleitungsgräben mit einer Isolationsschicht.
  • Gemäß einer bevorzugten Weiterbildung wird eine zweite isotrope Ätzung zum Verbreitern der Wortleitungsgräben in der ersten Richtung und zum Verrunden der Böden der Wortleitungsgräben durchgeführt.
  • Gemäß einer bevorzugten Weiterbildung werden folgende Schritte durchgeführt: Bilden einer Isolationsschicht zwischen den Bitleitungen; und Bilden einer Mehrzahl von Kondensatorkontakten in der Isolationsschicht, wobei jeweils zwei Kondensatorkontakte in einem jeweiligen aktiven Bereich gebildet werden, die das erste und zweite Draingebiet kontaktieren; wobei in einem jeweiligen aktiven Bereich jeweils der erste und zweite Speicherkondensator über einen zugehörigen Kondensatorkontakt mit dem zugehörigen Draingebiet verbunden wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Mehrzahl von Bitleitungen durch folgende Schritte gebildet: Bilden einer Polysiliziumschicht in elektrischem Kontakt mit dem Sourcebereich, einer darüberliegenden Metallschicht und einer darüberliegenden Siliziumnitridschicht auf der Oberseite des Halbleitersubstrats; Strukturieren der Schichten zu den Bitleitungen; und Bilden von Siliziumnitrid-Seitenwandspacern an den Flanken der Bitleitungen.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden aus den Schichten der Bitleitungen gleichzeitig Gates für Peripherieelemente der Speicherzellenanordnung gebildet.
  • Gemäß einer weiteren bevorzugten Weiterbildung liegt die erste Richtung zwischen der zweiten und dritten Richtung.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Speicherzellenanordnung eine Größe von 8F2 pro Speicherzelle auf, wobei F eine minimale Strukturbreite ist.
    •
  • Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • 1A–K zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Speicherzellenanordnung gemäss einer Ausführungsform der vorliegenden Erfindung; und
  • 2A–F zeigen schematische Darstellungen der Speicherzellenanordnung in aufeinanderfolgenden Verfahrensstadien gemäss der Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1A–K zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Speicherzellenanordnung gemäss einer Ausführungsform der vorliegenden Erfindung; und
  • In 1A ist ein Schnitt durch ein aktives Gebiet AA1 einer Speicherzellenanordnung gemäß der Ausführungsform der vorliegenden Erfindung gezeigt, wobei die linke Seite I einen Längsschnitt und die rechte Seite II einen Querschnitt zeigt (vgl. 2A).
  • Bezugszeichen 1 in 1A bezeichnet ein Silizium-Halbleitersubstrat, auf dessen Oberseite sich eine (nicht dargestellte) Padoxidschicht und eine darüber liegende Hartmaskenschicht 5 aus Siliziumnitrid befinden. Bezugszeichen 10a, 10b, 10c, 10c bezeichnen mit Silizium-Oxid gefüllte STI-Isolationsgräben (STI = Shallow Trench Isolation), welche das aktive Gebiet AA1 allseitig umgeben.
  • Weiter mit Bezug auf 1B werden die STI-Gräben 10a–10d bis knapp über die Oberfläche des Halbleitersubstrats 1 zurückgezogen, so dass sie einen geringen Überstand ST bilden. Danach wird die Hartmaske 5 auf Siliziumnitrid entfernt und ebenfalls die darunterliegende (nicht gezeigte) Padoxidschicht entfernt. Im Anschluss daran können Implantationen in dem aktiven Gebiet A durchgeführt werden, um Source-/Drainbereiche vorzusehen, welche aus Übersichtlichkeitsgründen erst ab 1J gezeigt sind. Vor diesen Implantationen kann auf der Oberfläche des Silizium-Halbleitersubstrats 1 ein Streu-Oxid aufgebracht werden, welches nach den Implantationen wieder entfernt wird.
  • Im Anschluss daran wird eine Gateoxidschicht 12 (für die Peripherie/Support) an der Oberseite des Silizium-Halbleitersubstrats 1 gebildet, wonach eine Schicht 15 aus undotiertem Polysilizium und eine Schicht 20 aus Siliziumnitrid ganzflächig abgeschieden werden kann. Dies führt zum in 1B gezeigten Prozesszustand.
  • Wie in 1C dargestellt, wird daraufhin eine Kohlenstoff-Hartmaske 25 auf der Siliziumnitridschicht 20 vorgesehen, welche Öffnungen 13a, 13b, 13c aufweist. Mittels der Kohlenstoff-Hartmaske 25 wird dann eine Ätzung durchgeführt, um die Siliziumnitridschicht 20 und die Polysiliziumschicht 50 im Bereich der Öffnungen 13a–13c zu entfernen. Diese Ätzung stoppt auf der Gateoxidschicht 12, wie in 1C dargestellt.
  • In einem sich anschließenden Ätzschritt wird dann, wie in 1D gezeigt, die Gateoxidschicht 12 durch einen weiteren Ätzschritt durchbrochen und Wortleitungsgräben 14a–14c im Silizium-Halbleitersubstrat 1 bzw. im STI-Graben 10b gebil det. Dieser Ätzschritt ist nicht selektiv, da er sowohl Silizium als auch Siliziumoxid ätzt.
  • Weiter mit Bezug auf 1D wird die Kohlenstoff-Hartmaske 25 entfernt, wonach eine jeweilige isotrope Ätzung von Silizium und Siliziumoxid durchgeführt wird, um die Wortleitungsgräben 14a–14c in lateraler Richtung aufzuweiten. Im Anschluss daran wird ein Siliziumnitrid-Ätzschritt durchgeführt, um die Siliziumnitridschicht 20, welche beim vorhergehenden Ätzschritt als Ätzmaske dient, in gleicher Weise lateral aufzuweiten. Bei der isotropen Ätzung gemäß 1E tritt ebenfalls eine (nicht dargestellte) Kantenverrundung im unteren Bereich der Wortleitungsgräben 14A–14C auf, welche eine Feldverdünnung zur Degradation der dort befindlichen Transistorbereiche bewirkt.
  • Wie in 1F dargestellt, findet dann eine Gateoxidation statt, um eine Gateoxidschicht 30 in den Wortleitungsgräben 14a, 14b, 14c zu bilden. Im Anschluss daran wird eine Metallfüllung 35 aus Titannitrid und Wolfram in den Wortleitungsgräben 14A über der Gateoxidschicht 30 vorgesehen, wonach sowohl die Gateoxidschicht 30 als auch die Metallfüllung 35 bis unter die Oberseite des Halbleitersubstrats 1 zurückgezogen werden. Die Metallfüllung 35 bildet die Wortleitungen WL3, WL4 in den Wortleitungsgräben 14a–14c der Speicherzellenanordnung gemäß dieser Ausführungsform (vgl. 2B).
  • Wie in 1G dargestellt, wird dann eine HDP-Oxidschicht 40 oberhalb der Metallfüllung 35 in den Wortleitungsgräben 14a–14c vorgesehen. Dies kann durch einen Abscheidungsprozess, gefolgt von einem CMP-Schritt und einem Recess-Ätzschritt durchgeführt werden.
  • Wie in 1H dargestellt, erfolgt dann mittels einer (nicht dargestellten) Fotomaske ein Lithographie-Schritt zum Entfernen Siliziumnitridschicht 20, der darunterliegenden Polysiliziumschicht 15 und der darunterliegenden Gateoxid schicht 12 im Bereich eines Bitleitungskontaktes BLK1 zum Halbleiter-Siliziumsubstrat 1. Im Anschluss daran wird die (nicht gezeigte) Fotolackmaske wieder entfernt.
  • Wie in 1I dargestellt, wird dann im Bitleitungskontaktbereich BLK1 ein Gatestapel abgeschieden und strukturiert, welcher eine untere Polysiliziumschicht 50, eine mittlere Wolframschicht 52 und eine obere Siliziumnitridschicht 54 aufweist.
  • Die Gatestapel 50, 52, 54 dienen bei peripherischen Transistoren als Gates, jedoch bei den Speicherzellen in der Speicherzellenanordnung gemäß der vorliegenden Ausführungsform als Bitleitung. Der in 1I dargestellte Gatestapel entspricht der Bitleitung BL1 gemäß 2D.
  • Weiter mit Bezug auf 1J werden Seitenwand-Spacer 56 aus Siliziumnitrid an den Seitenwänden der Gatestapel 50, 52, 54 vorgesehen. Im Anschluss daran wird eine Siliziumoxidschicht 65 über der resultierenden Struktur abgeschieden und bis zur Oberseite der Siliziumnitridschicht 54 der Gatestapel 50, 52, 54 planarisiert. In einem sich daran anschließenden Prozessschritt werden dann Kontakte 70A, 70B zum Halbleitersubstrat 1 in den Drain-Bereichen D1, D2 der über einen gemeinsamen Source-Bereich S zusammenhängenden Speicherzellen in diesem aktiven Bereich AA gebildet (vgl. 2F). Obwohl die Drain-Bereiche D1, D2 bzw. der gemeinsame Source-Bereich S erst in 1J aus Gründen der Übersichtlichkeit eingezeichnet wurden, sind diese, wie bereits oben erwähnt, schon im Prozessstadium zwischen 1A und 1B gebildet worden. K bezeichnet einen Kanalbereich entlang der vergrabenen Wortleitungen WL3, WL4.
  • Schließlich mit Bezug auf 1K werden über den Kontakten 70a, 70b schematisch angedeutete Kondensatorstrukturen S1a, S2a, S3a bzw. S1b, S2b, S3b bestehend aus zwei leitenden Schichten und einer dazwischenliegenden Isolationsschicht ge bildet, welche Speicherkondensatoren C1a bzw. C1a für die entsprechenden Speicherzellen bilden (vgl. 2F).
  • 2A–F zeigen schematische Darstellungen der Speicherzellenanordnung in aufeinanderfolgenden Verfahrensstadien gemäss der Ausführungsform der vorliegenden Erfindung. In den 2A–F ist also schrittweise der Aufbau der Speicherzellenanordnung gemäß der vorliegenden Ausführungsform dargestellt.
  • 2A zeigt ein Raster, welches eine minimale Strukturbreite F als Längeneinheit in x- bzw. y-Richtung aufweist.
  • AA1, AA2, AA3 bezeichnen aktive Gebiete, von denen oben beispielhaft der Aufbau des aktiven Gebietes AA1 mit Bezug auf 1A–1K erläutert worden ist, und zwar entlang der gezeigten Schnitte I (Längsschnitt) bzw. II (Querschnitt).
  • In 2B ist der Verlauf der Wortleitungen BL1–BL4 in x-Richtung dargestellt, wobei die Wortleitungen BL3 und BL4 in den in 1F dargestellten Wortleitungsgräben 14A, 14B verlaufen.
  • Weiter mit Bezug auf 2C sind die Bitleitungskontakte BLK1, BLK2, BLK3 gezeigt, von denen der Bitleitungskontakt BLK1 bereits in Zusammenhang mit 1H erläutert worden ist.
  • In 2D ist die Anordnung der Wortleitungen BL1, BL2, BL3, BL4 erläutert, von denen die Wortleitung BL1 bereits in Zusammenhang mit 1I erläutert worden ist. Bereits in 2D erkennt man das Folded-Bitline-Konzept, wobei jeder zweite Kreuzungspunkt von einer bestimmten Wortleitung und einer jeweiligen Bitleitung eine Speicherzelle aufweist.
  • Im Zusammenhang mit 2E sind die Kondensatorkontakte CK1a, CK1b, CK2a, CK2b, CK3a, CK3b dargestellt, von denen die Kondensatorkontakte CK1a, CK1b bereits in Zusammenhang mit 1J erläutert worden sind.
  • Schließlich dargestellt in 2F ist die Anordnung der Kondensatoren C1a, C1b, C2a, C2b, C3a, C3b dargestellt, von denen die Kondensatoren C1a, C1b bereits in Zusammenhang mit 1K erläutert worden sind.
  • In diesem Zusammenhang sei bemerkt, dass die Kondensatorkontakte im Bereich der Bitleitungen durch einen chemisch-mechanischen Polierschritt getrennt sind, sodass gewährleistet ist, dass ein Kondensator jeweils nur an eine Speicherzelle angeschlossen ist.
  • Betrachtet man die Layout-Darstellung gemäß 2F, so erkennt man, dass die entsprechenden Speicherzellen einen Platzbedarf von 8F2 haben, da eine Zelle mit einer Fläche von 2F·2F an jeder Bitleitung aber nur an jeder zweiten Wortleitung angeschlossen ist, woraus ein Flächenbedarf von 4F2 + 4F2 = 8F2 resultiert.
  • Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere die Anordnung und der Aufbau der Kondensatoren ist nur beispielhaft und vielfältig variierbar.
    • 1
    Silizium-Halbleitersubstrat
    5
    Siliziumnitrid-Hartmaske
    10a–10d
    STI-Gräben
    15
    Polysiliziumschicht
    20
    Siliziumnitridschicht
    ST
    Überstand
    12
    Gateoxidschicht
    25
    Kohlenstoff-Hartmaske
    13a–13c
    Maskenöffnungen
    14a–14c
    Wortleitungsgräben
    30
    Gateoxid
    35
    Metallfüllung
    40
    Silizium-Oxid-Isolationsschicht
    50
    Polysiliziumschicht
    52
    Wolframschicht
    54
    Siliziumnitridschicht
    65
    Silizium-Oxidschicht
    70a, 70b
    Metallkontakte
    56
    Siliziumnitrid-Seitenwand-Spacer
    S1a, S2a, S3a; S2a, S2b, S3b
    Kondensatorschichten
    D1, D2
    Drain-Bereiche
    S
    Source-Bereich
    AA1, AA2, AA3
    aktiver Bereich
    F
    Struktureinheit
    BL1, BL2, BL3, BL4
    Wortleitungen
    BLK1, BLK2, BLK3
    Bitleitungskontakte
    BL1, BL2, BL3, BL4
    Bitleitungen
    CK1a, CK1b, CK2a, CK2b, CK3a, CK3b
    Kondensatorkontakte
    C1a, C1b, C2a, C2b, C3a, C3b
    Kondensatorstrukturen
    K
    Kanalbereich

Claims (14)

  1. Herstellungsverfahren für eine Speicherzellenanordnung mit Folded-Bitline-Anordnung mit den Schritten: Bilden einer Mehrzahl von aktiven Bereichen (AA1–AA3) entlang einer ersten Richtung (I) in einem Halbleitersubstrat (1), welche von Isolationsgräben (10a–d) allseitig umgeben sind; Bilden einer Mehrzahl von parallelen vergrabenen Wortleitungen (WL1–WL4) entlang einer zweiten Richtung (x) in dem Halbleitersubstrat (1), welche durch die aktiven Bereiche (AA1–AA3) verlaufen, wobei jeweils zwei voneinander und von den Isolationsgräben (10a–d) beabstandete vergrabene Wortleitungen (WL3, WL4) durch einen jeweiligen aktiven Bereich (AA1–AA3) verlaufen und wobei die vergrabenen Wortleitungen (WL1–WL4) durch eine Gatedielektrikumsschicht (30) von einem Kanalbereich (K) im Halbleitersubstrat (1) isoliert sind; Bilden eines jeweiligen Sourcebereichs (S) zwischen den zwei Wortleitungen (WL3, WL4) und eines ersten und zweiten Drainbereichs (D1, D2) zwischen jeweils einer der zwei Wortleitungen (WL3, WL4) und einem angrenzenden Isolationsgraben (10a, 10b) in jedem aktiven Gebiet (AA1–AA3); Bilden einer Mehrzahl von parallelen Bitleitungen (BL1–BL4) mit Folded-Bitline-Anordnung entlang einer dritten Richtung (y) an der Oberfläche des Halbleitersubstrats (1), welche senkrecht zur zweiten Richtung (x) verläuft, wobei jeweils eine Bitleitung (BL1) durch einen zugehörigen aktiven Bereich (AA1) verläuft und das betreffende Sourcegebiet (S) des zugehörigen aktiven Bereichs (AA1) kontaktiert; und Bilden einer Mehrzahl von Speicherkondensatoren (C1a–C3b), wobei in einem jeweiligen aktiven Bereich (AA1) jeweils ein erster und ein zweiter Speicherkondensator (C1a, C1b) mit einem zugehörigen Draingebiet (D1, D2) verbunden ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Mehrzahl von parallelen vergrabenen Wortleitungen (WL1–WL4) durch folgende Schritte gebildet wird: Vorsehen einer Maske (15, 20, 25) auf der Oberseite des Halbleitersubstrats (1); Durchführen einer ersten anisotropen Ätzung zum Bilden einer Mehrzahl von Wortleitungsgräben (14a–c) entsprechend den zu bildenden Wortleitungen (WL1–WL4); Bilden der Gatedielektrikumsschicht (30) in den Wortleitungsgräben (14a–c); Bilden einer metallischen Füllung (35) oberhalb der Gatedielektrikumsschicht (30) in den Wortleitungsgräben (14a–c); Zurückätzen der metallischen Füllung (35) bis unterhalb der Oberseite des Halbleitersubstrats (1); und Verschliessen der Wortleitungsgräben (14a–c) mit einer Isolationsschicht (40).
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine zweite isotrope Ätzung zum Verbreitern der Wortleitungsgräben (14a–c) in der ersten Richtung (I) und zum Verrunden der Böden der Wortleitungsgräben (14a–c) durchgeführt wird.
  4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass folgende Schritte durchgeführt werden: Bilden einer Isolationsschicht (60) zwischen den Bitleitungen (BL1–BL4); und Bilden einer Mehrzahl von Kondensatorkontakten (CK1a–CK3b) in der Isolationsschicht (60), wobei jeweils zwei Kondensatorkontakte (CK1a–CK1b) in einem jeweiligen aktiven Bereich (AA1) gebildet werden, die das erste und zweite Draingebiet (D1, D2) kontaktieren; wobei in einem jeweiligen aktiven Bereich (AA1) jeweils der erste und zweite Speicherkondensator (C1a, C1b) über einen zugehörigen Kondensatorkontakt (CK1a, CK1b) mit dem zugehörigen Draingebiet (D1, D2) verbunden wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Mehrzahl von Bitleitungen (BL1–BL4) durch folgende Schritte gebildet wird: Bilden einer Polysiliziumschicht (50) in elektrischem Kontakt mit dem Sourcebereich (S), einer darüberliegenden Metallschicht (52) und einer darüberliegenden Siliziumnitridschicht (54) auf der Oberseite des Halbleitersubstrats (1); Strukturieren der Schichten (50, 52, 54) zu den Bitleitungen (BL1–BL4); und Bilden von Siliziumnitrid-Seitenwandspacern (56) an den Flanken der Bitleitungen (BL1–BL4).
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass aus den Schichten (50, 52, 54) der Bitleitungen (BL1–BL4) gleichzeitig Gates für Peripherieelemente der Speicherzellenanordnung gebildet werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Richtung (I) zwischen der zweiten und dritten Richtung (x, y) liegt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellenanordnung eine Größe von 8F2 pro Speicherzelle aufweist, wobei F eine minimale Strukturbreite ist.
  9. Speicherzellenanordnung mit Folded-Bitline-Anordnung mit: einer Mehrzahl von aktiven Bereichen (AA1–AA3) entlang einer ersten Richtung (I) in einem Halbleitersubstrat (1), welche von Isolationsgräben (10a–d) allseitig umgeben sind; einer Mehrzahl von parallelen vergrabenen Wortleitungen (WL1–WL4) entlang einer zweiten Richtung (x) in dem Halbleitersubstrat (1), welche durch die aktiven Bereiche (AA1–AA3) verlaufen, wobei jeweils zwei voneinander und von den Isolationsgräben (10a–d) beabstandete vergrabene Wortleitungen (WL3, WL4) durch einen jeweiligen aktiven Bereich (AA1–AA3) verlaufen und wobei die vergrabenen Wortleitungen (WL1–WL4) durch eine Gatedielektrikumsschicht (30) von einem Kanalbereich (K) im Halbleitersubstrat (1) isoliert sind; einem jeweiligen Sourcebereich (S) zwischen den zwei Wortleitungen (WL3, WL4) und einem ersten und zweiten Drainbereich (D1, D2) zwischen jeweils einer der zwei Wortleitungen (WL3, WL4) und einem angrenzenden Isolationsgraben (10a, 10b) in jedem aktiven Gebiet (AA1–AA3); einer Mehrzahl von parallelen Bitleitungen (BL1–BL4) mit Folded-Bitline-Anordnung entlang einer dritten Richtung (y) an der Oberfläche des Halbleitersubstrats (1), welche senkrecht zur zweiten Richtung (x) verläuft, wobei jeweils eine Bitleitung (BL1) durch einen zugehörigen aktiven Bereich (AA1) ver läuft und das betreffende Sourcegebiet (S) des zugehörigen aktiven Bereichs (AA1) kontaktiert; und einer Mehrzahl von Speicherkondensatoren (C1a–C3b), wobei in einem jeweiligen aktiven Bereich (AA1) jeweils ein erster und ein zweiter Speicherkondensator (C1a, C1b) mit einem zugehörigen Draingebiet (D1, D2) verbunden ist.
  10. Speicherzellenanordnung nach Anspruch 9, dadurch gekennzeichnet, dass eine Isolationsschicht (60) zwischen den Bitleitungen (BL1–BL4) gebildet ist; und eine Mehrzahl von Kondensatorkontakten (CK1a–CK3b) in der Isolationsschicht (60) gebildet ist, wobei jeweils zwei Kondensatorkontakte (CK1a–CK1b) in einem jeweiligen aktiven Bereich (AA1) gebildet sind, die das erste und zweite Draingebiet (D1, D2) kontaktieren; wobei in einem jeweiligen aktiven Bereich (AA1) jeweils der erste und zweite Speicherkondensator (C1a, C1b) über einen zugehörigen Kondensatorkontakt (CK1a, CK1b) mit dem zugehörigen Draingebiet (D1, D2) verbunden ist.
  11. Speicherzellenanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Mehrzahl von Bitleitungen (BL1–BL4) aus einer Polysiliziumschicht (50) in elektrischem Kontakt mit dem Sourcebereich (S), einer darüberliegenden Metallschicht (52) und einer darüberliegenden Siliziumnitridschicht (54) auf der Oberseite des Halbleitersubstrats (1) gebildet ist und Siliziumnitrid-Seitenwandspacern (56) an den Flanken der Bitleitungen (BL1–BL4) gebildet sind.
  12. Speicherzellenanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die aus den Schichten (50, 52, 54) der Bitleitungen (BL1–BL4) Gates für Peripherieelemente der Speicherzellenanordnung gebildet sind.
  13. Speicherzellenanordnung nach Anspruch 9, 10 oder 11, dadurch gekennzeichnet, dass die erste Richtung (I) zwischen der zweiten und dritten Richtung (x, y) liegt.
  14. Speicherzellenanordnung einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass die Speicherzellenanordnung eine Größe von 8F2 pro Speicherzelle aufweist, wobei F eine minimale Strukturbreite ist.
DE102005035641A 2005-07-29 2005-07-29 Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung Active DE102005035641B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102005035641A DE102005035641B4 (de) 2005-07-29 2005-07-29 Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung
TW095126610A TWI328864B (en) 2005-07-29 2006-07-20 Method for fabricating a memory cell arrangement with a folded bit line arrangement, and corresponding memory cell arrangement with a folded bit line arrangement
US11/493,082 US7772631B2 (en) 2005-07-29 2006-07-26 Method for fabricating a memory cell arrangement with a folded bit line arrangement and corresponding memory cell arrangement with a folded bit line arrangement
CNB200610108707XA CN100428444C (zh) 2005-07-29 2006-07-28 具有折叠位线排列的存储单元排列及相应制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005035641A DE102005035641B4 (de) 2005-07-29 2005-07-29 Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung

Publications (2)

Publication Number Publication Date
DE102005035641A1 true DE102005035641A1 (de) 2007-02-08
DE102005035641B4 DE102005035641B4 (de) 2010-11-25

Family

ID=37669842

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005035641A Active DE102005035641B4 (de) 2005-07-29 2005-07-29 Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung

Country Status (4)

Country Link
US (1) US7772631B2 (de)
CN (1) CN100428444C (de)
DE (1) DE102005035641B4 (de)
TW (1) TWI328864B (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891329B1 (ko) * 2007-01-26 2009-03-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101159900B1 (ko) * 2009-04-22 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101186043B1 (ko) 2009-06-22 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101119774B1 (ko) * 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101096875B1 (ko) * 2009-12-09 2011-12-22 주식회사 하이닉스반도체 매립 게이트를 갖는 반도체 소자 제조 방법
KR101699442B1 (ko) * 2010-10-13 2017-01-25 삼성전자 주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US8609457B2 (en) 2011-05-03 2013-12-17 Globalfoundries Inc. Semiconductor device with DRAM bit lines made from same material as gate electrodes in non-memory regions of the device, and methods of making same
US20120292716A1 (en) * 2011-05-17 2012-11-22 Nanya Technology Corporation Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof
US8691680B2 (en) * 2011-07-14 2014-04-08 Nanya Technology Corp. Method for fabricating memory device with buried digit lines and buried word lines
KR20130053278A (ko) * 2011-11-15 2013-05-23 에스케이하이닉스 주식회사 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템
KR101954330B1 (ko) * 2012-03-27 2019-03-05 에스케이하이닉스 주식회사 반도체 소자, 그 반도체 소자를 갖는 모듈과 시스템 및 그 반도체 소자의 제조 방법
KR20140028802A (ko) * 2012-08-30 2014-03-10 삼성전자주식회사 반도체 장치 및 그 제조방법
US9042702B2 (en) * 2012-09-18 2015-05-26 Corning Cable Systems Llc Platforms and systems for fiber optic cable attachment
WO2014103734A1 (ja) * 2012-12-27 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
KR102203459B1 (ko) * 2014-08-11 2021-01-15 삼성전자주식회사 반도체 소자
CN107818980B (zh) 2016-09-12 2019-07-05 联华电子股份有限公司 有源区域结构以及其形成方法
CN109509751B (zh) * 2017-09-14 2020-09-22 联华电子股份有限公司 具有字符线的半导体结构及其制作方法
CN107946302A (zh) * 2017-12-06 2018-04-20 睿力集成电路有限公司 半导体存储器及其制造方法
CN107994018B (zh) * 2017-12-27 2024-03-29 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN114373754A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 存储器及其制作方法
US11812605B2 (en) * 2021-01-12 2023-11-07 Winbond Electronics Corp. Semiconductor structure with air gaps for buried semiconductor gate and method for forming the same
CN115968192A (zh) * 2021-10-11 2023-04-14 长鑫存储技术有限公司 半导体结构及其形成方法
CN117542834A (zh) * 2022-08-01 2024-02-09 长鑫存储技术有限公司 存储器结构、半导体结构及其制备方法
US20240079326A1 (en) * 2022-09-06 2024-03-07 International Business Machines Corporation Buried metal signal rail for memory arrays

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063669A (en) * 1996-02-26 2000-05-16 Nec Corporation Manufacturing method of semiconductor memory device having a trench gate electrode
EP1003219A2 (de) * 1998-11-19 2000-05-24 Siemens Aktiengesellschaft DRAM Speicherzellenanordnung mit Stapel-Kondensator und vergrabener Wortleitung
DE19928781C1 (de) * 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6396096B1 (en) * 2000-06-21 2002-05-28 International Business Machines Corporation Design layout for a dense memory cell structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1003219B (de) 1955-04-16 1957-02-28 Bayer Ag Verfahren zur Herstellung von Bis-(aminomethyl)-arylenen
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US6172390B1 (en) * 1998-03-25 2001-01-09 Siemens Aktiengesellschaft Semiconductor device with vertical transistor and buried word line
JP2000228520A (ja) * 1999-02-05 2000-08-15 Toshiba Corp 半導体装置及びその製造方法
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
KR100510527B1 (ko) * 2003-05-01 2005-08-26 삼성전자주식회사 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063669A (en) * 1996-02-26 2000-05-16 Nec Corporation Manufacturing method of semiconductor memory device having a trench gate electrode
EP1003219A2 (de) * 1998-11-19 2000-05-24 Siemens Aktiengesellschaft DRAM Speicherzellenanordnung mit Stapel-Kondensator und vergrabener Wortleitung
DE19928781C1 (de) * 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6396096B1 (en) * 2000-06-21 2002-05-28 International Business Machines Corporation Design layout for a dense memory cell structure

Also Published As

Publication number Publication date
CN100428444C (zh) 2008-10-22
TWI328864B (en) 2010-08-11
TW200707654A (en) 2007-02-16
US7772631B2 (en) 2010-08-10
US20070023784A1 (en) 2007-02-01
CN1905161A (zh) 2007-01-31
DE102005035641B4 (de) 2010-11-25

Similar Documents

Publication Publication Date Title
DE102005035641B4 (de) Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung
DE102006053159B4 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur
DE102005055853B4 (de) Auswahltransistor-Feld, Halbleiterspeicherbauelement und Verfahren zum Herstellen eines Auswahltransistor-Feldes
DE102020133671A1 (de) Dreidimensionale speichervorrichtung und verfahren
DE102006044370A1 (de) Integrierte Speicherzellenanordnung
DE102007008989B4 (de) Herstellungsverfahren für eine integrierte Halbleiterspeichervorrichtung und entsprechende Halbleiterspeichervorrichtung
DE102005036548A1 (de) Verfahren zur Herstellung eines Kontaktes in einem Flash-Speicher
DE10334547B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist
DE102006029704A1 (de) Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur
DE102005037029B4 (de) Verfahren zur Herstellung eines Halbleiterprodukts und Halbleiterprodukt
DE10226583B4 (de) DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld
DE10260769A1 (de) DRAM-Speicher mit vertikal angeordneten Auswahltransistoren
EP1709681B1 (de) Halbleiterspeicherzelle sowie zugehöriges herstellungsverfahren
DE102004021051B3 (de) DRAM-Speicherzellenanordnung nebst Betriebsverfahren
WO1993003501A1 (de) Kompakte halbleiterspeicheranordnung und verfahren zu deren herstellung
DE10126604C1 (de) Speicherzellenanordnung und Verfahren zu ihrer Herstellung
DE102008004510B4 (de) Integrierte Schaltung
DE10057806B4 (de) Ferroelektrische Speicheranordnung und Verfahren zu ihrer Herstellung
DE102007035587A1 (de) Integrierte Schaltung und entsprechende Herstellungsverfahren
DE10333777B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE10134101B4 (de) Integrierter Halbleiterspeicher und Herstellungsverfahren
DE10232002A1 (de) Integrierter Halbleiterspeicher und Herstellungsverfahren
EP1884986A2 (de) Wiederprogrammierbare nichtflüchtige Speicherzelle und deren Herstellungsverfahren
DE10226660A1 (de) Flächenoptimierte Arrayanordnung für DRAM-Speicherzellen
DE10228571A1 (de) Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
R020 Patent grant now final

Effective date: 20110225

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R082 Change of representative
R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021824200

Ipc: H10B0012000000