TWI328864B - Method for fabricating a memory cell arrangement with a folded bit line arrangement, and corresponding memory cell arrangement with a folded bit line arrangement - Google Patents

Description

1328864 九、發明說明： 本發明係相關於-種用於製造具有折疊位元線 ==方法’以及一種具有折疊位元線排列的 "㈣係揭示了一種用於製造—記憶胞元 裝㈣方法，此已知的方法係有關於在—半導體基板

形成複數個主動區域，且其所有的側邊乃是由沿著—第— 以及-第二方向而彼此垂直的隔離溝渠所包圍，平 的字元線則接著會沿著該第一方向而形成在每兩個相鄰^ 隔離溝渠之中，其中，該等埋藏字元線係分別會穿過—主 動區域，並且，藉由-閑極介電層而在該料體基板之中 與一通道區域相絕緣，再者，在分別的兩個字元線之間則 是會形成有-源極區域，並且，一分別的第1及第二& 極區域，每-個例子中，形成在該兩個字元線的盆中^ 以及位於每一個主動區域之中的一相鄰隔離溝渠之間 下來則是會在該半導體基板的表面處形成沿著該第二方向 的複數個平行位元線，其中，每一個位元線穿過一相關聯 的主動區域，並會與該相關聯主動區域的相關源極區域相 互接觸，最後，形成的是複數個儲存電容，而在每一個例 子之中’ -第-以及-第二儲存電容則是會連接至位於一 分別之主動區域之中的一相關聯汲極區域。 更進-步之已知的記憶體胞元裂置有，舉例而古，邯 6,545,904，US5,5〇2,32()，EP1()()3219A2，us6,〇63,669, 以及 US 6,396,096B1。 8 1328864 .. 雖然原則上是可以是用於任何的積體電路，但是，本 ' #明以及本發明所著重的問題點相關於利时技術的 DRAM記憶體裝置而進行解釋。 通常，- dram記憶财置的記,_元會具有一儲存 電容’以用於根據-資訊狀態以及一連接至該儲存電容的 選擇電晶體而儲存電荷，此型態的記憶胞元配置在一半導 體基板的表面之中，並且，係可以藉由字元以及位元線而 • i驅動:而通常，在該半導體基板中形成該選擇電晶體的該 區域係被稱之為該主動區域，並且，在現今的01^^^記憶 體裝置之中’該儲存電容係通常會形成為—溝渠電容°、^ • 是堆疊電容（stacked capacitor )。 ' 通常，該折疊位元線的概念係瞭解為表示記憶胞元裝 置三且其中，在一特殊的字元線以及一分別的位元線之間 的每第二個交叉點處具有一記憶胞元，因此，其係有可能 路由一位元線以及一相鄰的參考位元線至一感應放大器 鲁 （sense amplifier)，以及有可能確保低雜訊操作。 本發明作為基礎的目的係在於’提供一記憶胞元裝 置，以及一相對應的製造方法，而其則是具有一小空間需 求，並且，係可以相對而言較簡單又確實地的生產。 根據本發明’此目的乃是藉由在申請專利範圍第i項 中所載明之用於製造一記憶胞元裝置的方法，以及依照申 請專利範圍第7項的相對應記憶胞元裝置而達成。 本發明的優點係在於，其提供一種具有折疊位元線排 列的記憶胞元裝置，以及一相對應的製造方法，而其則是 9 1328864 具有一小空間需求，最小僅8F2，並且，其係可以相對而言 較簡單且確實地製造。 具有U型電晶體之完全埋藏的字元線提供小的電場以 及低的字元/位元線電容’而此則是可以造成具有一較佳持 續時間分佈的高效能記憶胞元，並且’更進一步地，係可 以很容易的適用於任何的收縮基本規則（shrinking ground rule)。 本發明分別之主題的較具優勢發展以及改進係呈現於 附屬申請專利範圍之中。 根據本發明的一再一較佳實施例，該複數個平行埋藏 線乃是藉由下列的步驟而形成：將一遮罩提供在該半導體 基板的頂側之上；根據待形成之該等字元線而實行一第一 非等向性蝕刻’以形成複數個字元線溝渠；在該等字元線 溝渠之中形成該閘極介電層；在該等字元線溝渠之中的該 閘極介電層上方形成一金屬填充；將該金屬填充回蝕至該 半導體基板之該頂側的下方；以及利用一絕緣層隔離該等 字元線溝渠。 依照一較佳的發展，—第二非等向性蝕刻係會實行， 以在該第-方向之巾加寬轉字元線溝渠，以及以圓化該 荨字元線溝渠的底部。 依照一較佳的發展，下列的步驟係會實行：在該等位 瓜線之間形成-絕緣層；以及在腿緣狀巾形成複數個 電容接觸’其中，每兩個電容接觸形成在—分別的主動區 域之中，域等電容接觸與鱗第—以及第二汲極區域相 1328864 接觸’其中’該等第—以及第二儲存電容的每—個經由位 於一分別之主動區域之中的一相關電容接觸而連接至該相 關的汲極區域。 依照一再一較佳的發展，該複數個位元線乃是藉由下 列步驟所形成：錢半導體基板的制卿成-多晶石夕 層，以與該源極區域’―覆蓋金屬層（52)以及一覆蓋氮 化石夕層產生電性接觸；對該等層進行圖案化，以形成該等

位元線；以及在該等位元線的側壁上形成氮化神i壁間隙 壁。 ’、 依照-更進一步的較佳發展，用於該記憶胞元裝置之 周圍元件的閘極乃是_形成自位元線（BLl· BL4 ) 的該等層。 在該等圖式之中，相同的參考符號係代表相同的 是功能相同的構成部件。

第1A圖至第ΐκ圖其係顯示依照本發明的—實施例， -種用於製造-記憶胞元裝置的方法之連續方法階段的示 第1A圖係顯示依照本發明之實施例的 置的一主動區域AA1的一剖面圖。i 心包兀裝 一 j叫間其中，左手側I乃是顯

^縱向剖面，而右手側11則是顯示一橫切面（比較第2A 圖）。 在第1A圖中的參考符號i係矣 在該基㈣上則是設置有—襯魏化層 以及-由氮化销製成的覆蓋硬遮罩層5，另外，參考^ 號 1〇a ’ 10b ’ 10c ’ 10d 係表示 STI 隔離溝渠（STI = Shallow Trench Isolation (淺溝渠隔離）），而該等溝渠則是會被充填 以氧化矽，並會圍繞該主動區域AA1的所有側邊。 更進一步地’請參閱第圖，該等STI溝渠10a-10d 被拉回至恰好高於該半導體基板i的表面，因此，它們係 會形成-小突出的ST ’之後’該由氮化賴製成的硬遮罩 5被移除，陳於下方的魏墊氧化層（未顯示）也同樣 ❿ 地會被移除，接著，則是可以在該主動區域A之中實行植 入’以提供源極/汲極區域，而為了清楚的緣故，該等源極 /没極f域則是僅自第U圖開始才有顯示。此外，在這些植 入之别’ 一屏蔽氧化物（screen oxide)係可以被施加於該 • $半導體基板1的該表面之上，並且，齡在該等植入之 後’再度地被移除。 ^ 一，極氧化層12 (用於周圍/支援（periphery/supp〇rt)) 係會接續地被軸在該料導縣板1的該糊之上，在 春此=後自未摻雜多晶石夕所製成的層15以及-由氮化石夕 所製成的層2G係會沈補蓋整麵域，而關是會導致顯 示在第1B圖中所顯示的程序狀態。 正如在第ic圖中所圖例說明的，一碳硬遮罩25係隨 即地會被提供於該氮切層％上，且其巾，該遮罩乃係會 八有^’丨处，13c，接著，一姓刻藉由該碳硬遮罩 25而貫行’以移除該氮化石夕層2〇，以及在該等開口 ^ —

3c，域之中的该多晶石夕層5〇 ’而該姓刻則是會停止於該 閘極氧化層12之上，正如在第1C圖中所圖例說明。X 12 1328864

在—接續_刻步驟之中，正如在第① 驟:產==12侧纖，-步_步 成在該寒基板;：=;;=會分別地形 :及此氧::醉㈣料選雜，_其細時會侧石夕 八,f再參閱第1D圖，該碳硬遮罩25係移除，在此之後，

於石夕以及威石夕的一等向性敍刻實行，以侧向方向 :擴展的該等字從14a—14e，接著，—氮化独刻步轉 以糊姻的方法而側向地進行擴展，而在其中， 錢化销2G則是會錢在前祕刻步驟細作為一姓 刻遮罩。

在依照第1E圖的該等向性餘刻期間，同樣地，一邊緣 ，化（未顯示）會發生在該等字元線溝渠MA —⑽的下 部區域之中，而此則是會引起一電場的減少 diminution )’以用於降級在該處所設置的該等電晶體區域。 正如在第1F圖中所圖例說明的一樣，接著，舉行一閘 極氧化作用，以在該等字元線溝渠14a，14b，14c之中形 成一閘極氧化層30，一由氮化鈦以及鎢所製成的金屬填充 35係接續地會提供在該閘極氧化層3〇上方的該等字元線 溝渠14A之中，在此之後，該閘極氧化層3〇以及該金屬填 充35兩者則都會被拉回至該半導體基板丨之該頂側的下 方。依照此實施例，該金屬填充35在該記憶胞元裝置的該 等字元線溝渠14a - 14c之中形成該等字元線wl3，WL4 13 1328864 (比較第2B圖）。 正如在第1G ®巾賴繼_—樣，—膽氧化層 4〇係接著會提供在該等字元線溝渠Ma _ w之中的該金 屬填充3S的上方，此係可以藉由一緊接著一⑽步驟以 及一凹陷蝕刻步驟的沈積程序而實行。

〜正如在第1H圖之中所_的—樣，此係緊接著會 貝行—彻光遽罩（未顯示）的微影步驟，以用於將在 一位元線接觸BLK1之中的該氮化销2G，該下方多晶石夕 層I5以及下方閘極氧化層移除至該半導體基板^， 然後，該光阻遮罩（未顯示）會再次地被移除。 在第II圖中所圖例說明的一樣，一具有1下部多晶矽 ，〇中闕層52，以及—上部氮化石夕層54的閘極堆 疊係接著會在紐元線鋪區域BLK1之巾進行沈積以及

依照此實施例，該等閘極堆疊5〇，52，54係在周圍電 晶體（peripheraltransistors)之中作為閘極，但 胞元之悄是料-位元線，而在第u财所_說明^ 这閘極堆$則是會相對應於依照第2D圖的該位元線犯。 請更進一步地參閱第_，由氮化石夕所製成的側壁間 隙壁56係提供在該_極堆疊％，52，54的該等侧壁之 上，之後，-氧化列65係會沈積喊蓋所得之結構了並 且，進打平面化’直到到達該等閘極堆疊％，2，％的該 氮化石夕層54賴侧為止，接著，—接續触序步驟則= 有關形成接觸70A，遞至該等記憶胞元之該等源極區域 i D1 ’D2之中的該半導體基板 1，且其乃是經由在此主動區 域之中的—共同源極區域s而連結（比較第2F圖）。 雖丄玄等雜區域μ，D2以及該共同源極區域$為了清 邊的緣故’僅在第丨：圖中才第-次描繪，但它們事實上早 在第^AIUX及第1B圖之間的該程序階段即已經形成，正 士先月j所提及的—樣’其巾，κ佩表沿著 線WL3，WL4的〜通道區域。

取後’請參閱第1K圖，在該等接觸70a，70b上方， 不意描緣的電容結構此，❿，紐以及仍，奶，柳 係:別地會械’包括二傳導層以及-中間絕緣層，而此 則是分別會軸鱗電容Cla以及 Clb，以用於該等相對 應的記憶胞元（比較第2F圖）。 '二 囷至第圖係顯示依照本發明之該實施例，在 連”男方法W又中之該記憶胞元裝置的示意圖例。因此，第

2A圖至f 2F圖逐步地圖例綱依照本發明之該記憶胞元 裝置的結構。 第2A11係顯示_具有在χ以及y方向令一最小結構寬 度F以及長度而作為—單的網格（grid)。 AA2 ’ AA3係代表主動區域’其巾，該主動區 域聽的結構係已經沿著所顯示的該等剖面I(縱向剖面） 以j II剖面（橫向切面）而在前面進行精確的解釋，舉例 而言，以第1A圖至第1F圖做為參考。 第2B圖係圖例說明一系列在X方向的該等字元線B1 _ BL4’以及在該等字元線溝渠MA，i4B之中的該等字元線 15 1328864 J - BL3 ’ BL4，正如在第IF圖中所圖例說明的一樣。 • 請在參閱第2C圖，該等位元線接觸BLK1，BLK2， BLK3係顯示’其中，該位元線接觸blkI係已經關聯於 第1H圖而進行解釋。 第2D圖係在於闡明該等位元線BL1，BL2，BL3，BL4 的配置，其中·，該位元線BL1係已經關聯於第U圖而進行 解釋，該折疊位元線概念則是已經在第2D圖中獲得證實， φ 在一特定位元線以及一分別的位元線之間的每第二交叉點 都會具有一記憶胞元。 關聯於.第2E圖，該等電容接觸CKla，CKlb，CK2a , - CK2b ’ CK3a ’ CK3b係圖例說明，其中’該等電容接觸 . CKla ’ CKlb設已經關聯於第ij圖而解釋。 最後’第2F圖則是圖例說明該等電容Cla，clb，C2a， C2b’C3a’C3b，其中，該等電容Cla，Clb則是已經關聯 於弟1K圖而解釋。 鲁 應該要注意的是，該等電容接觸乃是藉由在該等位元 線區域之中的一化學機械研磨步驟而分開，藉此，則可以 確保每一個電容僅會連接至一個記憶胞元。 若是考慮要實現第2F圖中所圖例說明的佈局時，則顯 然的’該等相對應的記憶胞元有一 8F2的空間需求，因為 具有一面積2F X 2F的胞元被連接至每一個位元線，但卻 僅會連接至每第二個字元線，而這則是會造成一面積需求 4F2+4F2=8F2。 ' 雖然本發明係已經以一較佳示範性實施例作為基礎而 16 1328864 敘述，但其並未因此而受限，而是可以有各種不同的修飾。 特別地是，該等電容的配置以及構造僅是作為舉例之 用，係可以有各種不同的變化。 17 1328864 圖式簡單說明 本發明的一示範性實施例係舉例說明於圖式之中，並 且，係會於接下來的敘述之中有更詳盡的解釋。 第1A圖至第1K圖：其係顯示依照本發明的一實施 例，一種用於製造一記憶胞元裝置的方法之連續方法階段 的示意圖例；以及 第2A圖至第2F圖：其係顯示依照本發明之該實施 例，在連續方法階段中之該記憶胞元裝置的示意圖例。

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主要元件符號說明 AA1、AA2、AA3主動區域 I 縱向剖面 1矽半導體基板 10a、10b、10c、10d 隔離溝渠 12、30閘極氧化層 15、50多晶矽層 25碳硬遮罩 13a、13b、13c 開口 14a、14b、14c字元線溝渠 WL1 > WL2、WL3、WL4 字元線 40HDP氧化層/絕緣層 52鎢層 BU、BL2、BL3、BL4 位元線 BLK卜BLK2、BLK3位元線接觸 56氮化矽側壁間隙壁

II橫切面 5硬遮罩層 20、54氮化矽層 35金屬填充 60絕緣層 65氧化矽層 70a、70b接觸 Dl、D2汲極區域 S共同源極區域 K通道區域 F單元長度

Sla、S2a、S3a、Sib、S2b、S3b 電容結構

Cla、Clb、C2a、C2b、C3a、C3b 電容 CKla、CKlb、CK2a、CK2b、CK3a、CK3b 電容接觸 19

Claims (1)

1328864 ' 十、申請專利範圍： • h —_於躲—具有折4位元線排列之記,it胞元裝置 的方法，其包括下列步驟： & 在-半導體基板（1)中沿著-第-方向⑴形成複數個 主動區域（AA1 - AA3)，其所有側邊係都受到隔離溝汽 (10a — d)的包圍； '、 在該半導體基板⑴中沿著-第二方向（χ)形成複數個 φ 平行埋藏字元線（WL1 — WL4)，其穿過該等主動區域 (ΑΑ1 - ΑΑ3) ’其中，兩個彼此分開且與該等隔離溝渠 (10a-d)分開的埋藏字元線（WL3 ’ 14)穿過一分別 • 之主動區域（AA1 -AA3)，以及該等埋藏字元線（w& — • 14)是藉由一閘極介電層（30)而在該半導體基板（1) 中與一通道區域（K)隔離； 在該兩個位元線（WL3，WL4)之間形成一分別的源極區 域（S)，以及在該兩個字元線（wl3，WL4)的其中之— • 以及在每一主動區域（AA1 - AA3)中的一相鄰隔離溝渠 之間形成一第一與第二汲極區域（Dl，D2); 在該半導體基板（1)的表面上沿著一第三方向（y)形成 具有一折疊位元線排列的複數個平行位元線（]BL1 _ BL4) ’其垂直於該第二方向（χ)，其中，一位元線（BL1) 穿過一相關聯的主動區域（AA1)，並且與該相關主動區域 (AA1)的相關聯源極區域（s)相接觸；以及 形成複數個儲存電容（Cla - C3b)，且一第一以及一第二 儲存電容（Cla ’ Clb)與在一分別之主動區域（AA1)中 的一相關聯没極區域（Dl，D2)連接， 1328864 該第一方向（1)位於該第二以及該第三方向（x，y)之間， 以及該記憶胞元裝置的每一個記憶胞元具有一尺寸卯2,其 中’ F為一單元長度；以及 ^用於形成複數健職半導縣板⑴之位元線溝準 (1知〜c)以及根據待形成之該等字元線（^_^4) 的辑搞離溝渠（l〇a-d)的|虫刻步驟係與一用於在該半 導體基板⑴中形成該等隔離溝渠⑽_d)的步 地實現。 2. 如申睛專利範圍第1項所述之方法，其特徵在於， 該複數個平行埋藏字元線（脱丨—偏）是藉由下 驟所形成： 在該半導體基板（1)的頂側上提供一遮罩（15，2〇，乃）； 根據待形成之該料元線（術—肌4)而實行—第一非 等向性蝕刻，以形成該複數個字元線溝渠（l4a_c); 在该等字元線溝渠（Ma — e)中形成該閘極介電層⑼）； 在該等字元線溝渠中的該閘極介電層（ 形成一金屬填充（35); 將該金屬填充⑼回魅解導縣板⑴ 下方；以及 jj 以一絕緣層（40)結束該等字元線溝渠（l4^c)。 3. 如申請專利範圍第1或第2項所述之方法，其特徵在於， 等向性侧，以在該第—方向⑴中加寬該 ^子兀線K 14a - 以及用關化轉字元線 (14a- c)的底部。 21 1328864 位元線（BL1-BL4)的該等層（50，52，54)。 7. —種具有一折疊位元線排列的記憶胞元裝置，包括： 在一半導體基板（1)中沿著一第一方向（I)的複數個主 動區域，其所有側邊都受到隔離溝渠（10a_d)的包圍； 在該半導體基板（1)中沿著一第二方向（X)的複數個平 行埋藏字元線（WL1 -WL4)，其穿過該等主動區域__ AA3)，其中，兩個彼此分開且與該等隔離溝渠u〇a —d) 分開的埋藏字元線（WL3，WL4)穿過一分別之主動區域 (AA1 -AA3)，並且，該等埋藏字元線（肌丨—乳斗）是 藉由一閘極介電層（30)而在該半導體基板（！）中與一通 道區域（K)隔離； 位於該兩個位元線（WL3，WL4)之間的一分別的源極區 域（S)，以及位於該兩個字元線（WL3，WL4)的其中之 一以及在每一主動區域（AA1 - AA3)中的一相鄰隔離溝 渠之間的一第一與第二汲極區域（Dl，D2); 在該半導體基板（1)的表面上沿著一第三方向（y)之具 有一折疊位元線排列的複數個平行位元線（BL1 -BL4)， 其垂直於該第二方向（X)，其中，一位元線（BL1)穿過 一相關聯的主動區域（AA1)，並且與該相關聯主動區域 (AA1)的相關源極區域（s)相接觸；以及 複個儲存電容（Cla - C3b)，其中一第一以及一第二儲 存電谷（Cla ’ Clb)與一分別之主動區域（AA1)中的一 相關聯汲極區域（Dl，D2)連接， 該第一方向（I)位於該第二以及該第三方向（x，y)之間， 23 1328864

以及該記憶胞元裝置的每一個記憶胞元具有一尺寸8F2,其 中，F為一單元長度。 8. 如申請專利範圍第7項所述之記憶胞元裝置，其特徵在 於， 一絕緣層（60)其在該等位元線（bli —BL4)之間形成； 以及

複數個電谷接觸（CKla_CKlb)，其形成在該絕緣層（60) 中’且兩個電容接觸（CKla-CKlb)係於一分別的主動區 域（AA1)中形成，並且，該等電容接觸與該等第一以及 第二汲極區域（Dl ; D2)相接觸，其中， 該等第-以及第二儲存電容（cla，Clb)係經由在一分別 之主動區域（AA1)中的一相關電容接觸（CKla，CKlb) 而連接至該相關的汲極區域（Di ; D2)。 9. 如申5月專利|巳圍第7或第8項所述之記憶胞元裝置，其 特徵在於，

一多晶矽層（50)， 該複數個位元線（BL1 -BL4)是形成自 並與位於該半導縣板⑴之麵上_祕區域⑻、 -覆蓋金觸（52)以及—覆蓋氮切層（54)產生電性 接觸，以及氮化補壁間隙壁⑼係在該等位元線（Bu _ BL4)的側壁上形成。 10.如申請專利範圍第9項所述之記憶胞元裝置，其特徵 力於， 24