CN101582427A - 半导体器件 - Google Patents
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Abstract
在硅衬底1的p阱2a的表面上形成包括栅电极4a的驱动晶体管T3。为了覆盖该驱动晶体管T3，形成氧化硅膜7和氮化硅膜8。在该氮化硅膜8上形成层间绝缘膜11。至少按与栅电极4a平面重叠那样来配置接触孔12c。由此，可以获得进行期望动作并且可缩小存储器单元区域的半导体器件。
Description
本申请是下述申请的分案申请：
发明名称：“半导体器件”
申请日：2000年4月29日
申请号：00118811.9
本发明涉及半导体器件，特别涉及配有静态随机存取存储器(以下记为‘SRAM’)的半导体器件。
近年来，为了在携带装置中可以尽量利用电池进行长时间使用，使携带装置中装入的半导体器件节省能量和低电压化日益变得重要。与此相伴，对低消耗功率并且可低电压工作的SRAM的需要不断扩大。
为了与这种要求对应，作为SRAM的存储器单元，使用CMOS型存储器单元。CMOS型存储器单元由四个n沟道型MOS晶体管和两个p沟道型MOS晶体管构成。
一般来说，在SRAM存储器单元中，使用两个存取晶体管和两个驱动晶体管。在CMOS型存储器单元的情况下，除了这些晶体管以外，作为负载元件，还使用两个负载晶体管。
因此，使用附图说明以往的CMOS型存储器单元。参照图19，在硅衬底的表面上，形成由场隔离膜103分隔的元件形成区域120a、120b、120c、120d。在元件形成区域120a中，形成存取晶体管T1、驱动晶体管T3。
在元件形成区域120b中，形成存取晶体管T2、驱动晶体管T4。在元件形成区域120c中，形成负载晶体管T5。在元件形成区域120d中，形成负载晶体管T6。
形成可横过元件形成区域120a、120b的栅电极104c。此外，形成可横过元件形成区域120a、120c的栅电极104a。形成可横过元件形成区域120b、120d的栅电极104b。形成露出元件形成区域120a表面的接触孔112a、112b、112c。
形成露出元件形成区域120b表面的接触孔112d、112e、112f。形成露出元件形成区域120c表面的接触孔112g、112h。形成露出元件形成区域120d表面的接触孔112i、112j。
此外，形成露出n阱120b表面的接触孔112k、112m。再有，栅电极104a是相邻的其它存储器单元的栅电极。在一个SRAM中，在硅衬底上形成多个这样的存储器单元。
下面，根据图19所示的剖面线XX-XX说明上述存储器单元的制造方法的一例。参照图20，在硅衬底101的预定区域中形成p阱102a。在该p阱102a的表面上，夹入栅极绝缘膜105，以栅极上层绝缘膜106a、106b作为掩模，分别形成栅电极104a、104d。
以该栅电极104a、104d和栅极上层绝缘膜106a、106b作为掩模，通过注入例如磷等杂质，分别形成n-漏区109a和n-源区109b。
接着，参照图21，例如按照CVD方法形成氧化硅膜(图中未示出)，以便覆盖栅电极104a、104d和栅极上层绝缘膜106a、106b。通过对该氧化硅膜实施各向异性腐蚀，在栅电极104a的两侧面上形成侧壁绝缘膜107a。此外，在栅电极104d的两侧面上分别形成侧壁绝缘膜107b。
以该侧壁绝缘膜107a、107b和栅极上层绝缘膜106a、106b作为掩模，通过注入n型杂质，分别形成n+漏区110a、n+源区110b。
接着，参照图22，为了覆盖侧壁绝缘膜107a、107b和栅极上层绝缘膜106a、106b，在硅衬底101上按照CVD方法形成由氧化硅膜构成的层间绝缘膜111。在该层间绝缘膜111上形成预定的抗蚀剂图形(图中未示出)。
以该抗蚀剂图形作为掩模，通过对层间绝缘膜111实施各向异性腐蚀，形成露出n+漏区110a表面的接触孔112b。此外，形成露出n+源区110b表面的接触孔112c。
接着，参照图23，例如按照溅射方法形成由钛膜和氮化钛膜构成的阻挡层金属113，以便覆盖接触孔112a、112c的侧面、底面和层间绝缘膜111的上表面。在该阻挡层金属113上，例如按照CVD方法形成钨膜(图中未示出)。
在该钨膜上形成抗蚀剂图形(图中未示出)。以该抗蚀剂图形作为掩模，通过对钨膜和阻挡层金属膜113实施各向异性腐蚀，形成布线层114a、114b、114c。利用以上工艺，完成SRAM存储器单元的主要部分。
在上述SRAM的存储器单元中，对于一个存储器单元来说，必须形成六个MOS晶体管。因此，作为负载元件，如果与不采用晶体管的例如其它高阻抗型的存储器单元的情况相比，那么存储器单元的占有面积变大。
此外，对于各个晶体管来说，还必须分别设置与晶体管电连接的接触孔。其结果，半导体芯片的尺寸就会变大。
因此，为了消除这样的问题，如果采用例如使接触孔更靠近栅电极，缩小元件形成区域的对策，那么存在以下所示的问题。
首先，在使接触孔靠近栅电极的情况下，例如在图22所示的工艺中形成接触孔112c时，往往露出栅电极104a。因此，接触孔112c中埋入的钨和栅电极104a就会短路。
此外，如果缩小元件形成区域，那么例如在图22所示的工艺中，在形成接触孔112b时，场隔离膜103往往被过度腐蚀。因此，来自接触孔112b中形成的钨插入场隔离膜103的过度腐蚀部分，电流就会向p阱漏泄。
因此，不能容易地缩小存储器单元的占有面积，不能进一步缩小芯片尺寸。
本发明是解决上述问题的发明，目的在于获得可以进行期望工作并且进一步缩小芯片尺寸的半导体器件。
本发明第一方案的半导体器件包括第一导电型区域、元件形成区域、半导体元件、绝缘膜和第一接触孔。第一导电型区域形成在半导体衬底的主表面上。元件形成区域在半导体衬底的主表面上由元件隔离绝缘膜分隔，形成在第一导电型区域的表面上。半导体元件形成在元件形成区域中。绝缘膜按可覆盖半导体元件那样形成在半导体衬底上。第一接触孔形成在绝缘膜中，露出元件形成区域的表面。该半导体元件有电极部分、第二导电型的一对第一杂质区域和第二导电型的第二杂质区域。电极部分按可横过元件形成区域那样来形成。第二导电型的一对第一杂质区域插入电极部分分别形成在元件形成区域的一侧和另一侧。第二导电型的第二杂质区域形成在第一杂质区域内的至少一个区域中，以便包括第一接触孔的接触部分，并有比第一杂质浓度高的第二杂质浓度。在绝缘膜和半导体元件之间，形成与绝缘膜腐蚀特性不同的腐蚀阻止膜，以便覆盖与电极两侧面直接连接的电极部分。第一接触孔按与电极部分平面重叠那样来配置。再有，如果进行平面重叠，那么对于半导体器件的布局图形来说，就称为进行重叠。以下相同。
按照这种半导体器件，即使第一接触孔配置在与电极部分平面重叠的位置上，由于利用与电极部分侧面直接连接的腐蚀阻止膜覆盖电极部分，所以通过形成第一接触孔时的腐蚀电极部分的表面未露出，而元件形成区域的表面自对准地露出。因此，电极部分和第一接触孔中埋入的布线材料不会短路。其结果，可获得具有更加缩小的芯片尺寸进行期望工作的半导体器件。
最好绝缘膜包括氧化硅膜，腐蚀阻止膜至少包括氮化硅膜。
在这种情况下，可以提高绝缘膜腐蚀率与形成第一接触孔时的腐蚀阻止膜的腐蚀率之比(腐蚀选择比)，可以实质上不腐蚀氮化硅膜，而腐蚀氧化硅膜。
而且，最好腐蚀阻止膜还包括在氮化硅膜下侧形成的氧化硅膜。
在这种情况下，可以进一步提高腐蚀选择比。
而且，最好绝缘膜含有可提高腐蚀阻止膜腐蚀选择比的杂质。
在这种情况下，可以进一步提高腐蚀选择比。
作为这种杂质，磷或硼较好。
最好还包括与电极部分隔开间隔，按可横过元件形成区域那样形成的另一电极部分，另一电极部分被至少与侧面直接连接的腐蚀阻止膜覆盖，第一接触孔按与另一电极平面重叠那样来配置。
这种情况下，第一接触孔按与另一电极平面重叠那样来配置，可以容易地缩小配有多个电极部分的半导体器件的芯片尺寸。
此外，期望电极部分与其它电极部分的间隔比腐蚀阻止膜膜厚的两倍长，腐蚀阻止膜的膜厚比电极部分和其它电极部分的高度薄。
这种情况下，可以自对准地确实露出在形成第一接触孔时处于相邻的电极部分和其它电极部分之间位置的元件形成区域的表面。
而且，期望通过第一接触孔的接触部分，导入杂质来形成第二杂质区域。
这种情况下，通过接触部分，可以容易自对准地形成第二杂质区域。
最好还包括第二接触孔和第二导电型的第三杂质区域，第二接触孔形成在绝缘膜中，按不与电极部分平面重叠那样来配置，而第二导电型的第三杂质区域包括该第二接触孔的接触部分，形成在第一杂质区域内的其它区域中，有比第一杂质浓度高的第三杂质浓度，半导体元件是包括该第三杂质区域的晶体管，第三杂质区域与位于第三杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离比第二杂质区域与位于第二杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离长。
这种情况下，在有一对杂质区域、第二杂质区域的第三杂质区域的晶体管中，在第三杂质区域和位于其第三杂质区域侧电极部分的侧面正下方之间，可以有由第一杂质区域构成的一种寄生电阻。在有这种寄生电阻的晶体管中，可以有意地下降电流驱动能力。
最好通过第二接触孔的接触部分并导入杂质来形成该第三杂质区域。
这种情况下，通过接触部分后，可以容易自对准地形成第三杂质区域。
最好元件隔离绝缘膜被腐蚀阻止膜覆盖，第一或第二接触孔分别按与元件隔离绝缘膜平面重叠那样来配置。
这种情况下，可以进一步缩小元件形成区域，进一步推进半导体器件芯片尺寸的缩小。此外，利用元件隔离绝缘膜被腐蚀阻止膜覆盖，在形成各自接触孔时元件隔离绝缘膜就不会被过度腐蚀。此外，通过各自接触孔的接触部分导入杂质来形成第二或第三杂质区域，可以抑制来自元件隔离绝缘膜和元件形成区域边界附近的电流漏泄。
最好还包括第三接触孔和第二导电型的第四杂质区域，第三接触孔按与电极部分平面重叠那样形成在绝缘膜中，而第二导电型的第四杂质区域包括该第三接触孔的接触部分，形成在第一杂质区域内的其它区域中，有比第一杂质浓度高的第二杂质浓度，半导体元件是包括第四杂质区域的晶体管，第四杂质区域与位于该第四杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离与第二杂质区域与位于该第二杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离实质上相同。
这种情况下，在具有电极部分、一对第一杂质区域、第二杂质区域和第四杂质区域的晶体管中，通过具有上述距离关系，工作的偏差降低，晶体管的工作稳定。
最好在第一接触孔和第三接触孔与电极部分重叠的部分中，电极部分的电极长度比其它部分长。
这种情况下，实质上未扩大元件形成区域，可以通过电极部分，容易地形成位于一侧和另一侧位置的第一接触孔和第三接触孔。
此外，最好第一或第三接触孔各自按与元件隔离绝缘膜平面重叠那样来配置。
这种情况下，可以进一步缩小元件形成区域，可以进一步实现半导体器件芯片尺寸的缩小。此外，通过元件隔离膜被腐蚀阻止膜覆盖，在形成第一和第三接触孔时，可以抑制元件隔离绝缘膜被过度腐蚀，从而可以抑制漏泄电流。
而且，最好第四杂质区域通过第三接触孔的接触部分，导入杂质来形成。
在这种情况下，通过接触部分，可以容易自对准地形成第四杂质区域。
最好还包括第二接触孔、第二导电型的第三杂质区域、第三接触孔和第二导电型的第四杂质区域，第二接触孔形成在绝缘膜中，按不与电极部分平面重叠那样来配置，第二导电型的第三杂质区域包括该第二接触孔的接触部分，形成在第一杂质区域内的其它区域中，有比第一杂质浓度高的第三杂质浓度，第三接触孔形成在绝缘膜中，按与电极部分平面重叠那样来配置，而第二导电型的第四杂质区域包括该第三接触孔的接触部分，形成在第一杂质区域内的其它区域中，有比第一杂质浓度高的第二杂质浓度。而且，在半导体衬底上形成多个半导体器件，半导体器件最好包括带有电极部分、一对第一杂质区域、第二杂质区域和第三杂质区域的第一晶体管，以及带有电极部分、一对第一杂质区域、第二杂质区域和第四杂质区域的第二晶体管。而且，第三杂质区域与位于第三杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离比第二杂质区域与位于第二杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离长，第四杂质区域与位于该第四杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离与第二杂质区域与位于该第二杂质区域侧电极部分的侧面正下方的半导体衬底的主表面的距离实质上相同。
这种情况下，在第一晶体管中，有如上所述的寄生电阻，可以使该晶体管的工作能力(电流驱动能力)下降。此外，在第二晶体管中，没有那样的寄生电阻，可抑制工作的偏差，使工作稳定。
此外，最好有静态存储器单元，包括栅极和漏极交叉连接的一对驱动晶体管，使源极与该对驱动晶体管的各自漏极连接的一对存取晶体管，和使漏极与该对驱动晶体管的各自漏极连接，栅极与该对驱动晶体管的各自栅极连接的一对负载晶体管，存取晶体管是第一晶体管，驱动晶体管和负载晶体管是第二晶体管。
在这种情况下，通过特别以静态存储器单元的存取晶体管作为第一晶体管，利用存在寄生电阻使存取晶体管的电流驱动能力有意地下降，存取晶体管的电流驱动能力与驱动晶体管的电流驱动能力之比(β比)变大。其结果，可以使静态存储器单元的工作稳定。
最好还包括导电体部分和布线层，按可埋入第一接触孔那样形成导电体部分，而布线层形成在绝缘膜上，与导电体部分电连接，该布线层部分地覆盖导电体部分的上表面，该布线层未覆盖的导电体部分的上表面处于比绝缘膜的上表面低的位置。
在这种情况下，可以缩小相邻布线层的实际水平间隔，可以进一步减小布线形成区域，从而进一步减小半导体器件的芯片尺寸。
此外，最好还包括第四接触孔，形成在绝缘膜和元件隔离绝缘膜上，露出第一导电型区域的表面。
在这种情况下，可以在布局图形不受限制下容易地形成稳定第一导电型区域电位的第四接触孔。
本发明的第二方案的半导体器件包括绝缘膜、接触孔、导电体部分和布线层。绝缘膜形成在半导体衬底的主表面上。接触孔形成在绝缘膜上，露出半导体衬底的主表面。导电体部分埋入接触孔中。布线层形成在绝缘膜上，与导电体部分电连接。该布线层覆盖导电体部分的一部分上表面，未被布线层覆盖的导电体部分的上表面处于比绝缘膜的上表面低的位置。
按照这种半导体器件，通过未被布线层覆盖的导电体部分的上表面处于比绝缘膜的上表面低的位置，可以缩小与导电体部分连接的布线层与其它布线层的实际水平距离。由此，可以缩小形成布线层的区域，从而可以缩小半导体器件的芯片尺寸。
图1是表示本发明实施例1的SRAM的存储器单元的等效电路的图。
图2是表示该实施例中存储器单元平面结构的图。
图3是图2所示的剖面线III-III的剖面图。
图4是该实施例中表示图2所示的SRAM的存储器单元制造方法的一工艺的剖面线III-III的剖面图。
图5是表示在该实施例中图4所示工艺后进行的工艺剖面图。
图6是表示在该实施例中图5所示工艺后进行的工艺剖面图。
图7是表示在该实施例中图6所示工艺后进行的工艺剖面图。
图8是表示在该实施例中图7所示工艺后进行的工艺剖面图。
图9是表示在该实施例中图8所示工艺后进行的工艺剖面图。
图10是表示在该实施例中图9所示工艺后进行的工艺剖面图。
图11是表示在该实施例中图10所示工艺后进行的工艺剖面图。
图12是表示在该实施例中图11所示工艺后进行的工艺剖面图。
图13是表示本发明实施例2的SRAM的存储器单元的剖面图。
图14是该实施例中图13所示的存储器单元的平面图。
图15是表示该实施例中图13所示的SRAM的存储器单元的制造方法的一工艺的剖面图。
图16是本发明实施例3的SRAM的存储器单元的平面图。
图17是在该实施例中存储器单元的图16所示的剖面线XVII-XVII的剖面图。
图18是在该实施例中为了与实施例1说明的存储器单元进行比较的图2所示的剖面线XVIII-XVIII的剖面图。
图19是以往的SRAM的平面图。
图20表示SRAM的存储器单元制造方法的一工艺，是基于图19所示的剖面线XX-XX的剖面图。
图21是表示图20所示工艺后进行的工艺的剖面图。
图22是表示图21所示工艺后进行的工艺的剖面图。
图23是表示图22所示工艺后进行的工艺的剖面图。
实施例1
下面说明配有本发明实施例1的静态存储器单元的半导体器件。图1和图2分别表示静态存储器单元的等效电路和其平面结构。参照图1和图2，在SRAM中，在矩阵状配置的互补型数据线(位线)和字线的交叉部分上配置存储器单元。存储器单元由触发器电路和两个存取晶体管T1、T2构成。
在触发器电路中，例如通过负载晶体管T5与驱动晶体管T3组成的一个倒相器和负载晶体管T6与驱动晶体管T4组成另一倒相器分别与输入端子和输出端子交叉连接，可构成两个存储节点N1、N2。
在元件形成区域20a中形成存取晶体管T1和驱动晶体管T3。在元件形成区域20b中形成存取晶体管T2和驱动晶体管T4。存取晶体管T1和存取晶体管T2的栅电极4c按可横过元件形成区域20a、20b那样来形成。
在元件形成区域20c中形成负载晶体管T5。在元件形成区域20d中形成负载晶体管T6。驱动晶体管T3和负载晶体管T5的栅电极4a按可横过元件形成区域20c、20d那样来形成。驱动晶体管T4和负载晶体管T6的栅电极4b按可横过元件形成区域20b、20d那样来形成。相邻的另一存储器单元的栅电极4d与栅电极4a隔开间隔地进行配置。
各元件形成区域20a、20b、20c、20d由场隔离膜3分隔。配置与存取晶体管T1的漏区电连接的接触孔12a。配置与存取晶体管T2的漏区电连接的接触孔12d。形成与存取晶体管T1的源区和驱动晶体管T3的漏区电连接的接触孔12b。
形成与驱动晶体管T3的源区电连接的接触孔12c。形成与存取晶体管T2的源区和驱动晶体管T4的漏区电连接的接触孔12e。形成与驱动晶体管T4的源区电连接的接触孔12f。
分别形成与负载晶体管T5的漏区和源区分别电连接的接触孔12h、12g。分别形成与负载晶体管T6的漏区和源区分别电连接的接触孔12i、12j。
而且，形成与n阱电连接的接触孔12k、12m。接触孔12b与存储节点N1对应。接触孔12e与存储节点N2对应。接触孔12c、12f与主要触点对应。接触孔12g、12j与电源线(VCC线)连接。存取晶体管T1、T2的栅电极4c与字线(WL)连接。通过该字线控制存取晶体管T1、T2的导通。
在存储节点N1、N2上，存在两个状态，即一个存储节点的电压为高电平时，另一个存储节点的电压就为低电平的状态，或与其相反的状态。该状态被称为双稳定状态。预定的电源电压被限定施加在存储器单元上，存储器单元可以持续保持其双稳定状态。在SRAM中，上述一个存储器单元在硅衬底的表面上被形成多个。再有，在图1和图2中，S表示源区，而D表示漏区。
下面，简单地说明该存储器单元的工作。首先，在特定的存储器单元中写入数据时，通过与该存储器单元对应的字线(WL)，使存取晶体管T1、T2导通，同时按照期望的逻辑值对互补型的位线强制地施加电压。由此，触发器电路的两个存储节点N1、N2的电位被设定为上述双稳定状态，数据作为电位差被保持。
另一方面，在读出数据时，通过使存储晶体管T1、T2导通，存储节点N1、N2的电位被传送给位线，就会读出数据。
下面，根据图2所示的剖面线III-III说明SRAM存储器单元的剖面结构。参照图3，在硅衬底1的预定区域中形成p阱2a。在该p阱2a的表面上形成夹入栅极氧化膜5的栅电极4a和栅极上层绝缘膜6a。同样地，形成栅电极4d和栅极上层绝缘膜6b。
在插入栅电极4a的p阱2a的表面上，分别形成n-漏区9a和n-源区9b。形成可与栅电极4a、4d的各自两侧面直接连接的作为腐蚀阻止膜的氧化硅膜7和氮化硅膜8。
在该氮化硅膜8上，形成例如由氧化硅膜构成的层间绝缘膜11。在层间绝缘膜11、氮化硅膜8和氧化硅膜7中，形成露出场隔离膜3的一部分和n-漏区9a表面的接触孔12b。此外，形成露出n-源区9b的接触孔12c。
按其开口端可与场隔离膜3重叠那样形成接触孔12b。按可与栅电极4a和栅电极4c平面重叠那样形成接触孔12c。通过插入接触孔12b的接触部分导入预定的杂质来形成n+漏区10a。
此外，通过插入接触孔12c的接触部分导入预定的杂质来形成n+源区10b。再有，在接触孔12b、12c内，如下面所述，形成阻挡层金属和钨膜。
下面，根据图2所示的剖面线III-III说明该SRAM制造方法的一例。首先，参照图4，在硅衬底1的表面上形成用于形成元件形成区域的场隔离膜3。接着，在预定区域中形成p阱2a和n阱(图中未示出)。
在p阱2a的表面上形成夹入栅极氧化膜5的栅电极4a、4d和栅极上层绝缘膜6a、6b。以栅电极4a、4d和栅极上层绝缘膜6a、6b作为掩模，通过注入例如磷等n型杂质，分别形成n-漏区9a、n-源区9b。
接着，参照图5，为了覆盖栅电极4a、4d和栅极上层绝缘膜6a、6b，例如按照CVD方法形成膜厚1～50nm的氧化硅膜7。在该氧化硅膜7上，例如按照CVD方法形成膜厚1～50nm的氮化硅膜8。在该氮化硅膜8上，例如按照CVD方法形成由膜厚100～1000nm的氧化硅膜构成的层间绝缘膜11。如下所述，氧化硅膜7和氮化硅膜8成为形成各接触孔时的腐蚀阻止膜。
接着，参照图6，在层间绝缘膜11上形成抗蚀剂图形50。以该抗蚀剂图形50作为掩模，使用例如包含C4F8的腐蚀气体，通过在层间绝缘膜11上实施各向异性腐蚀，露出氮化硅膜8的表面。在该各向异性腐蚀中，期望氮化硅膜8的腐蚀率在层间绝缘膜11的腐蚀率的十分之一以下。
接着，参照图7，继续以抗蚀剂图形50作为掩模，使用例如包含CH2F2的腐蚀气体，通过对露出氮化硅膜8实施各向异性腐蚀，露出氧化硅膜7的表面。在该各向异性腐蚀中，期望氧化硅膜7的腐蚀率在氮化硅膜8的腐蚀率的十分之一以下。再有，在该各向异性腐蚀中，在栅电极4a、4d相互面对的侧面上分别残留氮化硅膜8a、8b。
下面，参照图8，继续以抗蚀剂图形50作为掩模，使用例如包含CHF3的腐蚀气体，通过对露出氧化硅膜7实施各向异性腐蚀，形成露出n-漏区9a表面的接触孔12b。同样地，形成露出n-源区9b表面的接触孔12c。然后，除去抗蚀剂图形50。
接着，参照图9，通过插入接触孔12b的接触部分，注入例如砷等n型杂质，形成n+漏区10a。此外，同样地，通过插入接触孔12c的接触部分，导入n型杂质，形成n+源区10b。
接着，参照图10，在接触孔12b、12c的侧面、底面和层间绝缘膜11的上表面上，例如按照溅射方法形成膜厚约30nm的钛膜(图中未示出)。在该钛膜上，例如按照溅射方法等形成膜厚约50nm的氮化钛膜。钛膜和氮化钛膜成为阻挡层金属13。在该阻挡层金属13上，例如按照CVD方法形成钨膜14。
接着，参照图11，在钨膜14上形成抗蚀剂图形51。以该抗蚀剂图形51作为掩模，通过对钨膜14和阻挡层金属13实施各向异性腐蚀，分别形成上层连接布线14a、14b、14c。然后，除去抗蚀剂图形51。
接着，参照图12，为了覆盖上层连接布线14a、14b、14c，在层间绝缘膜11上还形成氧化硅膜等绝缘膜15。如上所述，完成SRAM存储器单元的主要部分。
在上述SRAM存储器单元中，如图6～图8所示，即使接触孔12c的开口端位置配置在与栅电极4a、4d重叠的位置上，利用存在作为直接覆盖栅电极4a、4d各自两侧面的腐蚀阻止膜的氧化硅膜7和氮化硅膜8，可以经过各向异性腐蚀不露出栅电极4a、4d的表面，可以容易自对准地露出n-源区9b的表面。
由此，可以使接触孔12c中埋入的上层布线14b和栅电极4a、4d不短路，缩小SRAM存储器单元的区域。
此外，在形成接触孔12b时，即使与场隔离膜3平面重叠那样来配置，利用存在氮化硅膜8和氧化硅膜7，就不会过度腐蚀场隔离膜3的表面。
此外，通过插入接触孔12b的接触部分，导入n型杂质，自对准地形成n+漏区10a，可以在其内部包含位于场隔离膜3附近位置的元件形成区域部分的结晶缺陷。由此，可以抑制从上层连接布线14a向硅衬底1的漏泄电流。根据这些结果，可获得进行期望工作并且进一步缩小芯片尺寸的半导体器件。
此外，如图5所示，期望作为腐蚀阻止膜的氧化硅膜7和氮化硅膜8的其膜厚t比栅电极4a、4d和栅极上层绝缘膜6a、6b的高度H薄。而且，作为相邻的栅电极4a、4d的间隔D比膜厚t的两倍长。由此，在图8所示的工艺中，在接触孔12c的底部确实可以露出n-源区9b。
再有，图6、图7和图8所示的形成接触孔的腐蚀中采用的腐蚀气体是一个例子，如果相对于腐蚀层间绝缘膜11时的腐蚀率来说氮化硅膜8的腐蚀率达到十分之一以下的条件，那么就不限于上述例子。
此外，在腐蚀氮化硅膜8时，如果相对于氮化硅膜8的腐蚀率来说氧化硅膜7的腐蚀率达到十分之一以下的条件，那么就不限于上述条件。
特别地，作为层间绝缘膜11，通过采用添加硼和磷等杂质的氧化硅膜，可以进一步增大层间绝缘膜11和氮化硅膜8的腐蚀选择比。
实施例2
下面说明配有本发明实施例2的SRAM存储器单元的半导体器件。参照图13，在层间绝缘膜11上形成的上层连接布线14d与接触孔12b中埋入部分的上表面部分地连接。此外，上层连接布线14e与接触孔12c中埋入部分的上表面部分地连接。
未连接上层连接布线14d的被埋入接触孔12b中的部分的上表面处于比层间绝缘膜11的上表面低的位置。同样地，未连接上层连接布线14e的被埋入接触孔12c中的部分上表面处于比层间绝缘膜11的上表面低的位置。再有，由于除此以外的结构与实施例1中说明的图12所示的结构相同，所以同一部件附以相同的符号，并省略其说明。
在上述存储器单元中，在接触孔12b、12c的各自埋入部分中形成凹陷16a、16b。下面，采用附图说明上述存储器单元的制造方法的一例。参照图15，在图10所示的工艺后，在钨膜14上形成抗蚀剂图形52。
以该抗蚀剂图形52作为掩模，通过对钨膜14和阻挡层金属13实施各向异性腐蚀，露出层间绝缘膜11的上表面。为了除去在露出的层间绝缘膜11的上表面上存在的腐蚀残渣，实施预定的过腐蚀。
通过该过腐蚀，还腐蚀在接触孔12b、12c中分别埋入的钨膜14和阻挡层金属13，分别形成凹陷16a、16b。然后，除去抗蚀剂图形52。由此，分别形成上层连接布线14d、14e、14f。
按照上述存储器单元，与实施例1中说明的存储器单元相比，可以进一步缩小各上层连接布线14d、14e、14f的间隔。
就是说，如图14和图15所示，即使作为照相制版能力的最小分辨宽度为Lo，也可以将例如上层连接布线14e左侧端部压缩在距接触孔12b中埋入的钨膜右端部分的水平距离L1内。
同样，可以将上层连接布线14f左侧端部压缩在距接触孔12c中埋入的钨膜14右端部分的水平距离L2内。其结果，可以实现形成在层间绝缘膜11上的上层连接布线区域，从而进一步实现存储器单元区域的缩小化。
实施例3
下面说明配有本发明实施例3的SRAM存储器单元的半导体器件。参照图16和图17，特别形成栅电极4e和4f。如图17所示，在该栅电极4e中，在元件形成区域20c中形成比其它部分长的栅电极的栅极长度。
同样地，对于栅电极4f来说，在元件形成区域20d中形成比其它部分长的栅电极的栅极长度。再有，对于除此以外的结构来说，由于与实施例1中说明的图2所示的结构相同，所以对同一部件附以相同的符号并省略其说明。
在该存储器单元中，在图17所示的负载晶体管T5中，n+漏区10c和位于该n+漏区10c侧的栅电极4e侧面正下方的硅衬底1的主表面的距离S1与n+源区10d和位于该n+源区10d侧的栅电极4e侧面正下方的硅衬底1的主表面的距离S2实际上相等。
另一方面，在实施例1中说明的与SRAM存储器单元对应的区域中，如图18所示，对应的距离S1变得比距离S2长。因此，在负载晶体管T5中，如图18所示，p-源区9c变成一种寄生电阻R。
在本实施例的SRAM存储器单元中，作为负载晶体管T5、T6，通过制成没有上述寄生电阻R的晶体管，工作的偏差降低，晶体管的工作更稳定。
另一方面，对于存取晶体管T1、T2来说，期望是有寄生电阻的晶体管。而且，对于驱动晶体管T3、T4来说，期望是没有寄生电阻的晶体管。
再有，在图16所示的结构中，驱动晶体管T3、T4是有寄生电阻的晶体管，通过适当配置接触孔12b、12c，可以制成没有寄生电阻的晶体管。
对于存取晶体管T1、T2来说，利用寄生电阻的存在可以有意地降低电流驱动能力。对于驱动晶体管T3、T4来说，电流驱动能力比较高，没有工作的偏差。
由此，可以使存取晶体管T1、T2的电流驱动能力与驱动晶体管T3、T4的电流驱动能力之比(β比)增大，其结果，可以进一步稳定SRAM存储器单元的工作。
再有，在上述各实施例中，在实例中列举说明了SRAM存储器单元，但使接触孔与栅电极平面重叠的结构除了可以用于SRAM以外，例如还可以用于DRAM等其它半导体器件，可以容易地实现半导体芯片的缩小化或高集成化。
此外，不仅对于各晶体管的连接来说，而且对于使形成各晶体管的p阱或n阱等电位的接触孔12k、12m来说，都可以将接触孔按与场隔离膜3平面重叠那样来配置，可以进一步缩小芯片尺寸。
一般可以认为，以上披露的实施例在所有方面都是例示而不是限制的实施例。本发明的范围不限于上述说明，而由权利要求书来表示，意在包括与权利要求范围同等意义和范围内的所有变更。
Claims (9)
1.一种半导体器件，其中，
具备：在半导体衬底(1)的主表面上形成的第一导电型区域(2a)；在所述半导体衬底(1)的主表面上在由元件隔离膜(3)分隔的所述第一导电型区域的表面上形成的元件形成区域(20a)；形成在所述元件形成区域中的预定半导体元件(T3)；形成在所述半导体衬底上以便覆盖所述半导体元件的绝缘膜(11)；在所述绝缘膜上形成的露出所述元件形成区域表面的第一接触孔(12c)，
所述半导体元件具有：以横过所述元件形成区域的方式形成的电极部分(4a)；夹置所述电极部分且在所述元件形成区域的一侧和另一侧上形成的具有第一杂质浓度的第二导电型的一对第一杂质区域(9a、9b)；形成在所述第一杂质区域中以便包含所述第一接触孔的接触部分且具有比所述第一杂质浓度高的第二杂质浓度的第二导电型的第二杂质区域(10b)，
在所述绝缘膜和所述半导体元件之间，形成与所述绝缘膜腐蚀特性不同的腐蚀阻止膜(7、8)，以便与所述电极部分两侧面直接连接，覆盖所述电极部分，
所述第一接触孔的开口端的位置以与所述电极部分平面重叠的方式配置，
还具有静态存储器单元，该静态存储器单元包括：栅极和漏极交叉连接的一对驱动晶体管(T3、T4)；使源极与所述驱动晶体管的各自漏极连接的一对存取晶体管(T1、T2)；使漏极与所述驱动晶体管的各自漏极连接，栅极与所述驱动晶体管的各自栅极连接的一对负载晶体管(T5、T6)，
所述一对驱动晶体管中的一个是所述半导体元件，
还具备：埋入到所述第一接触孔中的导电体部分(14e)；形成在所述绝缘膜上并且与所述导电体部分电连接的布线层(14e)，
所述布线层覆盖所述导电体部分的上表面的一部分，
未被所述布线层覆盖的所述导电体部分的上表面处于比所述绝缘膜的上表面低的位置(16b)。
2.如权利要求1的半导体器件，其中，
所述绝缘膜包括氧化硅膜，
所述腐蚀阻止膜至少包括氮化硅膜。
3.如权利要求2的半导体器件，其中，
所述腐蚀阻止膜还包括形成在所述氮化硅膜下侧的氧化硅膜。
4.如权利要求2的半导体器件，其中，
所述绝缘膜含有用于提高与所述腐蚀阻止膜的腐蚀选择比的杂质。
5.如权利要求4的半导体器件，其中，
所述杂质包含磷或者硼。
6.如权利要求1的半导体器件，其中，
还包括以与所述电极部分隔开间隔并且横过所述元件形成区域的方式形成的其他电极部分(4d)，
所述其他电极部分被至少与侧面直接连接的所述腐蚀阻止膜覆盖，
所述第一接触孔的开口端的位置以与所述其他电极重叠的方式配置。
7.如权利要求6的半导体器件，其中，
所述电极部分和所述其他电极部分的间隔比所述腐蚀阻止膜的膜厚的两倍长，
所述腐蚀阻止膜的膜厚比所述电极部分以及所述其他电极部分的高度薄。
8.如权利要求1的半导体器件，其中，
所述第二杂质区域是经由所述第一接触孔的所述接触部分引入杂质而形成的。
9.如权利要求1的半导体器件，其中，
在所述层间膜内还具有第二接触孔(12b)，
在所述第二接触孔底部形成有具有所述第二杂质浓度的所述第二导电型的杂质区域(10a)，
所述第二接触孔的开口端的位置以与所述元件隔离绝缘膜重叠的方式配置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110511 Termination date: 20140429 |