JPH04179268A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04179268A JPH04179268A JP2307666A JP30766690A JPH04179268A JP H04179268 A JPH04179268 A JP H04179268A JP 2307666 A JP2307666 A JP 2307666A JP 30766690 A JP30766690 A JP 30766690A JP H04179268 A JPH04179268 A JP H04179268A
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＴＦＴ （ＴｈｉｎＦ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置に関
する。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置に関
する。
近年、ＳＲＡＭなどの素子を高密度に集積する半導体装
置では、半導体基板に形成された素子上に’Ｉ’ Ｆ
Ｔを積層する積層型半導体装置が提案されている。（例
えば、日経マイクロデバイス、 １９８８年、９月号、
１２３〜１３０頁参照） 第４図は従来の半導体装置の一例を示す半導体チップの
断面図である。
置では、半導体基板に形成された素子上に’Ｉ’ Ｆ
Ｔを積層する積層型半導体装置が提案されている。（例
えば、日経マイクロデバイス、 １９８８年、９月号、
１２３〜１３０頁参照） 第４図は従来の半導体装置の一例を示す半導体チップの
断面図である。
第４図に示すように、Ｐ型シリコン基板１の上に設けた
ゲート酸化膜２と、ゲート酸化膜２の上に設けたゲート
電極４と、ゲート電極４に整合して設けたＮ型のドレイ
ン領域４１及びソース領域４２と、ゲート電極の側面に
設けた側壁絶縁膜８と、ゲート酸化膜２を開口してドレ
イン領域４１と接続して設けた引出電極５と、ゲート電
極４及び引出電極５を含む表面に設けたゲート酸化膜９
と、引出電極５の上のゲート酸化膜９を開１コして引出
電極５と接続し、ゲート酸化膜９上に設けた薄い多結晶
シリコン層１］と、ドレイン領域４１及びソース領域４
２」二の多結晶シリコン層１１に選択的にＮ型不純物を
導入して設けたＴＦＴのドレイン領域４３及びソース領
域４４とを有して構成される。
ゲート酸化膜２と、ゲート酸化膜２の上に設けたゲート
電極４と、ゲート電極４に整合して設けたＮ型のドレイ
ン領域４１及びソース領域４２と、ゲート電極の側面に
設けた側壁絶縁膜８と、ゲート酸化膜２を開口してドレ
イン領域４１と接続して設けた引出電極５と、ゲート電
極４及び引出電極５を含む表面に設けたゲート酸化膜９
と、引出電極５の上のゲート酸化膜９を開１コして引出
電極５と接続し、ゲート酸化膜９上に設けた薄い多結晶
シリコン層１］と、ドレイン領域４１及びソース領域４
２」二の多結晶シリコン層１１に選択的にＮ型不純物を
導入して設けたＴＦＴのドレイン領域４３及びソース領
域４４とを有して構成される。
この従来の半導体装置は、ＴＰＴのドレイン領域及びソ
ース領域をイオン注入法で形成するが、４Ｍｂｉｔ以上
のＳＲＡＭの様な高集積の装置では第１及び第２のゲー
ト絶縁膜の厚さはｌｏｎｍ前後、又、多結晶シリコン層
の厚さもリーク電流対策の為に０．２〜３０ｎｍ程度と
薄膜化されるので、ソース領域及びドレイン領域形成用
のイオン注入の際に不純物の分散が５０ｎｍ以上ある様
な場合、つき抜けを起こし下層のＭＯＳ）ランシスタに
注入され特性の悪化を引き起こすという問題点がある。
ース領域をイオン注入法で形成するが、４Ｍｂｉｔ以上
のＳＲＡＭの様な高集積の装置では第１及び第２のゲー
ト絶縁膜の厚さはｌｏｎｍ前後、又、多結晶シリコン層
の厚さもリーク電流対策の為に０．２〜３０ｎｍ程度と
薄膜化されるので、ソース領域及びドレイン領域形成用
のイオン注入の際に不純物の分散が５０ｎｍ以上ある様
な場合、つき抜けを起こし下層のＭＯＳ）ランシスタに
注入され特性の悪化を引き起こすという問題点がある。
また、ＴＰＴはドレイン領域とゲート電極の間にオフセ
ット長Ｘ、を設けることで第５図に示すようにリーク電
流を低減できることが知られている。
ット長Ｘ、を設けることで第５図に示すようにリーク電
流を低減できることが知られている。
しかし、ＴＰＴのソース領域及びドレイン領域にイオン
注入する際、チャネル部分のマスクとしてフォトレジス
ト膜が用いられるが、目合せマークは多結晶シリコン層
が薄いため下層で形成されたものを用いるので、ゲート
電極に対するマスクの目合せずれとシリコン層に対する
マスクの目合せずれの２つが重なる欠点があり、オフセ
、ット長の自由度を低下させるという問題点がある。例
えば１回の目合せずれが±０．１５μｍであれば最大０
．３μｍの目合せずれを生じ、オフセット長を０．３μ
ｍ以下にする′ことができない。
注入する際、チャネル部分のマスクとしてフォトレジス
ト膜が用いられるが、目合せマークは多結晶シリコン層
が薄いため下層で形成されたものを用いるので、ゲート
電極に対するマスクの目合せずれとシリコン層に対する
マスクの目合せずれの２つが重なる欠点があり、オフセ
、ット長の自由度を低下させるという問題点がある。例
えば１回の目合せずれが±０．１５μｍであれば最大０
．３μｍの目合せずれを生じ、オフセット長を０．３μ
ｍ以下にする′ことができない。
本発明の第１の半導体装置は、、一導電型半導体基板上
に設けた第１のゲート絶縁膜と、前記第１のゲート絶縁
膜上に設けたゲート電極と、前記ゲート電極に整合して
前記半導体基板に設けた逆導電型のソース領域及びドレ
イン領域と、前記第１のゲート絶縁膜に設けた開口部の
前記ドレイン領域と接続して設けた引出電極と、前記ゲ
ート電極及び引出電極を含む表面に設けた第２のゲート
絶縁膜と、前記第２のゲート絶縁膜に設けた開口部の前
記引出電極と接続し且つ前記ゲート電極との間に所要の
間隔（オフセット長）を有して形成された第１の高融点
金属硅化物層と、前記第１の高融点金属硅化物層を含む
表面に設けて前記第１と の高融点金属硅化物層をショットキー接合を形成する一
導電型の多結晶シリコン層と、前記ソース領域上の前記
多結晶シリコン層の上に設けた第２の高融点金属硅化物
層とを有する。
に設けた第１のゲート絶縁膜と、前記第１のゲート絶縁
膜上に設けたゲート電極と、前記ゲート電極に整合して
前記半導体基板に設けた逆導電型のソース領域及びドレ
イン領域と、前記第１のゲート絶縁膜に設けた開口部の
前記ドレイン領域と接続して設けた引出電極と、前記ゲ
ート電極及び引出電極を含む表面に設けた第２のゲート
絶縁膜と、前記第２のゲート絶縁膜に設けた開口部の前
記引出電極と接続し且つ前記ゲート電極との間に所要の
間隔（オフセット長）を有して形成された第１の高融点
金属硅化物層と、前記第１の高融点金属硅化物層を含む
表面に設けて前記第１と の高融点金属硅化物層をショットキー接合を形成する一
導電型の多結晶シリコン層と、前記ソース領域上の前記
多結晶シリコン層の上に設けた第２の高融点金属硅化物
層とを有する。
本発明の第２の半導体装置は、、一導電型半導体基板−
１−に設けた第１のゲー■・絶縁膜と、前記第１のゲ−
１・絶縁膜上に設けたグーｌ−電極と、１）ＩＪ記ゲー
ト電極に整合して前記半導体基板に設けた逆導電型のソ
ース・ドレイン領域と、前記ゲート電極の側面に設けた
側壁絶縁膜と、前記ゲート絶縁膜に設けた開口部の前記
ソース・ドレイン領域の表面に設けた第１の高融点金属
硅化物層と、前記ゲート電極及びソース・ドレイン領域
の上に設けた第２のゲート絶縁膜と、一方のソース・ド
レイン領域上の前記第２のゲート絶縁膜に設けた開口部
の前記第１の高融点金属硅化物層とショットキー接合を
形成し且つ前記第２のり゛−ト絶縁膜上に設けた一導電
型の多結晶シリコン層と、他方の前記ソースドレイ）領
域上の前記多結晶シリコン層の−上に設けた第２の高融
点金属硅化物層とを有する。
１−に設けた第１のゲー■・絶縁膜と、前記第１のゲ−
１・絶縁膜上に設けたグーｌ−電極と、１）ＩＪ記ゲー
ト電極に整合して前記半導体基板に設けた逆導電型のソ
ース・ドレイン領域と、前記ゲート電極の側面に設けた
側壁絶縁膜と、前記ゲート絶縁膜に設けた開口部の前記
ソース・ドレイン領域の表面に設けた第１の高融点金属
硅化物層と、前記ゲート電極及びソース・ドレイン領域
の上に設けた第２のゲート絶縁膜と、一方のソース・ド
レイン領域上の前記第２のゲート絶縁膜に設けた開口部
の前記第１の高融点金属硅化物層とショットキー接合を
形成し且つ前記第２のり゛−ト絶縁膜上に設けた一導電
型の多結晶シリコン層と、他方の前記ソースドレイ）領
域上の前記多結晶シリコン層の−上に設けた第２の高融
点金属硅化物層とを有する。
ニー実施例〕
次に、本発明について図面を参照し、て説明する。
第１図は本発明の一実施例を示す半導体チップの断面図
である。
である。
第１図に示すように、Ｐ型シリコン基板１の一生面に設
けた素子形成領域の表面を熱酸化してゲート酸化膜２を
設け、ゲート酸化膜２を選択的にエツチングしてドレイ
ン形成領域の一部に開口部を設ける。次に、開口部を含
む表面に多結晶シリコン層を堆積してリンを不純物濃Ｋ
１０２０ｃｍ−”程度に導入し、熱処理により多結晶
シリコン層から開口部のＰ型シリコン基板１の表面にリ
ンを拡散させてＮ＋型のドレイン領域３を形成する。次
に、多結晶シリコン層を選択的にエツチングしてゲート
酸化膜上のゲート電極４及び開口部のドレイン領域３と
接続する引出電極５を形成する。次に、ゲート電極４及
び引出電極５をマスクとし、てリンイオンを低濃度にイ
オン注入し、Ｐ型シリコン基板１の表面にＮ″′型のド
レイン領域６及びソース領域７を形成する。次に、ゲー
ト電極４及び引出電極５を含む表面にＣＶＤ法により酸
化シリコン膜を堆積してエッチバックしゲート電極４及
び引出電極５の側面にのみ、酸化ソリコン膜を残して側
壁部８を形成する。次に、ゲート電極４及び引出電極５
と側壁部８をマスクとしてヒ素イオンを高濃度にイオン
注入しＮ″′型のドレイン領域６及びソース領域７と接
続するＮ′型のＦレイン領域６ａ及びソース領域７ａを
形成してＬＤＤ構造のソース・ド１．・イン構造を形成
する。次に、ゲート電極４及び引出電極５を含む表面に
ＣＶＤ法により酸化シリコン膜を堆積してゲート酸化膜
９を形成し、引出電極５の上のゲート酸化膜９を選択的
にエツチングして開口部を設ける。次に、開１−１部を
含む表面にチタン層及びシリコン層を選択的に順次堆積
し熱処理して形成したチタンシリサイド層１０を設けて
引出電極５と接続し、チタンシリサイド層１０を含む表
面にチタンシリザイト゛層との間にショットキー接合を
形成する１０ｎｍ程度の薄い非晶質シリコン層を堆積し
て熱処理した多結晶シリコン層１１を形成し、ソース領
域７．７ａ、、、）−の多結晶シリコン層１１の上に選
択的にチタンシリサイド層１２を設ける。ここで、ゲー
ト電極４とＴＰＴのドレイン領域となるチタンシリサイ
ド層１０との間のオフセット長Ｘ１はゲート電極４に対
するチタンシリサイド層１０の１回の目合せ余裕度を考
慮すればよく、オフセット長Ｘ１の自由度を広げること
か可能で、従来例と同じ余裕度のときオフセット長Ｘ１
は最小０．１５μｍを実現できる。
けた素子形成領域の表面を熱酸化してゲート酸化膜２を
設け、ゲート酸化膜２を選択的にエツチングしてドレイ
ン形成領域の一部に開口部を設ける。次に、開口部を含
む表面に多結晶シリコン層を堆積してリンを不純物濃Ｋ
１０２０ｃｍ−”程度に導入し、熱処理により多結晶
シリコン層から開口部のＰ型シリコン基板１の表面にリ
ンを拡散させてＮ＋型のドレイン領域３を形成する。次
に、多結晶シリコン層を選択的にエツチングしてゲート
酸化膜上のゲート電極４及び開口部のドレイン領域３と
接続する引出電極５を形成する。次に、ゲート電極４及
び引出電極５をマスクとし、てリンイオンを低濃度にイ
オン注入し、Ｐ型シリコン基板１の表面にＮ″′型のド
レイン領域６及びソース領域７を形成する。次に、ゲー
ト電極４及び引出電極５を含む表面にＣＶＤ法により酸
化シリコン膜を堆積してエッチバックしゲート電極４及
び引出電極５の側面にのみ、酸化ソリコン膜を残して側
壁部８を形成する。次に、ゲート電極４及び引出電極５
と側壁部８をマスクとしてヒ素イオンを高濃度にイオン
注入しＮ″′型のドレイン領域６及びソース領域７と接
続するＮ′型のＦレイン領域６ａ及びソース領域７ａを
形成してＬＤＤ構造のソース・ド１．・イン構造を形成
する。次に、ゲート電極４及び引出電極５を含む表面に
ＣＶＤ法により酸化シリコン膜を堆積してゲート酸化膜
９を形成し、引出電極５の上のゲート酸化膜９を選択的
にエツチングして開口部を設ける。次に、開１−１部を
含む表面にチタン層及びシリコン層を選択的に順次堆積
し熱処理して形成したチタンシリサイド層１０を設けて
引出電極５と接続し、チタンシリサイド層１０を含む表
面にチタンシリザイト゛層との間にショットキー接合を
形成する１０ｎｍ程度の薄い非晶質シリコン層を堆積し
て熱処理した多結晶シリコン層１１を形成し、ソース領
域７．７ａ、、、）−の多結晶シリコン層１１の上に選
択的にチタンシリサイド層１２を設ける。ここで、ゲー
ト電極４とＴＰＴのドレイン領域となるチタンシリサイ
ド層１０との間のオフセット長Ｘ１はゲート電極４に対
するチタンシリサイド層１０の１回の目合せ余裕度を考
慮すればよく、オフセット長Ｘ１の自由度を広げること
か可能で、従来例と同じ余裕度のときオフセット長Ｘ１
は最小０．１５μｍを実現できる。
第２図は本発明の第２の実施例を示す半導体チップの断
面図である。
面図である。
第２図に示すように、ゲート電極及び引出電極をＮ型不
純物をＦ−プした多結晶シリコン層２１及びチタンシリ
サイド層２２及び多結晶シリコン層２３からなる３層構
造で形成し、ドレイン領域３、．６．６ａ及びソース領
域７．７ａ、を形成後、ゲート電極４及び引出電極を含
む表面に設けたゲート酸化膜９を開口して引出電極の上
面を露出し、引出電極の−に面の多結晶シリコン層２３
をエツチングして除去して引出電極のチタンシリサイド
層２２を含む表面にシリコン層１１を堆積する以外は第
１の実施例と同様の構成を有してＴＰＴのドレインを自
己整合的に形成できる利点がある。
純物をＦ−プした多結晶シリコン層２１及びチタンシリ
サイド層２２及び多結晶シリコン層２３からなる３層構
造で形成し、ドレイン領域３、．６．６ａ及びソース領
域７．７ａ、を形成後、ゲート電極４及び引出電極を含
む表面に設けたゲート酸化膜９を開口して引出電極の上
面を露出し、引出電極の−に面の多結晶シリコン層２３
をエツチングして除去して引出電極のチタンシリサイド
層２２を含む表面にシリコン層１１を堆積する以外は第
１の実施例と同様の構成を有してＴＰＴのドレインを自
己整合的に形成できる利点がある。
なお、チタンシリサイド層２２の代りにチタン層を用い
てシリコン層１１と反応させシリサイド層を形成しても
良い。
てシリコン層１１と反応させシリサイド層を形成しても
良い。
ここで゛、オフセット長Ｘ２はゲート電極と引出電極と
の間隔で決められ、目金ぜずれの影響を受けない。例え
は４Ｍｂｉｔ ＳＲＡＭの場合には０．５〜０．５５μ
ｍ程度となる。
の間隔で決められ、目金ぜずれの影響を受けない。例え
は４Ｍｂｉｔ ＳＲＡＭの場合には０．５〜０．５５μ
ｍ程度となる。
第３図は本発明の第３の実施例を示す半導体チップの断
面図である。
面図である。
第３図に示すように、Ｐ型シリコン基板１の一主面に設
けた素子形成領域の表面を熱酸化してゲート酸化膜２を
設け、ゲート酸化膜２の上に多結晶シリコン層３１を選
択的に設け、多結晶シリコン層３１をマスクとしてリン
イオンを低濃度にイオン注入してＰ型シリコン基板ｌの
表面にドレイン領域６及びソース領域７を形成する。次
に、多結晶シリコン層３１の側面に側壁部８を形成し、
多結晶シリコン層３１及び側壁部８をマスクとしてヒ素
イオンを高濃度にイオン注入してドレイン領域６及びソ
ース領域７の夫々と接続するドレイン領域６ａ及びソー
ス領域７ａを形成する。次に、側壁部をマスクとしてゲ
ート酸化膜２をエツチングし、ドレイン領域６ａ及びソ
ース領域７ａの表面を露出させ、全面にチタン層を堆積
して熱処理し、多結晶シリコン層３１及びドレイン領域
６ａ及びソース領域７ａの表面と反応させてチタンシリ
サイド層３２，３３．３４を形成し、未反応のチタン層
を除去する。次に、全面に酸化シリコン膜を堆積してゲ
ート酸化膜９を形成し、ゲート酸化膜９を選択的にエツ
チングしてチタンシリサイド層３３の表面を露出させる
。次に、全面にシリコン層１０を堆積してチタンシリサ
イド層３３との間にショットキー接合を形成し、ソース
領域７．７ａ上のシリコン層１０の表面に選択的にチタ
ンシリサイド層１】を設ける。ここで、オフセット長Ｘ
３は側壁部８の幅により自己整合的に形成される。
けた素子形成領域の表面を熱酸化してゲート酸化膜２を
設け、ゲート酸化膜２の上に多結晶シリコン層３１を選
択的に設け、多結晶シリコン層３１をマスクとしてリン
イオンを低濃度にイオン注入してＰ型シリコン基板ｌの
表面にドレイン領域６及びソース領域７を形成する。次
に、多結晶シリコン層３１の側面に側壁部８を形成し、
多結晶シリコン層３１及び側壁部８をマスクとしてヒ素
イオンを高濃度にイオン注入してドレイン領域６及びソ
ース領域７の夫々と接続するドレイン領域６ａ及びソー
ス領域７ａを形成する。次に、側壁部をマスクとしてゲ
ート酸化膜２をエツチングし、ドレイン領域６ａ及びソ
ース領域７ａの表面を露出させ、全面にチタン層を堆積
して熱処理し、多結晶シリコン層３１及びドレイン領域
６ａ及びソース領域７ａの表面と反応させてチタンシリ
サイド層３２，３３．３４を形成し、未反応のチタン層
を除去する。次に、全面に酸化シリコン膜を堆積してゲ
ート酸化膜９を形成し、ゲート酸化膜９を選択的にエツ
チングしてチタンシリサイド層３３の表面を露出させる
。次に、全面にシリコン層１０を堆積してチタンシリサ
イド層３３との間にショットキー接合を形成し、ソース
領域７．７ａ上のシリコン層１０の表面に選択的にチタ
ンシリサイド層１】を設ける。ここで、オフセット長Ｘ
３は側壁部８の幅により自己整合的に形成される。
以上説明したように本発明はＴＰＴのドレイン、ソース
をチタンシリサイド層とシリコン層の間のショットキー
バリアを用いて形成することにより、イオン注入法を用
いる場合に生ずる下層のＭＯＳ）ランジスタへのイオン
の突き抜けを防止することができ、さらに、シリコン膜
の薄膜化を可能とするのでリークを低減することが可能
となるという効果を有する。
をチタンシリサイド層とシリコン層の間のショットキー
バリアを用いて形成することにより、イオン注入法を用
いる場合に生ずる下層のＭＯＳ）ランジスタへのイオン
の突き抜けを防止することができ、さらに、シリコン膜
の薄膜化を可能とするのでリークを低減することが可能
となるという効果を有する。
また、本発明は目金せずれを抑えることができ、オフセ
ット長の設定自由度を広くすることができるという効果
を有する。
ット長の設定自由度を広くすることができるという効果
を有する。
第１図乃至第３図は本発明の第１乃至第３の実ｈ（１例
を示す半導体チップの断面図、第４図は従来の半導体装
置の一例を示す半導体チ、ツブの断面図、第５図はＴ
Ｐ Ｔのオフセットの有無によるゲート電圧とドレイン
電流との関係を示す図である。 ■・・・・・Ｐ型シリコン基板、２，９ ゲート酸化
膜、３ 、 ６ 、 ６ ａ、・・・・ドレイン領域、
７．７；ｉ・・ソース領域、４・・・・ケート電極、５
・・・ 引出電極、８・・・・側壁絶縁膜、１０．１２
・・・・・チタンシリサイド層、１１・・・・・多結晶
シリコン層、２１゜２３．３１・・・・・多結晶シリコ
ン層、２２，３２゜３３．３４ ・・・・チタンシリサ
イド層、４］・・・・・ ドレイン領域、４２ ・・・
ソース領域、４３・・・ ドレイン領域、４４・ ソー
ス領域、Ｘ、、Ｘ２．Ｘ３゜Ｘ４・・オフセット長。 代理人 弁理士 内 原 晋
を示す半導体チップの断面図、第４図は従来の半導体装
置の一例を示す半導体チ、ツブの断面図、第５図はＴ
Ｐ Ｔのオフセットの有無によるゲート電圧とドレイン
電流との関係を示す図である。 ■・・・・・Ｐ型シリコン基板、２，９ ゲート酸化
膜、３ 、 ６ 、 ６ ａ、・・・・ドレイン領域、
７．７；ｉ・・ソース領域、４・・・・ケート電極、５
・・・ 引出電極、８・・・・側壁絶縁膜、１０．１２
・・・・・チタンシリサイド層、１１・・・・・多結晶
シリコン層、２１゜２３．３１・・・・・多結晶シリコ
ン層、２２，３２゜３３．３４ ・・・・チタンシリサ
イド層、４］・・・・・ ドレイン領域、４２ ・・・
ソース領域、４３・・・ ドレイン領域、４４・ ソー
ス領域、Ｘ、、Ｘ２．Ｘ３゜Ｘ４・・オフセット長。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板上に設けた第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に設けたゲート電極と、
前記ゲート電極に整合して前記半導体基板に設けた逆導
電型のソース領域及びドレイン領域と、前記第１のゲー
ト絶縁膜に設けた開口部の前記ドレイン領域と接続して
設けた引出電極と、前記ゲート電極及び引出電極を含む
表面に設けた第２のゲート絶縁膜と、前記第２のゲート
絶縁膜に設けた開口部の前記引出電極と接続し且つ前記
ゲート電極との間に所要の間隔（オフセット長）を有し
て形成された第１の高融点金属硅化物層と、前記第１の
高融点金属硅化物層を含む表面に設けて前記第１の高融
点金属硅化物層とショットキー接合を形成する一導電型
の多結晶シリコン層と、前記ソース領域上の前記多結晶
シリコン層の上に設けた第２の高融点金属硅化物層とを
有することを特徴とする半導体装置。 ２、引出電極が逆導電型の多結晶シリコン層である請求
項１記載の半導体装置。 ３、引出電極がゲート電極と同時に形成した導電層及び
高融点金属硅化物層を順次堆積して設けた２層構造であ
り且つ第２のゲート絶縁膜上に設けた一導電型多結晶シ
リコン層とショットキー接合を形成する請求項１記載の
半導体装置。 ４、一導電型半導体基板上に設けた第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に設けたゲート電極と、
前記ゲート電極に整合して前記半導体基板に設けた逆導
電型のソース・ドレイン領域と、前記ゲート電極の側面
に設けた側壁絶縁膜と、前記ゲート絶縁膜に設けた開口
部の前記ソース・ドレイン領域の表面に設けた第１の高
融点金属硅化物層と、前記ゲート電極及びソース・ドレ
イン領域の上に設けた第２のゲート絶縁膜と、一方のソ
ース・ドレイン領域上の前記第２のゲート絶縁膜に設け
た開口部の前記第１の高融点金属硅化物層とショットキ
ー接合を形成し且つ前記第２のゲート絶縁膜上に設けた
一導電型の多結晶シリコン層と他方の前記ソースドレイ
ン領域上の前記多結晶シリコン層の上に設けた第２の高
融点金属硅化物層とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307666A JP3010729B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307666A JP3010729B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179268A true JPH04179268A (ja) | 1992-06-25 |
| JP3010729B2 JP3010729B2 (ja) | 2000-02-21 |
Family
ID=17971785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307666A Expired - Lifetime JP3010729B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3010729B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622431A1 (de) * | 1995-12-07 | 1997-06-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben |
-
1990
- 1990-11-14 JP JP2307666A patent/JP3010729B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622431A1 (de) * | 1995-12-07 | 1997-06-12 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3010729B2 (ja) | 2000-02-21 |
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