KR100690913B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는 일부가 리세스된 제1 활성영역이 정의된 반도체 기판, 제1 활성영역에 형성된 불순물 영역 사이의 채널 상에 형성된 제1 게이트, 및 리세스된 활성 영역의 프로파일에 따라 상면이 리세스된 구조를 가지는 제2 게이트를 구비한다.
반도체 소자, 리세스 구조, 쉐어드 콘택

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 2b는 상기 도 2a에서 I-I'선으로 절단한 면을 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정을 순차적으로 나타낸 레이아웃도들이다.
도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정을 순차적으로 나타낸 단면도들로서, 각각 상기 도 4a 내지 도 8a에서 I-I 선으로 절단한 면을 나타낸다.
(도면의 주요부분에 대한 부호의 설명)
10: 반도체 기판 11A: 제1 활성 영역
11B: 제2 활성 영역 11C: 제3 활성 영역
11D: 제4 활성 영역 13: 소자 분리 영역
20A, 20B: 리세스 영역 31: 제1 게이트
33: 제2 게이트 35: 제3 게이트
37: 제4 게이트 40: 불순물 영역
50: 스페이서 60: 실리사이드막
70: 층간 절연막 80A, 80B: 쉐어드 콘택
90A ~ 90J: 메탈 콘택 Q1: 제1 패스 트랜지스터
Q2: 제2 패스 트랜지스터 Q3: 제1 풀다운 트랜지스터
Q4: 제2 풀다운 트랜지스터 Q5: 제1 풀업 트랜지스터
Q6: 제2 풀업 트랜지스터
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰도가 향상된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 크기 및 디자인룰(design rule)이 점차 축소되어 미세화됨에 따라 소자의 집적도가 증가되고 있다. 이에 따라 SRAM과 같은 반도체 메모리 소자나 CPU와 같은 반도체 로직 소자의 경우에는 게이트와 활성 영역 간을 서로 연결하는 쉐어드 콘택(shared contact)이 주고 사용되고 있다.
그런데, 이러한 쉐어드 콘택을 형성하기 위한 쉐어드 콘택홀 형성시 게이트와 활성 영역의 단차로 인하여 게이트의 측벽을 둘러싸고 있는 스페이서의 과도한 식각이 초래될 수 있다. 이로 인하여 스페이서의 하부에 형성된 활성 영역에 피팅(pitting) 현상이 일어날 수 있다. 이러한 활성 영역에서의 피팅 현상은 일반적으로 풀업 트랜지스터의 접합누설전류(junction leakage current)를 발생시키는 원인이 된다. 또한, 이러한 접합누설전류는 특히 에스램 셀의 인버터(invertor) 동작 특성을 나타내는 SNM(static noise margin) 수준을 낮추는 등 반도체 소자의 신뢰성을 열화시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 쉐어드 콘택홀 형성시 발생할 수 있는 피팅 현상을 최소화함으로써 신뢰성이 향상된 반도체 소자를 제공하고자 하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 일부가 리세스된 제1 활성영역이 정의된 반도체 기판, 상기 제1 활성영역에 형성된 불순물 영역 사이의 채널 상에 형성된 제1 게이트, 및 상기 리세스된 활성 영역의 프로파일에 따라 상면이 리세스된 구조를 가지는 제2 게이트를 구비한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 활성영역이 정의된 반도체 기판을 제공하는 단계, 상기 제1 활성영역에 리세스 영역을 형성하는 단계, 상기 제1 활성영역에 제1 게이트 및 상기 리세스 영역의 프로파일에 따라 상면이 리세스된 제2 게이트를 형성하는 단계, 및 상기 제1 및 제2 게이트에 의해 노출된 상기 제1 활성 영역에 불순물 영역을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화 도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하에서 도 1 내지 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해서 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 완전(full) CMOS SRAM 소자로써 하나의 셀은 제1 및 제2 패스 트랜지스터(Q1, Q2), 제1 및 제2 풀다운 트랜지스터(Q3, Q4), 제1 및 제2 풀업 트랜지스터(Q5, Q6)로 구성된다.
이 때, 제1 및 제2 풀다운 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
여기서, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(Q5)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(Q6)가 제 2 인버터를 구성한다.
제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(Q1)과 제2 패스 트랜지 스터(Q2)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제1 및 제2 패스 트랜지스터(Q1, Q2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃도이고, 도 2b는 도 2a의 I-I'선에 따른 절단면을 도시한 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 소자분리 영역(13)으로 인해 정의된 제1 활성 영역(11A)을 구비한다. 이러한 제1 활성 영역(11A)의 상부에는 제1 게이트(31) 및 제2 게이트(33)가 각각 교차한다. 이 때, 제1 게이트(31)는 제1 활성 영역(11A)에 형성된 불순물 영역 사이의 채널 영역의 상부를 통과하도록 형성되어, 제1 활성 영역(11A) 상에 전술한 제1 풀업 트랜지스터(Q5)를 형성하게 된다. 또한, 제2 게이트(33)는 그 단부(33A)가 제1 활성 영역(11A)의 일단부와 교차되며, 제1 활성 영역(11A)에 형성된 어느 하나의 불순물 영역에 인접하여 형성된다.
이러한 제1 활성 영역(11A)에는 전술한 제2 게이트(33)와 그 인접한 불순물 영역 간에 쉐어드 콘택(80A)이 구비될 수 있다.
이러한 제1 활성 영역(11A)의 상부를 I-I' 선을 따라서 절단한 단면을 도시한 도 2b를 참조하면, 전술한 제1 활성 영역(11A)은 일부가 리세스되어 형성된 리세스 영역(20A)을 구비한다.
여기서 제1 활성 영역(11A) 상에 형성된 제2 게이트(33A)는 제1 활성 영역 (11A)에 구비된 리세스 영역(20A)에 걸쳐 형성된 것이다. 이러한 제2 게이트(33A)의 상면은 제1 활성 영역(11A)에 형성된 리세스 영역(20A)의 프로파일이 반영된 리세스 구조를 갖는다.
이렇게 리세스된 상면을 구비한 제2 게이트(33A)는 그 인접한 활성 영역의 상면과의 단차가 감소하게 된다. 따라서, 제2 게이트(33A)와 그 인접한 활성 영역에 형성된 불순물 영역(40)을 연결하는 쉐어드 콘택(80A)을 형성하는 경우, 종래에 문제시 되었던 게이트와 활성 영역의 단차로 인한 활성 영역의 피팅 현상이 최소화될 수 있는 것이다.
여기서, 전술한 리세스 영역(20A)은 소자분리 영역(13)과 인접하여 활성 영역(11A) 상에 형성될 수 있다. 또한, 리세스 영역(20A)의 깊이는 활성 영역의 상면으로부터 약 500 ~ 3000Å 정도일 수 있는데, 본 발명의 목적범위 내에서 적절하게 조절될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 소자는 필요에 따라서 일반적인 메탈 콘택(90A)을 더 구비할 수 있다. 또한, 제1 활성 영역(11A) 상에 형성된 불순물 영역(40)은 LDD 구조일 수 있으며, 이러한 불순물 영역(40)의 상부와 게이트의 상부는 실리사이드막(60)이 더 형성될 수 있다. 이러한 실리사이드막은 Co, Ni, Ti 등의 금속성분을 각각 단독으로 또는 이들을 조합하여 이용할 수 있다.
여기서 설명되지 않은 도면부호 70은 층간 절연막을 나타낸다. 또한, 도면으로 도시되지는 않았으나, 전술한 제1 및 제2 게이트의 하부에는 게이트 절연막이 더 형성될 수 있다.
한편, 다시 도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 전술한 제1 활성 영역(11A)과는 독립된 제2 활성 영역(11B)을 더 구비할 수 있다. 이 때, 제2 활성 영역(11B)은 제1 활성 영역(11A)과 분리되어 평행하게 형성될 수 있다. 여기서, 제2 게이트(33)는 제2 활성 영역(11B)과 교차되도록 연장되어 형성될 수 있다. 이로써 제2 게이트(33)는 제2 활성 영역 상에 트랜지스터(Q6), 예를 들면 제2 풀업 트랜지스터를 형성할 수 있다.
여기서, 제2 활성 영역(11B)에 형성된 구조물은 전술한 제1 활성 영역(11A)에 형성된 구조물과 실질적으로 동일하되 대칭되는 구조를 가질 수 있다. 구체적으로, 제2 활성 영역(11B)은 상기 제1 활성 영역(11A)과 마찬가지로 리세스 영역을 구비할 수 있다. 이 때, 연장된 제1 게이트(31)는 이러한 리세스 영역 상에 걸쳐 제2 활성 영역(11B)과 교차될 수 있으며, 제2 활성 영역(11B) 상에서 연장된 제1 게이트는 인접한 활성 영역의 상면과의 단차가 감소된다. 또한, 이러한 제2 활성 영역(11B) 상에는 연장된 제1 게이트(31)와 그 인접한 불순물 영역 간에 쉐어드 콘택(80B)이 더 형성될 수 있다.
이렇듯 제2 활성 영역(11B)에 대한 구체적인 구조는 제1 활성 영역(11A)에 비하여 상대적인 배치만 상이할 뿐이고 그 구성은 양 활성 영역에 있어서 실질적으로 동일하다. 따라서, 이에 대한 구체적인 설명은 생략하기로 한다.
한편, 본 발명의 일 실시예에 따른 반도체 소자는 전술한 제1 활성 영역(11A) 및 제2 활성 영역(11B)과는 독립된 제3 활성 영역(11C) 및 제4 활성 영역(11D)을 더 구비할 수 있다. 이 때, 제3 활성 영역(11C)은 제1 활성 영역(11A)과 평행하되, 제1 활성 영역(11A)을 중심으로 상기 제2 활성 영역(11B)과는 반대 영역에 위치할 수 있다. 또한, 제4 활성 영역(11D)은 제2 활성 영역(11B)과 평행하되, 제2 활성 영역(11B)을 중심으로 상기 제1 활성 영역(11A)과는 반대 영역에 위치할 수 있다.
여기서, 제1 게이트(31)는 연장되어 제3 활성 영역(11C) 상에 트랜지스터(Q3)를 구성할 수 있는데, 예를 들면 제1 풀다운 트랜지스터일 수 있다. 또한, 제2 게이트(33)도 연장되어 제4 활성 영역(11D) 상에 트랜지스터(Q4)를 더 구성할 수 있으며, 예를 들면 제2 풀다운 트랜지스터일 수 있다.
나아가, 이러한 제3 활성 영역(11C) 및 제4 활성 영역(11D) 상에는 전술한 제1 게이트 및 제2 게이트와는 독립된 다른 제3 및 제4 게이트를 포함하는 별도의 트랜지스터를 더 구비할 수 있다. 다시 말하면, 제3 활성 영역(11C)은 제3 게이트(35)를 포함하여 형성된 트랜지스터(Q1)가 더 구비될 수 있고, 제4 활성 영역(11D)은 제4 게이트(37)를 포함하여 형성된 트랜지스터(Q2)가 더 구비될 수 있는 것이다. 이 때 형성된 트랜지스터는 예를 들면 제1 패스 트랜지스터 또는 제2 패스 트랜지스터일 수 있다.
설명되지 않은 도면 부호 90A 내지 90J는 메탈 콘택을 의미한다.
이하, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 상술하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 또한, 도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소 자의 제조 방법을 설명하기 위한 레이아웃을 도시한 평면도이며, 도 4b 내지 도 8b는 상기 레이아웃도 상에서의 I-I' 선에 따라 절단된 면에 대한 단면을 공정순서에 따라 도시한 단면도들이다.
먼저 반도체 기판을 제공한다(S10).
도 4a를 참조하면, 반도체 기판은 소자분리 영역(13)에 의해 정의되는 제1 활성 영역(11A)을 구비한다. 이 때, 제1 활성 영역(11A)과 평행한 제2 활성 영역(11B)이 더 구비될 수 있다. 나아가, 제1 활성 영역(11A)과 평행하며, 제1 활성 영역(11A)을 중심으로 제2 활성 영역(11B)과는 반대쪽에 존재하는 제3 활성 영역(11C)이 더 구비될 수 있으며, 또한 제2 활성 영역(11B)과 평행하며, 제2 활성 영역(11B)을 중심으로 제1 활성 영역(11A)과는 반대 영역에 존재하는 제4 활성 영역(11D)도 동시에 형성될 수 있다. 도 4b는 상기 도 4a에 있어서 제1 활성 영역(11A)의 상부의 길이 방향에 따라 절단한 단면을 도시한다.
다음으로, 제1 활성 영역에 리세스 영역을 형성한다(S20).
도 5a를 참조하면, 상기 제1 활성 영역(11A) 상에 리세스 영역(20A)을 형성한다. 이 때, 기판상에 정의된 제2 활성 영역(11B)에도 동시에 리세스 영역(20B)을 형성할 수 있다. 여기서, 리세스 영역이 각각 구비된 제1 활성 영역(11A)과 제2 활성 영역(11B)은 서로 대칭적인 구조라고 할 수 있다.
또한, 도 5b에 도시된 바와 같이, 이러한 리세스 영역(20A)은 소자분리 영역(13)과 인접하도록 형성될 수 있다. 여기서 활성 영역 상에 형성되는 리세스 영역(20A)은 그 깊이가 500 내지 3000Å 정도로 형성될 수 있는데, 본 발명의 목적 범 위 내에서 적절하게 조절될 수 있다. 이러한 도 5b는 제1 활성 영역(11A)을 포함하는 절단면을 도시한 것이지만, 제2 활성 영역(11B)을 포함하는 절단면에도 실질적으로 동일하게 적용될 수 있으므로, 제2 활성 영역(11B)에 대한 설명을 생략하기로 한다.
이러한 각각의 활성 영역 상에 리세스 영역을 형성하는 방법으로서는 예를 들면 건식 식각 또는 습식 식각 등에 의할 수 있는데, 이에 한정되는 것은 아니다. 이러한 방법은 본 발명이 속하는 기술 분야의 당업자에게 잘 알려져 있으므로, 그 구체적인 설명은 생략하기로 한다.
또한, 별도로 도시하지는 않았으나, 리세스 영역을 포함하는 활성 영역의 상면에는 게이트 절연막을 더 형성할 수 있다.
다음으로, 제1 및 제2 게이트를 형성한다(S30).
도 6a를 참조하면, 제1 게이트(31)는 제1 활성 영역(11A)과 교차하는 영역(31A)를 형성하여 후술할 불순물 영역 형성 공정에 의해 제1 활성 영역(11A) 상에 트랜지스터를 구성할 수 있도록 위치시킨다.
또한, 제2 게이트(33)는 그 단부(33A)가 제1 활성 영역(11A)의 단부와 겹쳐지도록 형성한다. 여기서, 제2 게이트(33)의 단부(33A)는 공정상 마진을 확보하기 위하여 통상적인 게이트 라인보다 폭이 넓은 해머(hammer) 형태일 수 있다.
이러한 제1 활성 영역(11A) 상에 형성된 제1 및 제2 게이트의 단면은 도 6b에 도시된 바와 같다.
도 6b를 참조하면, 제2 게이트(33)의 단부(33A)는 제1 활성 영역(11A)에 형 성된 리세스 영역(20A) 상에 형성되며, 소자 분리 영역과 활성 영역에 걸쳐 형성될 수 있다. 이 때, 폴리실리콘과 같은 게이트 물질 증착시, 리세스 영역이 충분히 매립될 수 있도록 한다. 이로써, 형성된 제2 게이트의 상면이 활성 영역의 리세스 영역의 깊이만큼 함께 리세스될 수 있다. 이로 인하여, 제2 게이트와 그 인접한 제1 활성 영역과의 단차가 감소될 수 있는 것이다.
여기서, 게이트 물질로서는 폴리실리콘을 사용할 수 있는데, 이에 한정되는 것은 아니다.
한편, 도 6a에 도시된 바와 같이, 제1 게이트(31)는 연장되어 그 단부(31B)가 제1 활성 영역(11A)과는 독립된 제2 활성 영역(11B)과 교차되도록 형성할 수 있다. 이 때, 제1 게이트(31)의 단부(31B)는 제2 활성 영역(11B)에 형성된 리세스 영역 상에 위치할 수 있다. 이러한 제2 활성 영역(11B)에 있어서의 구체적인 구조는 전술한 제1 활성 영역(11A)에서의 구성과 실질적으로 동일하므로 그 구체적인 설명은 생략하기로 한다.
또한, 제1 게이트(31)는 제1 활성 영역(11A)을 기준으로 상기 제2 활성 영역과는 반대 영역에 평행하게 위치한 제3 활성 영역(11C)에 독립된 트랜지스터를 형성할 수 있도록 더 연장되어, 제3 활성 영역(11C) 상에 교차 영역(31C)을 형성할 수 있다.
또한, 제2 게이트(33)는 제2 활성 영역(11B) 상에 독립된 트랜지스터를 구성할 수 있도록 연장되어, 제2 활성 영역(11B)과 교차 영역(33B)을 형성할 수 있다. 나아가, 제2 게이트(33)는 제2 활성 영역(11B)을 기준으로 상기 제1 활성 영역(11A)과는 반대쪽에 평행하게 위치한 제4 활성 영역(11D)에 트랜지스터를 형성할 수 있도록 더 연장 되어, 제4 활성 영역(11D) 상에 교차 영역(33D)을 형성할 수 있다.
한편, 전술한 제1 및 제2 게이트 형성시에는 제3 활성 영역(11C) 상에 제3 게이트(35)를, 제4 활성 영역(11D) 상에 제4 게이트(37)를 동시에 형성할 수 있다. 이러한 제3 게이트(35) 및 제4 게이트(37)는 제1 및 제2 게이트와는 독립된 게이트 구조로서, 각각 제3 및 제4 활성 영역 상에 독립된 트랜지스터를 구성할 수 있다.
이러한 게이트를 형성하는 방법은 본 발명이 속하는 기술 분야의 당업자들에게 잘 알려져 있으며, 본 발명이 그 구체적인 방법에 의해 제한되지는 않으므로, 본 명세서에 있어서 그 설명을 생략하도록 한다.
이어서, 각 활성 영역에 불순물 영역을 형성한다(S40).
도 7a를 참조하면, 제1 게이트(31)와 제2 게이트(33)에 의해 노출된 제1 활성 영역(11A) 상에 불순물을 도포하여 불순물 영역을 형성한다. 이로써, 제1 활성 영역(11A) 상에는 제1 게이트(31)를 포함하는 트랜지스터(Q5)가 형성될 수 있다.
이 때, 제1 게이트(31) 및 제2 게이트(33)에 의해 노출된 제2 활성 영역(11B) 상에도 동시에 불순물 영역을 형성할 수 있다. 이로써 제2 활성 영역(11B) 상에 제2 게이트(33)를 포함하는 트랜지스터(Q6)가 형성될 수 있다.
나아가, 제1 게이트(31) 및 제3 게이트(35)에 의해 노출된 제3 활성 영역(11C)과 제2 게이트(33) 및 제4 게이트(37)에 의해 노출된 제4 활성 영역(11D) 상에도 동시에 불순물 영역을 형성할 수 있다. 이로써, 제3 활성 영역(11C)에는 제1 게이트(31)를 포함하는 트랜지스터(Q3)와 제3 게이트(35)를 포함하는 트랜지스터(Q1)가 형성될 수 있으며, 제4 활성 영역(11D)에는 제2 게이트(33)를 포함하는 트랜지스터(Q4)와 제4 게이트(37)를 포함하는 트랜지스터(Q2)가 형성될 수 있다.
도 7b를 참조하면, 이러한 불순물 영역은 LDD 구조로 형성될 수 있다. 또한, 이러한 불순물 영역을 형성하는 단계의 전 또는 후에 본 발명의 목적 범위 내에서 스페이서(50)를 형성하거나 게이트와 상부와 불순물 영역의 상부에 실리사이드막(60)을 형성할 수 있다. 이러한 실리사이드막(60)은 Co, Ni, Ti 등과 같은 금속 성분을 이용하여 형성할 수 있다.
이러한 불순물 영역을 형성하기 위한 이온 주입 공정 등이나 스페이서와 실리사이드막을 형성하는 방법은 당업자에게 잘 알려져 있으므로, 본 명세서에서는 그 설명을 생략하기로 한다.
계속하여, 쉐어드 콘택을 더 형성할 수 있다(S50).
도 8a를 참조하면, 제2 게이트(33A)와 제1 활성 영역(11A)에 형성된 불순물 영역 중 제2 게이트에 인접한 불순물 영역을 연결하는 쉐어드 콘택(80A)을 형성한다.
도 8b에 도시된 바와 같이, 쉐어드 콘택(80A)은 제2 게이트(33A)의 상부와 그에 인접한 불순물 영역(40)을 연결할 수 있다.
이 때, 제1 게이트(31)와 제2 활성 영역(11B)에 형성된 불순물 영역 중 제1 게이트에 인접한 불순물 영역을 연결하는 쉐어드 콘택(80B)을 동시에 형성할 수 있다. 또한, 필요에 따라 각종 도전층에는 쉐어드 콘택 형태가 아닌 메탈 콘택(90A) 이 더 형성될 수 있는데, 이러한 쉐어드 콘택과 메탈 콘택은 동시에 형성될 수 있다.
이러한 쉐어드 콘택과 메탈 콘택을 형성하는 공정은 본 발명이 속하는 기술분야의 당업자에게 잘 알려져 있으므로 본 명세서에 있어서 그 구체적인 설명은 생략하기로 한다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 각각의 트랜지스터에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 더 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따르면, 쉐어드 콘택이 형성되는 영역에서의 게이트와 활성 영역의 단차를 줄일 수 있다. 따라서, 본 발명의 실시예들에 따라서 제조된 반도체 소자는 쉐어드 콘택 형성시 활성 영역의 피팅 현상을 감소시킴으로써 그 신 뢰성이 향상될 수 있다.

Claims (21)

  1. 일부에 리세스 영역을 갖는 제1 활성영역이 정의된 반도체 기판;
    상기 제1 활성영역에 형성된 불순물 영역 사이의 채널 상에 형성된 제1 게이트; 및
    상기 리세스 영역의 프로파일에 따라 상면이 리세스된 구조를 가지는 제2 게이트를 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 리세스 영역이 소자분리영역과 인접하여 형성된 반도체 소자.
  3. 제1항에 있어서,
    상기 리세스 영역의 깊이는 500 ~ 3000Å 인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 활성 영역에는 상기 제2 게이트와 그 인접한 상기 불순물 영역을 연결하는 쉐어드 콘택이 더 구비된 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 기판에는 제1 활성 영역과 분리된 제2 활성 영역이 더 정의되고,
    상기 제2 게이트는 상기 제2 활성 영역 상으로 연장되어 트랜지스터를 형성하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 활성 영역은 일부가 리세스된 활성 영역이고, 상기 제2 게이트는 상기 제2 활성영역에 연장되어 상기 리세스된 활성 영역의 프로파일에 따라 상면이 리세스된 구조를 가지는 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 게이트는 상기 제2 활성 영역에 형성된 불순물 영역 사이의 채널 상에 형성되고, 상기 제2 활성 영역에는 상기 제1 게이트와 그 인접한 상기 불순물 영역을 연결하는 쉐어드 콘택이 더 구비된 반도체 소자.
  8. 제5항에 있어서,
    상기 반도체 기판에는 상기 제1 및 제2 활성영역과는 독립된 제3 및 제4 활성영역이 더 정의된 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 및 제2 게이트는 연장되어 각각 상기 독립된 제3 및 제4 활성영역에 트랜지스터를 구성하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제3 및 제4 활성영역은 각각 독립된 다른 트랜지스터를 더 구비하는 반도체 소자.
  11. 제1 활성영역이 정의된 반도체 기판을 제공하는 단계;
    상기 제1 활성영역에 리세스 영역을 형성하는 단계;
    상기 제1 활성영역에 제1 게이트 및 상기 리세스 영역의 프로파일에 따라 상면이 리세스된 제2 게이트를 형성하는 단계; 및
    상기 제1 및 제2 게이트에 의해 노출된 상기 제1 활성 영역에 불순물 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 리세스 영역을 소자분리영역과 인접한 영역에 형성하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 리세스 영역의 깊이를 500 ~ 3000Å로 형성하는 반도체 소자의 제조방법.
  14. 제11항에 있어서,
    상기 제1 활성 영역에 상기 제2 게이트와 그 인접한 상기 불순물 영역을 연결하는 쉐어드 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 반도체 기판에는 제1 활성 영역과 분리된 제2 활성 영역이 더 정의되고,
    상기 제2 게이트는 상기 제2 활성 영역 상으로 연장되어 트랜지스터를 형성하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 리세스 영역을 형성하는 단계는 상기 제2 활성영역에 리세스 영역을 동시에 형성하는 단계이고,
    상기 제2 게이트는 상기 제2 활성영역에 연장되어 상기 리세스된 활성 영역의 프로파일에 따라 상면이 리세스된 구조를 가지는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 불순물 영역을 형성하는 단계시 상기 제1 및 제2 게이트에 의해 노출된 상기 제2 활성 영역에도 불순물 영역을 형성하고,
    상기 불순물 영역을 형성하는 단계 후에 상기 제1 활성 영역에 상기 제2 게이트와 인접한 상기 불순물 영역을 연결하는 쉐어드 콘택 및 상기 제2 활성 영역에 상기 제1 게이트와 인접한 상기 불순물 영역을 연결하는 쉐어드 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 반도체 기판에는 상기 제1 및 제2 활성영역과 독립된 제3 및 제4 활성영역이 더 정의된 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 및 제2 게이트를 형성하는 단계는 상기 제1 및 제2 게이트를 각각 상기 독립된 제3 및 제4 활성영역의 상부에 연장하여 형성하는 반도체 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 및 제2 게이트를 형성하는 단계는 상기 제3 활성영역 상에 제3 게이트 및 상기 제4 활성영역 상에 제4 게이트를 동시에 형성하는 반도체 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 불순물 영역을 형성하는 단계시 상기 제1 및 제3 게이트에 의해 노출된 제3 활성영역과 상기 제2 및 제4 게이트에 의해 노출된 상기 제4 활성영역에도 불순물 영역을 형성하는 반도체 소자의 제조 방법.
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