1278865 14448pif.doc 九、發明說明： ^本發明主張來自韓國專利第2003-59102號之優先 權，该案係於2003年8月20日向韓國知識產權局提出申 請。本發明整體上參照了上述專利。 【發明所屬之技術領域】 本發明是關於一種快閃記憶體設備，且特別是關於 一種快閃兄憶體設備的程式化控制電路以及使用該程式化 控制電路來執行程式化操作的控制方法。 【先前技術】 、通系’快閃記憶體(flash memory)設備具有讀取操作、 程式化操作和抹除操作等功能。快閃記憶體設備的程式化 操作疋通過熱電子注入法(h〇t eiectr〇n injecti〇n)來實現 的。而快閃記憶體設備的抹除操作則是通過存在於記憶胞 (memory cell)的閘浮置閘極(打〇ating gate)和源極(s〇urce)之 間的 Fowler-Nordheim (FN)穿隧（tunnding)而得以實現 的。 ^閃記憶體設備所具有的三種基本操作是由於記憶 胞偏壓的大小變化而産生的。實際上，在傳統的分裂閘型 (split-gate-type)快閃記憶體設備的程式化操作中，程式化 電流在被程式化的記憶胞的源極和汲極(drain)之間流動。 美國專利6014331號揭露了一種用於程式化傳統分裂閘型 快閃記憶體設備的參考電路，在此本發明也將其作爲參考 而有所借鑒。 傳統分裂閘型快閃記憶體包括以先行後列的矩陣結 1278865 14448pif.doc 構排列的記憶胞，如圖1所示，其爲傳統分裂閘型快閃記 憶體記憶胞矩陣的一小部分的方塊圖。如圖1所示，記憶 胞C00-C02共用一個字線(word line) WLO而記憶胞C10-C12共用一個字線WL1，而所有的這六個記憶胞C00-C02 以及C10-C12共用一個共源極線（common source line) SL0。另外，記憶胞C00和CIO共用一個位元線(bit line) BLO，而記憶胞C01和C11共用一個位元線BL1，記憶 胞C02和C12共用一個位元線BL2。 圖2爲傳統分裂閘型快閃記憶體其中一個記憶胞的 剖視圖。如圖2所示，分裂閘型快閃記憶體記憶胞1〇包 括基質（substrate) 11、源極12、汲極13、浮置閘極14以 及控制閘（control gate) 15。傳統分裂閘型快閃記憶體記憶 胞10的程式化操作是通過通道17和絕緣層16將産生於 源極12的熱載體(hot carrier)注入浮置閘極14而得以實現 的。 在下文中’將結合圖3具體描述根據傳統技術而製 作的快閃記憶體設備的程式化控制電路。在圖3的記憶胞 C10，閘極與字線WL1相連，汲極與位元線bl〇相接而 源極與源極線SL0相連。同時，記憶胞c 10也與記憶胞c〇〇 共用一個源極線SL0和一個位元線BL0。 程式化控制電路20與位元線BL0相接，而位元線 BL0連接到即將被程式化的記憶胞ci〇的汲極。程式化 控制電路20包括第一開關控制部分21、第一開關電路 m、反相器(inverter) 22、第二開關控制部分23、第二開 1278865 14448pif.doc 關電路24和電流槽(current sink) N3。當記憶胞cl〇程式 化時，第一開關電路N1和第二開關電路24開啓而不同 的偏壓就會施加於字線WL1、位元線BL〇以及源極線 SLO。舉例來說，在記憶胞ci〇程式化操作過程中，高達 4V的偏壓作用於字線WL1，〇·8ν的偏壓施加於位=線 BL0而4.5V的偏壓作用於源極線SL0。與此同時，在字 線WL0的偏壓為0V，其與沒有被程式化的記憶胞c〇〇 的閘極相接。儘管在圖3中沒有繪示，在位元線BU和 BL2也可以施加一個高偏壓，例如5¥的偏壓。 當記憶胞C10被程式化時，有4V的偏壓作用於字線 WL1，而記憶胞C10被開啓以便程式化電流&在記憶胞 C10的源極和汲極之間流動。隨著程式化操作繼續，記憶 胞cio的閘極的臨界電壓(threshold v〇ltage)也慢慢上升。 結果，僅僅憑藉作用於記憶胞C10閘極上的偏壓（圖2 中的VG)所引發的，流動於記憶胞α〇的源極（圖2 中的12)和汲極（圖2中的13)之間的程式化電流化將 趨於降低甚至消失。 更爲具體地說，完成程式化操作所需要的時間將隨 著被程式化的記憶胞的特性的變化而變化。因此，特別長 時間的程式化操作會導致某些記憶胞的過度程式化(〇ve= programming)。而過度程式化能夠使得某些注入的電子在 程式化操作過程中，甚至時抹除操作結束後仍然停留在記 憶胞的浮置閘極（圖2中的14)。 這種現象極大地受到記憶胞上被程式化的操作次數 1278865‘ 14448pif.doc 和此記憶胞的特性的影響。換句話說也就是，合 ，，的時間超過記憶胞完成程式化操作所。二= 時，記憶胞就有可能被過度程纽。缺作 持續的時間从以移出必要數量的電子時，在=== 過程中被注人記憶胞中的某些電子將仍 _
胞的閘極中。 U 例如，假設某些電子沒有被釋放而仍然保留在記情 胞CIO的閘極中，當記憶胞C1G再次被程式化時，那磨 在記憶胞C1G的浮置閘極中將再次注人多餘的電子。二 果在記憶胞C10的浮置閘極中，會含有超過預期數量= 、此外，在程式化操作過程中，通常必須以程式化電 流Ip在整個程式化操作中維持不變的方式將電子注入纪 憶胞C1G的浮置閘極巾。_，#太多㈣子存在於記 憶胞C1G的浮置祕巾時，程式化電流Ip賴於降低甚 至中斷’從而導致位元線BL〇不能獲得預期的程式化電 流Ip。由於這個中斷，第一開關電路N1和第二開關電路 24將被開啓，位元線BL〇的電壓通過電流槽N3 變爲0V。 由此，穿通現象(pUnch through)將可能在與正被程式 化的記憶胞cio共用位元線BL0和源極線SL〇的記憶胞 C00中發生。穿通現象表示著電流開始在記憶胞〔〇〇的 源極和汲極之間流動，即使是在記憶胞c〇〇關閉的情況 下。因爲沒有被程式化的記憶胞c〇〇與記憶胞Cl〇共用 1278865* 14448pif.doc 2極線SLG和位元線BLG❿導致了最終的穿通現象的發 當與記憶胞C00的汲極相連的位元線動的電 爲0V時，相對之下較高的偏壓（如4,5V)將作用於源極 線SLO。結果導致，即使記⑽⑽沒有被開啓，由於 源極和汲極之間存在較大的電壓，在記憶胞⑽的源極 和沒極之間仍然存在電流。如此穿通現象將降低記憶胞的 性能且縮短了記憶胞的操作壽命。 另外，當位元線BLO的電壓變爲ov時，記憶胞α〇 的過度知式化將存在很大的可能性。這主要時因爲電子將 從記憶胞CIO的源極，連續不斷地被注入記憶胞cl〇的 浮置閘極，這種現象即使在程式化電流不存在於位元線 BL0的情況下也不會終止。由此可見，在程式化操作過程 中，控制位元線的電壓波動於預計的範圍内是很必要的。 【發明内容】 本發明提供了一種在程式化操作過程之中能夠控制 位元線電壓變化的用於快閃記憶體設備的程式化控制電 路’並提出了程式化控制電路的程式化控制方法。 本發明提供了一種用於快閃記憶體設備的程式化控 制電路，其中快閃記憶體設備則是利用記憶胞（其中每個 記憶胞皆與字線、位元線、源極線相連且程式化電流作用 於位元線上）的矩陣排列而組成。程式化控制電路的實施 例包括電位感控部件、開關控制部件、電流槽和開關電路。 電位感控部件受第一程式化控制信號開啟或關閉，然後比 11 1278865· 14448pif.doc 較與被程式化的記憶胞連接的位元線的電壓（在下文中統 稱位元線電壓）和參照電壓，最後輸出基於比較結果而得 出的電壓控制信號。根據電壓控制信號和第二程式化控^ 信號，開關控制部件輸出開關偏壓信號。根據參照偏^信 號，電流槽提供預計的電流給接地電壓。開關電路耦接於 位元線和電流槽之間，其回應於開關偏壓信號而開啓或關 閉。 本發明的另外實施例提出了一種快閃記憶體設備的 程式化控制方法，其中快閃記憶體設備則是利用記憶胞（其 中每一記憶胞皆與字線、位元線、源極線相連且程式化電 流作用於位元線上）的矩陣排列而組成。此程式化控制方 法包括下列步驟：產生程式化控制信號，開啓與被程式化 的記憶胞的位元線相接的開關電路，回應程式化控制信 號，根據程式化控制信號和位元線電壓輸出電壓控制信 號，根據電壓控制信號而使開關電路開啓或關閉，以控制 位元線電壓值，以及當程式化控制信號消失時終止相應記 憶胞的程式化操作。 為讓本發明之上述和其他目的、特徵和優點能更明 顯易懂’下文特舉本發明之較佳實施例，並配合所附圖式， 作詳細說明如下。 【實施方式】 根據本發明的一實施例，圖4繪示了程式化控制電 路100和刀4閘型快閃記憶體(SpHt_gate_type mem〇ry) 圮憶胞(memory cell)矩陣中具有代表性的一部分。如圖4 12 1278865* 14448pif.doc 所示’㊂己憶胞cio的閘極(gate)與字線(word iine) WL1相 接’圯憶胞cio的汲極(drain)與位元線(bit iine) bl〇相 連而兄憶胞CIO的源極(source)與源極線(s〇urce line) SLO 相接。記憶胞CIO與記憶胞c：00共用源極線SL〇和位元 線BL0，其中記憶胞c〇〇的閘極與字線WL〇相接。 程式化控制電路1〇〇與位元線（與被程式化的記憶 胞的汲極相接）相連。爲了下面的描述，假設圖4中的記 憶胞C10爲被選中的程式化記憶胞，其中程式化控制電 路100與位元線BL0相接。 程式化控制電路100包括電位感控部件1〇1、第一開 關控制部件102、第一開關電路103、反相器（inverter) 1〇4、 第二開關控制部件105、第二開關電路106和電流槽1〇7。 電位感控部件101首先比較位元線Bl〇的電壓VBL (從接點ND輸出）和參照電壓VREF，然後基於比較結 果輸出電壓控制信號CTL。 電位感控部件101包括比較元件11〇和邏輯電路 120。比較το件ι10受第一程式化控制信號pR〇G開啟或 關閉。一旦比較元件11〇受開啟，就會比較電壓和 參照電壓VREF，而輸出比較結果的信號DIFF。比較元 件110的結構將結合圖5在下面做進一步描述。 根據第一程式化控制信號PROG、第二程式化控制信 唬DIN以及比較結果信號DIFF，邏輯電路12〇輸出電壓 控制信號CTL。如圖4所示，邏輯電路12〇可由反相器121 和反及閘(NAND gate) 122和123組成。反相器121反相 13 12 7 8 δ ^j^48pif.doc 第二程式化控制信號DIN且輸出經過反向的第二程式化 控制彳s 5虎/DIN。反及閘122根據第一程式化控制信號 PROG和比較結果信號DIFF輪出處於預設電位的邏輯信 唬LS。反及閘123根據反向第二程式化控制信號/mN和 邏輯#號LS輸出電壓控制信號。正如在這一技術領 域具有豐富經驗的人所知的，邏輯電路12〇可以多種電路 來實施，其中每一種實施電路都能基於輸入信號pR〇c}、 DIFF和DIN的狀態而輸出，壓控制信號CIX。另外，反 相器104和121也可以由反相第二程式化控制信號Dm 且向反及閘123和第二開關控制部件1〇5輸出反相第二程 式化控制信號/DIN的反相器所替代。 第一程式化控制信號PROG控制快閃記憶體設備的 整個程式化操作，而第二程式化控制信號DIN則控制記 憶胞C10的程式化操作。 第一開關控制部件102通過輸入端IN1接受第一高 壓VHM’並通過第二輸入端IN2接受電壓控制信號ctl : 根據電壓控制信號CTL，第一開關控制部件1〇2輸出第 一開關偏壓信號Vswbl。 更爲具體的説，舉例而言，當電壓控制信號Ctl開 啟(enable)時，第一開關控制部件1〇2輸出第一高壓vHm 作爲第一開關偏壓信號Vswbl至輸出端out，而此時第 一開關偏壓信號Vswbl會升上邏輯高電位。反之，當電 壓控制彳§號CTL被關閉(disable)B寺，第一開關控制部件1 〇2 並不向輸出端OUT輸出第一高壓VHM，而第一開關偏 14 I2788^48pifdoc 壓信號將降到邏輯低電位。 根據第一開關偏壓信號Vswbl，第一開關電路1〇3 會開啓或關閉。如圖4所示，第一開關電路1 〇3可以是一
個 N 型金氧半(metal oxide semiconductor)電晶體，即 NMOS 型電晶體。因此，在下文中將把第一開關電路丨〇3稱為 NM0S型電晶體103，第一開關偏壓信號Vswbl作用於 NM0S型電晶體103的閘極，NM0S型電晶體ι〇3的汲 極與位元線BL0相接而NM0S型電晶體1〇3的源極與第 二開關電路106相連。 反相器104反相第^一程式化控制信號DIN並輸出反 相的第二程式化控制信號/DIN。第二開關控制部件1 〇5 通過第一輸入端IN1接受第二高壓VHN而通過第二輸入 端IN2接受反相後的第二程式化控制信號/DiN。根據反 相後的第二程式化控制信號/DIN，第二開關控制部件ι〇5 輸出第二開關偏壓信號Vswb2。 具體舉例說，當反相後的第二程式化控制信號/din 處於邏輯高電位時，第二開關控制部件1〇5輸出第二高壓 VHN作爲第二開關偏壓信號Vswb2至輸出端〇uT，^第 二開關偏壓信號Vswb2會提升至邏輯高電位。反之，各 反相後的第二程式化控制信號/DIN處於邏輯低電位時， 第二開關控制部件1〇5便不會輸出第二高壓vHN至輸出 端OUT，而第二開關偏壓信號Vswb2將降低至邏輯:電 位。 在本實施例中，第二高壓VHN可以設定為低於第— 15 1278865. 14448pif.doc 高壓VHM。 第二開關電路106根據第二開關偏壓信號Vswb2而 開啓或關閉。如圖4所示，第二開關電路1〇6可以通過 PMOS電晶體（即P型金氧半電晶體）131和NMOS電 晶體132實現。第二開關偏壓信號vswb2作用於PMOS 電晶體131和NMOS電晶體132的閘極，pm〇S電晶體 131和NMOS電晶體132的汲極與NMOS電晶體103的 源極相連。同時，PMOS電晶體131的源極與第二高壓VHN 相連，而NMOS電晶體132的源極與電流槽1〇7連接。 電流槽107根據偏壓Vb而開啓，提供電流1〇。如圖 4所示，電流槽107可以通過一 NMOS電晶體得以實現。 因此，在下文中將電流槽107稱爲NMOS電晶體107。 偏壓Vb作用於NMOS電晶體107的閘極。NMOS電晶 體107的汲極與NMOS電晶體132的源極相連而NMOS 電晶體107的源極與接地電壓相接。 以下結合圖5進一步描述比較元件11〇的結構和操 作。如圖5所示，比較元件11〇包括啓動控制電路m、 差動放大器112和輸出控制電路113。 啓動控制電路111根據第一程式化控制信號PROG 啓動或關閉差動放大器112。本實施例的啓動控制電路HI 包括反相器51、PMOS型電晶體52和NMOS型電晶體53。 反相器51反相第一程式化控制信號PR〇G並輸出反相後 的第一程式化控制信號/PROG。反相後的第一程式化控 制信號/PROG輸入PMOS型電晶體52和NMOS型電晶 16 1278865 14448pif.doc 體53的閘極。PM〇s型電晶體52和NM〇s型電晶體53 的汲極與接點NDC相接而NM〇S電晶體53的源極則與 接地電壓相連。
如圖5所示，差動放大器112在啓動控制電路111 的控制下而開啓或關閉。本實施例的差動放大器112包括 PM0S型電晶體61-63和67，以及NMOS型電晶體64-66。 PMOS型電晶體61的源極與内部電壓VCC相接，反向的 第一程式化控制信號/PROG則輸入到PMOS型電晶體61 的閘極。另外，PMOS型電晶體61的汲極，以及pm〇S 型電晶體62和63的源極，與PMOS型電晶體52的源極 相接。 PMOS型電晶體62和63形成電流反射鏡㈣⑽加 miiror)°NM〇S型電晶體64和65比較參照電壓VREF 和位元線（圖4中的BL0)電壓VBL，並輸出信號V〇ut 至接點NDO作為比較結果。NM0S型電晶體66起著電 流源的作用，NMOS型電晶體66的閘極與啓動控制電路 111的接點NDC相接，而NMOS型電晶體66的源極與 接地電壓相接。 ^ PMOS型電晶體67能夠使從接點NDC輸出的輪出 電壓Vc維持在邏輯高電位或低電位。輸出控制電路113 根據第一程式化控制信號PR0G和來自於接點ND〇的輪 出信號Vout輸出比較結果信號DIFF。本實施例的輸出控 制電路113包括PMOS型電晶體71和反相器72。當第〜 程式化控制信號PROG關閉(disable)時，PMOS型電晶體 17 I278865 14448pif.doc 71使反相器72在整個期間輸出邏輯低電位的比較結果信 唬DEFF。PMOS型電晶體71的源極與内部電壓vCc相 接，第一程式化控制信號PR〇G被輸入至PM〇s型電晶 體71的閘極。同時，PMOS型電晶體71的汲極與接點ND〇 相接。反相器72反相來自於接點ND0的輸出信號v〇ut 並輸出反向輸出信號/v0ut，作爲比較結果信號DIFF。 結合圖4和5，在下面將對程式化控制電路100的操 作做具體全面的描述。首先，如圖4所示，爲了能在記憶 胞CIO上進行程式化操作，第一程式化控制信號pR〇G和 苐一程式化控制信號DIN必須被啓動。在此，第一程式 化控制信號PROG被啓動至邏輯高電位，而第二程式化 控制信號DIN被啓動至邏輯低電位。 電位感控部件101的比較元件11〇根據第一程式化 控制信號PROG而啓動。更具體說，如圖5所示，處於 邏輯高電位的第一程式化控制信號PROG被啓動控制電 路111的反相器51反相，導致反相後的第一程式化控制 信號/PROG處於邏輯低電位，並且作用於啓動控制電路 111的PMOS型電晶體52和NMOS型電晶體53的閘極。 同時，反相後的第一程式化控制信號/PROG也作用於差 動放大器112的PMOS型電晶體61的閘極。作爲對反向 後的第一程式化控制信號/PROG的回應，PMOS型電晶 體52和61開啟而NMOS型電晶體53則關閉。 經過PMOS型電晶體52和61而來自於接點NDC的 電壓Vc會升至邏輯高電位。作爲對高電壓的回應， 18 1278865 14448pif.doc 差動放大器112的NMOS型電晶體66被開啟。差動放大 器112的NMOS型電晶體64和65將比較參照電壓vref 和位元線BLO的電壓VBL，並根據比較結果輸出輸出信 號Vout至接點ND〇。 口口當電壓狐比參照電壓VREF^，來自差動放大 器112的輸出錢V()ut會處於邏輯低電位。因爲第一程 式化控制信號PROG處於邏輯高電位，輸出控制電路ιΐ3 的PMOS型電曰曰體71將關閉。而輪出控制電路113的的 反相器72會反相輸出健vout且輪出處於邏輯高電位的 比較結果信號DIFF。 如圖4所示，邏輯電路120的反及閘122根據處於 邏輯高電㈣比較結果健DIFF和第—程式化控制信號 PROG輸出處於邏輯低電位的邏輯信號Ls。同時，邏輯 電路120的反相器121也將反相處於邏輯低電位的第二程 式化控制彳§號DIN，並輸出處於邏輯高電位的反向第二程 式化控制4§號/DIN。邏輯電路120的反及閘123將輸出 邏輯高電位的控制信號CTL，作爲對高電位的反向第二 程式化控制信號/DIN和低電位的邏輯信號Ls的回應。 回應電壓控制信號CTL，第一開關控制部件1〇2輸 出第一高壓VHM作爲第一開關偏壓信號vswM。又由 於對第'一開關偏壓信號Vswb 1的回應，第一開關電路N1 的NMOS型電晶體1〇3將被開啟。 與此同時，反相器104反相低電位的第二程式化控 制信號DIN並輸出高電位的反相第二程式化控制信號 19 1278865· 14448pif.doc /DIN。作為對這一高電位的反相第二程式化控制信號/mN 的回應’第二開關控制部件105會輸出第二高壓VHN作 爲第二開關偏壓信號Vswb2。又由於對第二開關偏壓信 號Vswb2的回應，第二開關電路106的PM〇s型電晶體 131將被關閉而NMOS型電晶體132則開啟。結果，由 NMOS型電晶體1〇3和132而形成的電流通路促使記憶 胞C10的程式化電流Ip通過nm〇S型電晶體1〇3和132 流入電流槽107。 因此，隨著記憶胞C10上程式化操作的進行，程式 化電流Ip可能逐漸下降而位元線BL0的電壓VBL也隨 之降低，因此降低了過度程式化(over_pr〇gramming)和穿 通現象(punch through)的可能性。 反之，當電壓VBL比參照電壓VREF低時，差動放 大器112輸出邏輯高電位的輸出信號v〇m。而輸出控制 電路113的反相器72反相高電位的輸出信號v〇ut並輸出 ^電位的比較結果㈣DIFF。作爲對低電位的比較結果 #號DIFF和高電位的第一程式化控制信號pR〇G的回 應，反及閘122輸出高電位的邏輯信號Ls。反相器121 反相低電位的第二程式化控制信號DIN並 雷 反相第二程式倾制錢/胸。作爲對高電位的反向第 二程式化控制信號/DIN以及高電位的邏輯信號Ls的回 應，反及閘123輸出低電位的電壓控制作號cTl。 ^於電壓控制信號CTL _應，第二開關控制部件 輸出低電位的第一開關偏壓信號VswM。作爲對低電 20 1278865 14448pif.doc 位的第一開關偏壓信號Vswbl的回應，NMOS型電晶體 !〇3將關閉。結果導致記憶胞C10的程式化電流Ip不能 到達於電流槽107，但其將作用於位元線BL0，因而提高 了位元線BL0的電壓VBL。 如此，在記憶胞C10程式化過程中，位元線BL0的 電壓VBL不允許爲0V，而通常由程式化控制電路1〇〇控 制在預計的範圍内。NMOS型電晶體103的操作條件與 信號PROG、DIN、CTL、VBL以及VREF的關係請見表 表1 第一程式 化控制信 號(PROG) 第二程式 化控制信 號(DIN) 電壓控制 信號 (CTL) 位元線（VBL) 與參照 (VREF)電壓 相對關係 開關電路 狀態 (NMOS 103) 高 高 開 低 - 開 高 低 VBL > VREF 開 1¾ 低 低 VBL < VREF 關 低 低 低 - 關 如上描述，因爲程式化控制電路1〇〇允許位元線Bl〇 的電壓VBL·控制在預計的範圍内’本發明降低或阻止了 與程式化記憶胞如C01相鄰的記憶胞如C00發生穿通現 21 1278865 14448pif.doc 位元線BLG㈣壓vbl維持於gv之上， s爲 =程式化記憶胞如C1°降低或阻止其過度程式 路以ΓΓί發明，本實施例的快閃記憶體程式化控制電 生於H施觸控㈣路操作紐有觀降低或阻止發 穿通：：式化疏胞共用一共同源極線的相鄰記憶胞中的 it 時也有利於降低姐止程式化記憶胞的過度 雖然本發明已以較佳實施例揭露如上，缺 ::艮，明’任何熟習此技藝者，在不脫離:發 2乾圍内，當可作些許之更動與㈣，因此本發明之保 5 蔓乾圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1爲部分傳統分裂閘型快閃記憶體記憶胞矩陣的 電路圖。 圖2爲傳統分㈣型㈣記憶體其巾—個記憶胞的 戴面圖。 歹，圖3繪示了傳統的程式化控制電路以及部分傳統分 裂閘型快閃記憶體記憶胞矩陣。 圖4繪示了本發明的程式化控制電路的一實施例以 及部分分裂閘型快閃記憶體記憶胞矩陣。 ' 圖5爲實施例圖4繪示的程式化控制電路的實施例 所包含的比較元件的一個實施例的詳細電路圖。 、 【主要元件符號說明】 22 1278865 14448pif.doc 10 :記憶胞 11 :基質 12 :源極 13 :汲極 14 :浮置閘極 15:控制閘 16 :絕緣層 17 :通道 20 :程式化控制電路 21 :第一開關控制部份 22 :反相器 23 :第二開關控制部份 24 :第二開關電路 51、 72 :反相器 52、 61、62、63、67、71 : PMOS 電晶體 53、 64、65、66 : NMOS 電晶體 100 :程式化控制電路 101 :電位感控部件 102 :第一開關控制部件 103 :第一開關電路 104、121 :反相器 105 :第二開關控制部件 106 :第二開關電路 107 :電流槽 23 I27886lS448pif.doc 110 :比較元件 111 :啟動控制電路 112 :差動放大器 113 :輸出控制電路 120 :邏輯電路 122、123 :反及閘 131、 PI : PMOS 電晶體 132、 N2 : NMOS 電晶體 BL0、BL1、BL2 :位元線 C00、C01、C02、CIO、Cll、C12 :言己t意胞 CTL、DIFF、DIN、/DIN、LS、PROG、/PROG、Vb、 VBL、Vc、VCC、VD、VG、VHM、VHN、Vout、VREF、 VS、Vswbl、Vswb2 :電壓訊號 ΕΝ、INI、IN2 :輸入端 Ιο、Ip :電流訊號 N1 :第一開關電路 N3 :電流槽 ND、NDC、NDO :電路上的接點 OUT :輸出端 SL0 :源極線 WbO、WL1 ··字線 24