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Die
Erfindung betrifft ein NOR-Flashspeicherbauelement nach dem Oberbegriff
des Anspruchs 1 und ein zugehöriges
Detektionsverfahren für
Datenbitwerte der Mehrpegel-Speicherzellen.
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NOR-Flashspeicherbauelemente
sind eine populäre
Form von nichtflüchtigen
Datenspeichern, welche in verschiedenen tragbaren elektronischen Geräten wie
Mobiltelefonen, persönlichen
digitalen Assistenten (PDAs), entnehmbaren Speicherkarten usw. verwendet
werden. NOR-Flashspeicherbauelemente
sind insbesondere für
Anwendungen geeignet, die eine hohe Datenzugriffsgeschwindigkeit
benötigen,
und werden beispielsweise häufig
zum Speichern von Programmcode verwendet. Im Gegensatz dazu werden
NAND-Flashspeicherbauelemente aufgrund ihrer langsameren Datenzugriffsgeschwindigkeit
und ihres niedrigeren Preises häufig
für Massendatenspeicher
verwendet.
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Eine
Flashspeicherzelle umfasst eine Source und eine Drain, welche beide
mit n+-leitenden Fremdatomen dotiert sind,
und einen Kanal, wel cher in einem p–-leitenden
Halbleitersubstrat zwischen der Source und der Drain ausgebildet
ist. Zudem umfasst die Flashspeicherzelle ein floatendes Gate, welches über dem
Kanal ausgebildet ist, und ein Steuergate, welches über dem
floatenden Gate ausgebildet ist. Das floatende Gate ist durch eine
dünne Oxidisolationsschicht
vom Kanal getrennt und das Steuergate ist durch eine dünne Oxidisolationsschicht
vom floatenden Gate getrennt.
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Eine
Flashspeicherzelle wird durch Anlegen einer relativ hohen Spannung
von z.B. 12V an das Steuergate programmiert, während ein Strom über den
Kanalbereich erzeugt wird, z.B. durch Anlegen von 6V an den Drainbereich
und Verbinden des Sourcebereichs mit Masse. Die Kombination der
hohen Spannung mit dem Strom bewirkt, dass einige Elektronen des
Stromflusses über „heiße Elektroneninjektion" zum floatenden Gate übertragen
werden.
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Die
Flashspeicherzelle wird durch Anlegen einer Spannung von ungefähr 4,5V
oder 5V an das Steuergate, einer Spannung von ungefähr 1V an
die Drain und einer Spannung von ungefähr 0V an die Source gelesen.
Unter diesen Bedingungen kann ein Strom im Kanal in Abhängigkeit
davon fließen
oder nicht fließen,
wie viele Elektronen im floatenden Gate gespeichert sind. Entsprechend
kann der logische Zustand der Speicherzelle durch eine Bestimmung des
Stromflusses über
den Kanal detektiert werden.
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Wenn
die Speicherzelle programmiert ist, löschen die zum floatenden Gate übertragenen
Elektronen teilweise ein elektrisches Feld, welches durch die Spannung
am Steuergate erzeugt wird, wodurch relativ wenig Strom durch den
Kanal fließt.
In anderen Worten ausgedrückt,
die Elektronen im floatenden Gate erhöhen effektiv die Schwellwertspannung der
Speicherzelle, so dass diese nicht leitend geschaltet wird. Andererseits
fließt,
wenn die Speicherzelle nicht programmiert ist, der Strom leicht durch den
Kanal, da die Spannung von 4,5V oder 5V am Steuergate über der
Schwellwertspannung der nicht programmierten Speicherzelle liegt.
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Wie
in den meisten Speicherbauelementen speichert ein NOR-Flashspeicherbauelement
vorzugsweise eine große
Datenmenge auf einer kleinen Fläche.
Eine Möglichkeit,
die speicherbare Datenmenge in der Fläche des NOR-Flashspeicherbauelements
zu erhöhen,
besteht darin, die Anzahl der Speicherzellen in dieser Fläche zu erhöhen. Eine
andere Möglichkeit,
die innerhalb einer bestimmten Fläche speicherbare Datenmenge
des NOR-Flashspeicherbauelements zu erhöhen, besteht darin, die Anzahl
der in jeder Speicherzelle speicherbaren Bits zu erhöhen.
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Eine
Speicherzelle, welche mehr als ein Datenbit speichert, wird auch
als Mehrpegel-Speicherzelle bezeichnet, und ein Bauelement, welches Mehrpegel-Speicherzellen
umfasst, wird als Mehrpegel-Speicherzellenbauelement bezeichnet.
Eine Speicherzelle, welche beispielsweise zwei Bits speichert, weist
vier Pegel oder logische Zustände
mit den Werten „11", „10", „01" oder „00" auf. Die vier Zustände der
2-Bit-Flashspeicherzelle können
durch Messen der Strommenge unterschieden werden, die während eines
Lesevorgangs durch den Kanal fließt, statt nur einfach die Anwesenheit
oder Abwesenheit eines Stromflusses zu detektieren. Die Flashspeicherzelle
kann in je einen der vier Zustände
durch Verbringen einer unterschiedlichen Anzahl von Elektronen in
das floatende Gate programmiert werden.
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In
einem herkömmlichen
Mehrpegel-Speicherzellenbauelement wird der logische Zustand von jeder
Mehrpegel-Speicherzelle durch einen Satz von Abtastverstärkern gemessen,
der dafür
eingerichtet ist, Unterschiede zwischen verschiedenen Referenzströmen und
einem Kanalstrom zu detektieren und zu verstärken, welcher durch den Kanal
der Mehrpegel- Flashspeicherzelle
fließt.
Die 2Bit-Flashspeicherzelle wird beispielsweise im Allgemeinen durch
Erzeugen von drei Referenzströmen
und Vergleichen von jedem der drei Referenzströme mit dem Kanalstrom durch
Verwendung von drei entsprechenden Abtastverstärkern gelesen. Der Zusammenhang
zwischen dem Kanalstrom und den drei Referenzströmen wird dann benutzt, um den
logischen Zustand der Mehrpegel-Flashspeicherzelle
zu bestimmen. Ist der Kanalstrom beispielsweise größer als
alle drei Referenzströme,
dann weist die Mehrpegel-Flashspeicherzelle
den logischen Zustand „11" auf. Ist der Kanalstrom
beispielsweise größer als
zwei der Referenzströme,
dann weist die Mehrpegel-Flashspeicherzelle den logischen Zustand „10" auf usw.
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Leider
ist es extrem schwierig, jeden der drei Abtastverstärker mit
den gleichen Eigenschaften auszuführen. Durch Fehlanpassungen
der Abtastverstärkereigenschaften
ist es schwierig, die kleinen Unterschiede im Stromfluss durch den
Kanal des NOR-Flashspeicherbauelements abzutasten.
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Es
ist Aufgabe der Erfindung, ein NOR-Flashspeicherbauelement der eingangs
genannten Art und ein zugehöriges
Detektionsverfahren für
Datenbitwerte anzugeben, welche die oben beschriebenen Unzulänglichkeiten
des Standes der Technik ganz oder teilweise vermeiden.
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Die
Erfindung löst
diese Aufgabe durch ein NOR-Flashspeicherbauelement mit den Merkmalen des
Patentanspruchs 1 und durch ein Detektionsverfahren mit den Merkmalen
des Patentanspruchs 18.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
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1 ein
Blockdiagramm eines NOR-Flashspeicherbauelements,
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2 ein
Schaltbild einer Zwischenspeicherschaltung aus 1,
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3 ein
Zeitablaufdiagramm mit Signalverläufen von Steuersignalen, die
von einer Steuereinheit aus 1 erzeugt
werden, und
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4 ein
Blockdiagramm eines weiteren erfindungsgemäßen NOR-Flashspeicherbauelements,
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Die
gezeigten und nachstehend erläuterten Ausführungsbeispiele
beziehen sich allgemein auf ein NOR-Flashspeicherbauelement mit
Mehrpegel-Speicherzellen, die jeweils eine beliebige Anzahl von
Bits speichern können.
Zur Vereinfachung der Beschreibung wird nachfolgend der Fall von
Mehrpegel-Speicherzellen betrachtet, die jeweils zwei Bits speichern.
In den Figuren bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten,
welche gleiche bzw. analoge Funktionen ausführen.
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1 bezieht
sich auf ein erfindungsgemäßes NOR-Flashspeicherbauelement 100,
von dem eine Speicherzelle 1a, eine Y-Gatterschaltung 2a,
ein Abtastverstärker 10a,
eine Zwischenspeicherschaltung 20a, eine Auswahlschaltung 30a,
ein Referenzspannungsgenerator 40a und eine Steuereinheit bzw.
Steuerschaltung 50a gezeigt sind.
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Die
Speicherzelle 1a ist als Mehrpegel-Speicherzelle mit einer
Drain, einer Source, einem floatenden Gate und einem Steuergate
ausgeführt.
Während
eines Lesevorgangs der Speicherzelle 1a wird eine Spannung
von ungefähr
1V an die Drain, eine Spannung von ungefähr 4,5V oder 5V an das Steuergate
und eine Spannung von ungefähr
0V an die Source angelegt.
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Die
Menge an Strom, die während
des Lesevorgangs durch die Speicherzelle 1a fließt, ist
vom logischen Zustand der Speicherzelle 1a abhängig. Die Speicherzelle 1a speichert
zwei Bit und weist daher vier mögliche
logische Zustände „00", „01", „10" und „11" auf. Jeder der vier
logischen Zustände
wird durch ein höchstwertiges
Bit (MSB) und ein niederwertigstes Bit (LSB) repräsentiert.
Das niederwertigste Bit wird als LSB-Daten LSB_D bezeichnet und
das höchstwertiges
Bit wird als MSB-Daten
MSB_D bezeichnet.
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Der
Abtastverstärker 10a umfasst
p-leitende Metall-Oxid-Halbleiter-Transistoren (PMOS-Transistoren) P1
und P2, welche einen Stromspiegel bilden. Die Menge an Strom durch
die Speicherzelle 1a ist gleich wie die Menge an Strom
durch die PMOS-Transistoren P1 und P2. In der Beschreibung bezieht
sich der Ausdruck „Zellenstrom" auf den durch die
Speicherzelle 1a fließenden
Strom.
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Die
Y-Gatterschaltung 2a verbindet die Speicherzelle 1a mit
dem Abtastverstärker 10a und
bildet eine herkömmliche
Schaltung mit einer Mehrzahl von in Reihe geschalteten n-leitenden
Metall-Oxid-Halbleiter-Transistoren
(NMOS-Transistoren).
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Der
Abtastverstärker 10a tastet
eine Differenz zwischen dem Zellenstrom und einem Referenzstrom
ab und umfasst dazu eine Vorladeschaltung 11a, eine Bitleitungsentladeschaltung 12a,
eine Abtastknotenvorladeschaltung 13a, eine Referenzstromgeneratorschaltung 14a,
eine Referenzstromauswahlschaltung 15a, einen Bitleitungsvorspannungstransistor
N2 und die PMOS-Transistoren P1 und P2.
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Die
Vorladeschaltung 11a stellt den PMOS-Transistoren P1 und
P2 im Abtastverstärker 10a in
Reaktion auf ein Bitleitungsvorladesignal BLPRE Strom zur Verfügung. Die
Vorladeschaltung 11a umfasst einen ersten und zweiten PMOS-Transistor, die
zwischen einer Spannungsversorgung, welche eine Versorgungsspannung
zur Verfügung
stellt, und je einem der PMOS-Transistoren P1 und P2 eingeschleift
sind. Der erste und zweite PMOS-Transistor werden beide von dem
Bitleitungsvorladesignal BLPRE gesteuert.
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Die
Bitleitungsentladeschaltung 12a umfasst einen NMOS-Transistor
N3, welcher zwischen einer Bitleitung und Masse eingeschleift ist.
Der NMOS-Transistor N3 entlädt
die Bitleitung in Reaktion auf ein Bitleitungsentladesignal BLDIS,
bevor der logische Zustand der Speicherzelle 1a abgetastet wird.
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Die
Abtastknotenvorladeschaltung 13a ist mit einem Abtastknoten
SA0 verbunden, welcher als Ausgabeanschluss des Abtastverstärkers 10a dient. Die
Abtastknotenvorladeschaltung 13a lädt den Abtastknoten SA0 in
Reaktion auf ein Initialisierungssignal INIT auf einen Anfangsspannungspegel
vor. Der Spannungspegel des Abtastknotens SA0 ändert sich dann um ein Maß, das mit
der Höhe
des Zellenstroms korrespondiert, wenn der logische Zustand der Speicherzelle 1a abgetastet
wird.
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Die
Abtastknotenvorladeschaltung 13a stellt dem Abtastknoten
SA0 in Reaktion auf das Initialisierungssignal INIT die Versorgungsspannung
zur Verfügung
und umfasst dazu einen Metall-Oxid-Halbleiter-Transistor (MOS-Transistor),
welcher einen Strompfad zwischen der Spannungsversorgung und dem
Abtastknoten SA0 bildet, vorzugsweise einen PMOS-Transistor P3,
wie gezeigt.
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Die
Referenzstromgeneratorschaltung 14a ist zwischen dem Abtastknoten
SA0 und der Referenzstromauswahlschaltung 15a eingeschleift
und erzeugt einen Referenzstrom, der basierend auf dem jeweiligen
Pegel der verschiedenen Referenzspannungen, die vom Referenzspannungs generator 40a ausgegeben
werden, zwischen dem Abtastknoten SA0 und Masse fließt.
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Beispielsweise
umfasst die Referenzstromgeneratorschaltung 14a dazu, wie
gezeigt, NMOS-Transistoren N14, N15 und N16, welche parallel zwischen
dem Abtastknoten SA0 und der Referenzstromauswahlschaltung 15a eingeschleift
sind. Die NMOS-Transistoren N14, N15 und N16 werden von verschiedenen
Referenzspannungen DG_L, DG_M und DG_H des Referenzspannungsgenerators 40a gesteuert.
Die Referenzstromauswahlschaltung 15a verbindet selektiv
je einen der NMOS-Transistoren
N14, N15 und N16 mit Masse, so dass höchstens einer der entsprechenden
verschiedenen möglichen
Referenzströme
zu jedem Zeitpunkt als Referenzstrom vom Abtastknoten SA0 nach Masse fließt.
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Die
Referenzstromauswahlschaltung 15a umfasst eine Mehrzahl
von Auswahltransistoren, welche parallel zwischen der Referenzstromgeneratorschaltung 14a und
Masse eingeschleift sind und beispielsweise als NMOS-Transistoren
N11, N12 und N13 ausgeführt
sind. Alternativ können
die Auswahltransistoren als Durchlasstransistoren oder PMOS-Transistoren ausgeführt werden.
Die NMOS-Transistoren N11, N12 und N13 werden von je einem Auswahlsignal
LSB_L, MSB_M und LSB_H gesteuert.
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Während eines
Lesevorgangs der Speicherzelle 1a erzeugen die Referenzstromgeneratorschaltung 14a und
die Referenzstromauswahlschaltung 15a den Referenzstrom
mit einem ersten Wert, indem das Auswahlsignal MSB_M durch Schalten
in einen ersten logischen Zustand aktiviert wird, um den NMOS-Transistor
N12 leitend zu schalten, während die
NMOS-Transistoren N11 und N13 gesperrt bleiben. Daraus resultiert,
dass der Referenzstrom durch die NMOS-Transistoren N15 und N12 fließt. Der
Referenzstrom mit dem ersten Wert wird mit dem Zellenstrom verglichen,
um den MSB-Datenwert MSB_D zu bestimmen. Nach der Bestimmung des MSB-Datenwertes
MSB_D wird der Referenzstrom mit einem zweiten Wert erzeugt, indem
das Auswahlsignal MSB_M durch Schalten in einen zweiten logischen
Zustand deaktiviert wird, um den NMOS-Transistor N12 sperrend zu
schalten, und entweder das Auswahlsignal LSB_L oder das Auswahlsignal LSB_H
in Abhängigkeit
vom Wert der MSB-Daten MSB_D aktiviert wird, um entweder den NMOS-Transistor
N11 oder den NMOS-Transistor N13 leitend zu schalten. Der Referenzstrom
mit dem zweiten Wert wird mit dem Zellenstrom verglichen, um den LSB-Datenwert
LSB_D zu bestimmen.
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Während des
Lesevorgangs empfängt
der Bitleitungsvorspannungstransistor N2 eine konstante Gleichspannung,
wie z.B. 1,5V, so dass der Zellenstrom durch die PMOS-Transistoren
P1 und P2 fließen
kann. In anderen Worten ausgedrückt,
die Gleichspannung schaltet den Bitleitungsvorspannungstransistor
N2 leitend, um die PMOS-Transistoren P1 und P2 mit der Speicherzelle 1a zu
verbinden. Fließt
ein Strom durch die Speicherzelle 1a, dann fließt der gleiche
Strom durch die PMOS-Transistoren
P1 und P2.
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Ist
der durch den PMOS-Transistor P2 fließende Strom größer als
der Referenzstrom, dann steigt der Spannungspegel des Abtastknotens
SA0 über
den von der Abtastknotenvorladeschaltung 13a bereitgestellten
Anfangsspannungspegel an. Entsprechend kann der Anstieg des Spannungspegels am
Abtastknoten SA0 verwendet werden, um den MSB-Datenwert MSB_D und den LSB-Datenwert LSB_D
zu detektieren.
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Im
Gegensatz zum herkömmlichen
Mehrpegel-Speicherzellenbauelement verwendet der Abtastverstärker 10a somit
eine einzige Verstärkerschaltung,
um die in der Speicherzelle 1a gespeicherten Mehrfachbits
abzutasten. Die Verstärkerschaltung
umfasst die PMOS-Transistoren P1 und P2, welche einen Stromspiegel
bilden, und die NMOS-Transistoren
N11 bis N16, welche einen Referenzstrom erzeugen.
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Wie
oben erläutert,
führt das
NOR-Flashspeicherbauelement 100 zwei Abtastvorgänge aus, um
zwei Datenbits abzutasten. Es verwendet eine serielle Abtasttechnik,
welche nur einen Abtastverstärker
benötigt,
um zuerst den MSB-Datenwert MSB_D und dann den LSB-Datenwert LSB_D
zu detektieren.
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Im
Gegensatz dazu verwendet das herkömmliche Mehrpegel-Speicherzellenbauelement eine
parallele Abtasttechnik, welche drei Abtastverstärker benötigt, um den MSB-Datenwert
MSB_D und den LSB-Datenwert
LSB_D mehr oder weniger gleichzeitig zu bestimmen. Wie oben ausgeführt, ist das
herkömmliche
Mehrpegel-Speicherzellenbauelement jedoch durch Fehlanpassungen
fehleranfällig, welche
häufig
zwischen den drei Abtastverstärkern auftreten.
Da das erfindungsgemäße NOR-Flashspeicherbauelement 100 nur
einen Abtastverstärker verwendet,
wird das Fehlanpassungsproblem vermieden.
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Die
Zwischenspeicherschaltung 20a empfängt den Spannungspegel des
Abtastknotens SA0 über
den Ausgabeanschluss des Abtastverstärkers 10a, puffert
den Spannungspegel des Abtastknotens SA0 in Reaktion auf ein Zwischenspeicherfreigabesignal
ENLAT und gibt den MSB-Datenwert
MSB_D gemäß dem Spannungspegel
am Abtastknoten SA0 aus. Der Aufbau und die Funktionsweise der Zwischenspeicherschaltung 20a werden
weiter unten für eine
exemplarische, in 2 gezeigte Realisierung derselben
im Detail beschrieben.
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Die
Auswahlschaltung 30a empfängt den MSB-Datenwert MSB_D
von der Zwischenspeicherschaltung 20a und ein MSB-Freigabesignal
ENMSB. Wird das MSB-Freigabesignal ENMSB aktiviert, dann aktiviert
die Auswahlschaltung 30a das Auswahlsignal MSB_M und deaktiviert
die Auswahlsignale LSB_L und LSB_H. Ist das MSB-Freigabesignal ENMSB
deaktiviert, dann aktiviert die Auswahlschaltung 30a in
Abhän gigkeit
vom MSB-Datenwert MSB_D das Auswahlsignal LSB_L oder das Auswahlsignal
LSB_H und deaktiviert das Auswahlsignal MSB_M.
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Am
Beginn eines Lesevorgangs ist das MSB-Freigabesignal ENMSB typischerweise
aktiviert, so dass das Auswahlsignal MSB_M aktiviert wird, wodurch
die Zwischenspeicherschaltung 20a den MSB-Datenwert MSB_D
zwischenspeichert und ausgibt. Die Auswahlschaltung 30a empfängt dann den
MSB-Datenwert MSB_D und deaktiviert das MSB-Freigabesignal. Wenn der MSB-Datenwert MSB_D
auf einem logischen Wert „1" ist, dann aktiviert
die Auswahlschaltung 30a das Auswahlsignal LSB_L. Anderseits
aktiviert die Auswahlschaltung 30a das Auswahlsignal LSB_H,
wenn der MSB-Datenwert MSB_D auf einem logischen Wert „0" ist.
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Der
Referenzspannungsgenerator 40a erzeugt verschiedene Referenzspannungen,
im gezeigten Beispiel von 1 drei verschiedene
Spannungspegel. Ein Referenzspannungspegel DG_M wird verwendet,
um einen Referenzstrom zum Detektieren des MSB-Datenwertes MSB_D
zu erzeugen, und Referenzspannungspegel DG_L und DG_H werden verwendet,
um Referenzströme
zum Detektieren des LSB-Datenwertes LSB_D zu erzeugen.
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Die
Steuerschaltung 50a stellt während eines Lesevorgangs die
Steuersignale INIT, ENLAT und ENMSB dem Abtastverstärker 10a,
der Zwischenspeicherschaltung 20a bzw. der Auswahlschaltung 30a zur
Verfügung.
Die zeitlichen Zusammenhänge
zwischen den Steuersignalen der Steuerschaltung 50a werden
weiter unten unter Bezugnahme auf 3 beschrieben.
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2 zeigt
ein vorteilhaftes Ausführungsbeispiel
der Zwischenspeicherschaltung 20a aus 1, die
in diesem Fall einen Dreizustands-Puffer 21a, welcher nachfolgend
auch als Tri-State-Puffer. 21a bezeichnet wird, und einen
Datenzwischenspeicher 22a umfasst.
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Der
Tri-State-Puffer 21a umfasst einen Inverter, welcher mit
dem Ausgabeanschluss des Abtastverstärkers 10a und einer
Datenleitung DL verbunden ist. Der Inverter umfasst einen PMOS-Transistor P5
und einen NMOS-Transistor N5. Zudem umfasst der Tri-State-Puffer 21a einen
PMOS-Transistor P4 und einen NMOS-Transistor N4, welche in Reaktion auf
das Zwischenspeicherfreigabesignal ENLAT und das invertierte Zwischenspeicherfreigabesignal
nENLAT leitend oder sperrend geschaltet werden. Der PMOS-Transistor
P4 ist zwischen dem PMOS-Transistor
P5 und der Datenleitung DL eingeschleift und der NMOS-Transistor N4 ist
zwischen der Datenleitung DL und dem NMOS-Transistor N5 eingeschleift. Der NMOS-Transistor
N4 empfängt
das Zwischenspeicherfreigabesignal ENLAT und der PMOS-Transistor
P4 empfängt
das invertierte Zwischenspeicherfreigabesignal nENLAT.
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Wenn
die Spannung am Abtastknoten SA0, welcher am Ausgabeanschluss des
Abtastverstärkers 10a wirksam
wird, auf hohem Pegel ist und das Zwischenspeicherfreigabesignal
ENLAT aktiviert ist, werden die NMOS-Transistoren N5 und N4 jeweils leitend
geschaltet, um die Datenleitung DL mit Masse zu verbinden. Das Zwischenspeicherfreigabesignal ENLAT
wird aktiviert, bevor ein Lesevorgang mit der Speicherzelle 1a ausgeführt wird,
um die Datenleitung zu entladen.
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Der
Datenzwischenspeicher 22a umfasst zwei Inverter INV1 und
INV2 und einen Durchlasstransistor PT1. Die Inverter INV1 und INV2
puffern Daten der Datenleitung DL und der Durchlasstransistor PT1
wird in Reaktion auf die Zwischenspeicherfreigabesignale ENLAT und
nENLAT leitend geschaltet. Ist das invertierte Zwischenspeicherfreigabesignal
nENLAT aktiviert, dann speichert der Datenzwischenspeicher 22a einen
Ausgabewert des Tri-State-Puffers 21a.
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3 zeigt
im Zeitablaufdiagramm Signalverläufe
der von der Steuerschaltung 50a ausgegebenen Steuersignale,
insbesondere während
eines Lesevorgangs der Speicherzelle 1a.
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Gemäß 3 wird
das Bitleitungsentladesignal BLDIS aktiviert, um die mit der Speicherzelle 1a verbundene
Bitleitung zu entladen. Dann wird das Bitleitungsvorladesignal BLPRE
deaktiviert, um den ersten und zweiten PMOS-Transistor in der Vorladeschaltung 11a leitend
zu schalten, wodurch der Abtastknoten SA0 auf einen hohen Pegel
geladen wird.
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Das
Auswahlsignal MSB_M ist aktiviert, um in Reaktion auf die Aktivierung
des MSB-Freigabesignals ENMSB den Referenzstrom durch die NMOS-Transistoren
N12 und N15 zu erzeugen. Daraus resultiert, dass die Höhe des Referenzstroms durch
die Referenzspannung DG_M bestimmt wird.
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Der
Abtastverstärker 10a tastet
die Differenz zwischen dem Zellenstrom und dem Referenzstrom ab
und verstärkt
die Differenz. Ist der Zellenstrom größer als der Referenzstrom,
dann steigt der Spannungspegel am Abtastknoten SA0. Andererseits sinkt
der Spannungspegel am Abtastknoten SA0, wenn der Zellenstrom kleiner
als der Referenzstrom ist. Entsprechend wird der Spannungspegel
am Abtastknoten SA0 verwendet, um den logischen Zustand der MSB-Daten
MSB_D in der Speicherzelle 1a zu bestimmen. Weisen die
MSB-Daten MSB_D den logischen Wert „1" auf, dann steigt der Spannungspegel
am Abtastknoten SA0 an oder bleibt auf dem hohen Pegel. Weisen die
MSB-Daten MSB_D den logischen Wert „0" auf, dann nimmt der Spannungspegel
am Abtastknoten SA0 auf einen niedrigen Pegel ab. Der entsprechende „hohe" oder „niedrige" Spannungspegel ist
in 3 als AN-Zelle(1)" bzw. „AUS-Zelle(0)" bezeichnet.
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Als
nächstes
wird das Zwischenspeicherfreigabesignal ENLAT aktiviert, um zu bewirken,
dass die Zwischenspeicherschaltung 20a den Spannungspegel
am Abtastknoten SA0 zwischenspeichert und den Spannungspegel als
MSB-Datenbit MSB_D speichert.
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Danach
wird das Initialisierungssignal INIT in die Abtastknotenvorladeschaltung 13a eingegeben, um
den Abtastknoten SA0 auf den hohen Pegel zu laden. Dann wird das
MSB-Freigabesignal ENMSB deaktiviert und die MSB-Daten MSB_D werden
von der Zwischenspeicherschaltung 20a ausgegeben.
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Ist
das MSB-Freigabesignal ENMSB deaktiviert, dann erzeugt die Auswahlschaltung 30a in
Abhängigkeit
vom Wert des MSB-Datenbits MSB_D das Auswahlsignal LSB_L oder das
Auswahlsignal LSB_H. Entspricht der Wert des MSB-Datenbits MSB_D
dem logischen Wert „1", dann wird das Auswahlsignal
LSB_L erzeugt, und wenn der Wert des MSB-Datenbits MSB_D dem logischen
Wert „0" entspricht, dann
wird das Auswahlsignal LSB_H erzeugt.
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Wird
das Auswahlsignal LSB_L erzeugt, dann wird die Höhe des Referenzstroms durch
die Referenzspannung DG_L bestimmt. Alternativ wird die Höhe des Referenzstroms
durch die Referenzspannung DG_H bestimmt, wenn das Auswahlsignal LSB_H
erzeugt wird. Die Referenzspannungen DG_L und DG_H steuern die Höhe des Referenzstroms
so, dass der Abtastverstärker 10a den
in der Speicherzelle 1a gespeicherten LSB-Datenwert LSB_D
bestimmen kann.
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Um
die Funktionsweise des Abtastverstärkers 10a weiter zu
beschreiben, wird ein spezielles Beispiel betrachtet, bei dem der
MSB-Datenwert MSB_D dem logischen Wert „1" entspricht und der LSB-Datenwert LSB_D
dem logischen Wert „0" entspricht.
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Unter
diesen Bedingungen wird ein erster Referenzstrom erzeugt, um den
MSB-Datenwert MSB_D zu detektieren. Da die MSB-Daten MSB_D den logischen
Wert „1" aufweisen, ist der
Referenzstrom niedriger oder gleich dem Zellenstrom und dadurch
bleibt der Spannungspegel am Abtastknoten SA0 auf dem hohen Wert
und die Zwischenspeicherschaltung speichert den hohen Spannungspegel. Dann
wird ein zweiter Referenzstrom erzeugt, um den LSB-Datenwert LSB_D
zu detektieren. Da die LSB-Daten LSB_D den logischen Wert „0" aufweisen, ist der
Referenzstrom größer als
der Zellenstrom und dadurch fällt
der Spannungspegel am Abtastknoten SA0 auf den niedrigen Spannungspegel
ab und die Zwischenspeicherschaltung 20a speichert den niedrigen
Spannungspegel als LSB-Daten LSB_D.
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Die
Zwischenspeicherschaltung 20a puffert die MSB-Daten MSB_D
und die LSB-Daten LSB_D und gibt die Daten über den Ausgabeknoten D0 aus.
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4 zeigt
ein weiteres Ausführungsbeispiel eines
erfindungsgemäßen NOR-Flashspeicherbauelements 200,
von dem eine Speicherzelle 1b, eine Y-Gatterschaltung 2b,
ein Abtastverstärker 10b,
eine Zwischenspeicherschaltung 20b, eine Auswahlschaltung 30b,
eine Umschaltschaltung 35b, ein Referenzspannungsgenerator 40b und
eine Steuerschaltung 50b gezeigt sind. Die Speicherzelle 1b,
die Y-Gatterschaltung 2b, die Zwischenspeicherschaltung 20b,
die Auswahlschaltung 30b, die Referenzspannungsgenerator 40b und
die Steuerschaltung 50b sind gleich den entsprechenden
Elementen 1a, 2a, 20a, 30a, 40a und 50a,
welche unter Bezugnahme auf die 1 bis 3 beschrieben
sind, so dass insoweit auf deren obige Beschreibung verwiesen werden
kann.
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Der
Abtastverstärker 10b umfasst
eine Vorladeschaltung 11b, eine Bitleitungsentladeschaltung 12b,
eine Abtastknotenvorladeschaltung 13b und eine Referenzstromgeneratorschaltung 14b.
Hierbei sind die Vorladeschaltung 11b, die Bitleitungsentladeschaltung 12b und
die Abtastknotenvorladeschaltung 13b gleich den entsprechenden
Elementen 11a, 12a und 13a, welche oben
unter Bezugnahme auf 1 beschrieben sind, worauf verwiesen
werden kann. Die Referenzstromgeneratorschaltung 14b erzeugt
einen Referenzstrom in Reaktion auf eine Referenzspannung Vref und
umfasst dazu typischerweise einen NMOS-Transistor N1.
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Die
Umschaltschaltung 35b umfasst einen ersten, einen zweiten
und einen dritten Schalter 41, 42, 43,
welche durch je eines der Auswahlsignale MSB_M, LSB_L und LSB_H
gesteuert werden. Die Schalter 41, 42 und 43 sind
typischerweise als Durchlasstransistoren, NMOS-Transistoren oder PMOS-Transistoren
ausgeführt.
Die Umschaltschaltung 35b stellt der Referenzstromgeneratorschaltung 14b die
Referenzspannung Vref zur Verfügung.
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Ist
der erste Schalter 41 leitend geschaltet, dann stellt die
Umschaltschaltung 35b der Referenzstromgeneratorschaltung 14a die
erste Referenzspannung DG_M zur Verfügung. Die erste Referenzspannung
DG_M wird verwendet, um den Referenzstrom zur Detektion des Pegels
der in der Speicherzelle 1b gespeicherten MSB-Daten MSB_D
zu erzeugen. Wird entweder der zweite oder dritte Schalter 42 oder 43 leitend
geschaltet, dann stellt die Umschaltschaltung 35b der Referenzstromgeneratorschaltung 14b die
zweite bzw. dritte Referenzspannung DG_L oder DG_H zur Verfügung. Die
zweite und dritte Referenzspannung DG_L und DG_H werden benutzt,
um den Referenzstrom zur Detektion des in der Speicherzelle 1b gespeicherten
Wertes der LSB-Daten LSB_D zu erzeugen.
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Da
somit das NOR-Flashspeicherbauelement 200 verschiedene
Referenzspannungen mit einem einzelnen NMOS-Transistor N1 empfängt, wird jegliche
auf Transistorfehlanpassungen basierende Abweichung der Referenzströme eliminiert.
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Wie
bereits ausgeführt
wurde, verwendet ein erfindungsgemäßes NOR-Flashspeicherbauelement eine serielle
Abtasttechnik, um den logischen Zustand einer NOR-Flashspeicherzelle
zu detektieren. Die serielle Abtasttechnik verwendet einen einzelnen
Abtastverstärker,
um Fehler zu vermeiden, welche in einem herkömmlichen Mehrpegel-Speicherzellenbauelement
vorwiegend durch Fehlanpassungen mehrerer vorhandener Abtastverstärker verursacht
werden.