DE19859494A1 - Leistungsunabhängiger Mehrebenen-Halbleiterspeicherbaustein mit einer Schaltung zum Einstellen der Datenlesezeit - Google Patents
Leistungsunabhängiger Mehrebenen-Halbleiterspeicherbaustein mit einer Schaltung zum Einstellen der DatenlesezeitInfo
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Description
Die Erfindung betrifft einen leistungsunabhängigen
(nicht flüchtigen) Mehrebenen-Halbleiterspeicherbaustein und
insbesondere einen leistungsunabhängigen Mehrebenen-
Halbleiterspeicherbaustein mit einer Schaltung zum
automatischen Einstellen von Datenleseperioden.
Leistungsunabhängige Halbleiterspeicherbausteine können in
Masken-Nur-Lese-Speicher (ROMs), elektrisch löschbare und
programmierbare Nur-Lese-Speicher (EEPROMs) Flash-EEPROMs
und ferroelektrische Speicherbausteine eingeteilt werden.
Unter diesen Speicherbausteinen wurden Flash-EEPROMs in
letzter Zeit als Permanentspeicher für Personalcomputer
diskutiert, insofern als sie eine elektrische Umsetzung von
Daten (Informationen) zustande bringen können, während sie
gespeicherte Daten in einem Flash löschen.
Bei herkömmlichen leistungsunabhängigen Speicherbausteinen
können Speicherzellen einen von zwei Informationszuständen,
nämlich einen "EIN"-Zustand und einen "AUS"-Zustand,
speichern. Ein Informationsbit ist durch den EIN- oder AUS-Zustand
von jeweiligen Speicherzellen definiert. Um Daten
aus N Bits (N ist 2 oder mehr) in den vorstehend erwähnten
herkömmlichen Speicherbausteinen zu speichern, sind N
unabhängige Speicherzellen notwendig. Wenn es erforderlich
ist, die Anzahl der Datenbits, die in einem
Halbleiterspeicherbaustein mit 1-Bit-Speicherzellen
gespeichert werden sollen, zu erhöhen, sollte sich die
Anzahl derartiger Speicherzellen dementsprechend erhöhen.
In einer herkömmlichen 1-Bit-Speicherzelle gespeicherte
Daten sind durch den programmierten Zustand der
Speicherzelle festgelegt, wobei die Programmierung zum
Speichern der gewünschten Information in der Speicherzelle
verwendet wird. Der Datenzustand der Speicherzelle ist
durch die Schwellenspannung festgelegt, welche eine
minimale Spannung ist, die zwischen dem Gate- und dem
Sourceanschluß des in der Speicherzelle enthaltenen
Transistors gemäß deren unterschiedlichen
Schwellenspannungen angelegt werden muß. Im Fall des
Masken-ROM wird eine Differenz in der Schwellenspannung für
einen Zellentransistor durch Programmieren desselben unter
Verwendung von Ionenimplantation, die auf dem Fachgebiet
gut bekannt ist, erhalten. Im Fall der EPROMs, EEPROMs und
Flash-EEPROMs wird eine Differenz in der Schwellenspannung
für Zellentransistoren durch jeweiliges Speichern einer
unterschiedlichen Ladungsmenge in den schwebenden Gates der
Speicherzellen erhalten. Folglich kann der Zustand der in
jeder Speicherzelle gespeicherten Daten durch die
Schwellenspannung der Speicherzelle unterschieden werden.
Insbesondere im Fall, daß eine Speicherzelle des Masken-ROM
(nachstehend als "ein Mehrebenen-Masken-ROM" bezeichnet)
mit einem von "00", "01", "10" und "11" programmiert wird,
ist eine Beziehung zwischen unterschiedlichen
Wortleitungsspannungen und den
Schwellenspannungsverteilungen gemäß den Datenzuständen in
Fig. 1 dargestellt. Jede Speicherzelle des Mehrebenen-
Masken-ROM-Bausteins besitzt eine von vier
unterschiedlichen Schwellenspannungen Vth1 bis Vth4. Die
Schwellenspannungen Vth1 bis Vth4 haben die Beziehung
Vth1<Vth2<Vth3<Vth4. Eine beliebige Speicherzelle mit einer
Schwellenspannung Vth1 wird als Speicherzelle M00
bezeichnet, eine beliebige Speicherzelle mit einer
Schwellenspannung Vth2 als Speicherzelle M01, eine
beliebige Speicherzelle mit einer Schwellenspannung Vth3
als Speicherzelle M10 und eine beliebige Speicherzelle mit
einer Schwellenspannung Vth4 als Speicherzelle M11. Von den
Speicherzellen M00, M01, M10 und M11 wird angenommen, daß
sie die Daten "00", "01", "10" bzw. "11" speichern. Es ist
jedoch für Fachleute offensichtlich, daß sich die
Reihenfolge der Datenzustände zu anderen Reihenfolgen
ändert, beispielsweise "00", "01", "11" und "10", oder
"11", "10", "01" und "00" usw.
Fig. 2 ist ein Diagramm, das eine Spannungsänderung zeigt,
die während einer Datenleseoperation an eine Wortleitung
angelegt wird, und Fig. 3 ist ein Blockdiagramm, das einen
Mehrebenen (Mehrstufen) -Masken-ROM-Baustein 1 gemäß dem
Stand der Technik zeigt.
Mit Bezug auf Fig. 3 umfaßt der Baustein 1 eine
Speicherzellenmatrix 10, die aus einer Vielzahl von
leistungsunabhängigen Speicherzellen besteht, welche
jeweils an Schnittpunkten von Wortleitungen und
Bitleitungen (obwohl in Fig. 3 nicht dargestellt)
angeordnet sind. Jede der leistungsunabhängigen
Speicherzellen speichert Mehrebenen- bzw. Mehrstufendaten
und besitzt eine von mehreren Schwellenspannungen. Falls
die Mehrebenendaten beispielsweise Daten aus zwei Bits
sind, besitzt die leistungsunabhängige Speicherzelle eine
von vier solchen Schwellenspannungen Vth1, Vth2, Vth3 und
Vth4, wie in Fig. 1 dargestellt. Eine der Wortleitungen
wird durch eine Zeilendecodierschaltung 20 ausgewählt, und
mindestens eine Bitleitung wird durch eine
Spaltendecodierschaltung 40 ausgewählt. Die ausgewählte
Wortleitung wird während einer Datenleseoperation
nacheinander mit unterschiedlichen Wortleitungsspannungen
VWLi (in diesem Beispiel i=1, 2 und 3) von einer
Wortleitungsspannung-Erzeugungsschaltung 30 angesteuert.
Die Wortleitungsspannung-Erzeugungsschaltung 30 erzeugt
nacheinander die unterschiedlichen Wortleitungsspannungen
VWLi als Reaktion auf Leseperiodensignale STGi von einer
Leseperiodensignal-Erzeugungsschaltung 50. In diesem
Beispiel werden die Wortleitungsspannungen von einem
niedrigeren Pegel zu einem höheren Pegel verändert, wie in
Fig. 2 gezeigt, sie können aber auch von dem höheren Pegel
zu dem niedrigeren Pegel verändert werden.
Die gemäß letzterem ausgeführte Datenleseoperation ist im
US-Pat. Nr. 5 457 650 mit dem Titel "APPARATUS AND METHOD
FOR READING MULTI-LEVEL DATA STORED IN A SEMICONDUCTOR
MEMORY" offenbart und ein Beispiel für die
Wortleitungsspannung-Erzeugungsschaltung 30 ist ebenfalls
in dem '650-Patent offenbart. Daher wird auf deren
Beschreibung verzichtet.
Mit erneutem Bezug auf Fig. 3 erzeugt die
Leseperiodensignal-Erzeugungsschaltung 50 die
Leseperiodensignale STGi und ein Lesefreigabesignal SAen.
Die Signale STGi zeigen jeweils Leseperioden an und das
Lesefreigabesignal SAen wird zu einem Lesezeitpunkt jeder
Leseperiode in einer Impulsform aktiviert. Wir sollten die
Tatsache beachten, daß die Leseperiodensignale STGi
dieselbe Lesezeit besitzen (t1=t2=t3, wie in Fig. 2
gezeigt). Gespeicherte Daten in einer leistungsunabhängigen
Speicherzelle, die durch die Zeilen- und
Spaltendecodierschaltungen 20 und 40 ausgewählt wird,
werden durch eine Leseverstärker- und
Datenzwischenspeicherschaltung 60, die entsprechend den
Signalen STGi und SAen gesteuert wird, gelesen und
verstärkt. So gelesene und verstärkte Daten werden als die
Mehrebenendaten in der Schaltung 60 zwischengespeichert.
Die in der Schaltung 60 zwischengespeicherten Daten werden
über eine Datenausgabeschaltung 70 nach außen ausgegeben.
In Fig. 4 ist ein Blockdiagramm der Leseperiodensignal-
Erzeugungsschaltung 50 gemäß dem Stand der Technik
dargestellt. Die Schaltung 50 besteht aus einem
Ringoszillator 51, mehreren Zählern 52 bis 54, ersten bis
dritten Leseperiodensignalgeneratoren 55, 56 und 57 und
einem Lesefreigabesignalgenerator 58. Der Ringoszillator 51
erzeugt ein Taktsignal CLK als Reaktion auf ein Signal
OSCen, und jeder der Zähler 52 bis 54 gibt jeweils Signale
Pi (i=1, 2, . . . n) mit der zweifachen Periode seiner
Eingangssignale aus. Die Zähler 52 bis 54 werden durch ein
Rücksetzsignal RST, das direkt vor der Datenleseoperation
aktiviert wird, zurückgesetzt (initialisiert), wie in Fig.
5 dargestellt. Die ersten bis dritten
Leseperiodensignalgeneratoren 55, 56 und 57 erzeugen erste
bis dritte Leseperiodensignale STG1, STG2 und STG3 als
Reaktion auf die Ausgangssignale P1 bis Pm aus den Zählern
52 bis 54, die mit dem Taktsignal CLK synchronisiert
werden. Wie vorstehend dargelegt, besitzen die Signale
STG1, STG2 und STG3 dieselben Lesezeiten zueinander
(t1=t2=t3). Und der Lesefreigabesignalgenerator 58 erzeugt
auch das Lesefreigabesignal SAen entsprechend den Signalen
P1 bis Pm, die mit dem Taktsignal OLK synchronisiert
werden.
Fig. 5 ist ein Ablaufdiagramm zum Beschreiben einer
Datenleseoperation des leistungsunabhängigen
Halbleiterspeicherbausteins 1, das heißt des Mehrebenen-
Masken-ROM, gemäß dem Stand der Technik. Die
Datenleseoperation gemäß dem Stand der Technik wird
nachstehend mit Bezug auf die Fig. 2 bis 5 beschrieben.
Für die zweckmäßige Beschreibung nehme man an, daß Daten
aus zwei Bits, beispielsweise "00", "01", "10" oder "11",
in einer leistungsunabhängigen Speicherzelle gespeichert
werden.
Wie in Fig. 5 gezeigt, wird, bevor die Datenleseoperation
ausgeführt wird, das Rücksetzsignal RST auf einen "H"-Pegel
aktiviert, so daß die Zähler 52 bis 54 in der
Leseperiodensignal-Erzeugungsschaltung 50 zurückgesetzt
werden. Eine leistungsunabhängige Speicherzelle wird durch
die Zeilen- und Spaltendecodierschaltungen 20 und 40
entsprechend Zeilen- und Spaltenadreßsignalen ausgewählt,
und eine mit der ausgewählten (adressierten) Speicherzelle
verbundene Wortleitung wird mit einer ersten
Wortleitungsspannung VWL1 von der Wortleitungsspannung-
Erzeugungsschaltung 30 während einer ersten Leseperiode t1
angesteuert. Ob ein Strom (oder ein Zellenstrom) durch die
ausgewählte Speicherzelle fließt, wird durch einen
entsprechenden Leseverstärkerabschnitt (siehe Fig. 8) in
der Schaltung 60 entsprechend den Signalen STG1 und SAen
ermittelt. So gelesene Daten, beispielsweise DLj, werden in
der Schaltung 60 zwischengespeichert. Wenn sich die
ausgewählte Speicherzelle im "EIN"-Zustand befindet, geht
das Ausgangssignal DLj aus dem Leseverstärkerabschnitt auf
einen "H"-Pegel. Im Gegensatz dazu, wenn sich die Zelle im
"AUS"-Zustand befindet, geht das Ausgangssignal DLj daraus
auf einen "L"-Pegel.
Zweitens wird, nachdem eine zweite Wortleitungsspannung
VWL2, die höher ist als die erste Wortleitungsspannung VWL1,
während einer zweiten Leseperiode t2 an die ausgewählte
Wortleitung angelegt wird, durch den
Leseverstärkerabschnitt geprüft, ob ein Zellenstrom
hindurchfließt, wenn das Signal SAen auf den "H"-Pegel
aktiviert wird, wie in Fig. 5 gezeigt. Wie bei der ersten
Leseperiode t1 werden die so gelesenen Daten vorübergehend
in der Schaltung 60 gespeichert.
Schließlich wird eine dritte Wortleitungsspannung VWL3, die
höher ist als die erste und die zweite Wortleitungsspannung
VWL1 und VWL2, während einer dritten Leseperiode t3 an die
Wortleitung angelegt, und dann wird ebenfalls geprüft, ob
ein Zellenstrom hindurchfließt, wenn das Signal SAen auf
den "H"-Pegel aktiviert wird. So gelesene Daten werden
ebenso in der Schaltung 60 zwischengespeichert.
Wie vorstehend beschrieben, werden in dem Fall, daß eine
Speicherzelle Daten aus zwei Bits (das heißt, eines von
"00", "01", "10" und "11") speichert, unter Verwendung der
drei unterschiedlichen Wortleitungsspannungen VWL1, VWL2 und
VWL3 während entsprechenden Leseperioden t1, t2 bzw. t3
nacheinander drei Leseoperationen ausgeführt, und dann
werden die so durch den Leseverstärkerabschnitt gelesenen
Ergebnisse (das heißt, die Ausgaben des Leseverstärkers) in
einem Multiplexer (siehe Fig. 8) in der Schaltung 60
logisch gemischt. Die gemischten Daten werden über die
Datenausgabeschaltung 70 nach außen ausgegeben.
Der Mehrebenen-Masken-ROM-Baustein 1 gemäß dem Stand der
Technik besitzt das folgende Problem. Falls eine Gate-
Source-Spannung Vgs der ausgewählten Speicherzelle während
jeder Leseperiode konstant gehalten wird, ist die Menge des
Zellenstroms, der durch die ausgewählte Speicherzelle
fließt, in jeder Leseperiode unterschiedlich, wie in Fig. 6
gezeigt. In Fig. 6 gibt ein Bezugssymbol IZelle00 einen
Zellenstrom an, der durch die ausgewählte Speicherzelle im
Zustand "00" fließt, ein Bezugssymbol IZelle01 gibt einen
Zellenstrom an, der durch die Zelle im Zustand "01" fließt,
und ein Bezugssymbol Izelle10 gibt einen Zellenstrom an, der
durch die Zelle im Zustand "10" fließt. Wie in Fig. 6
dargestellt, kann man sehen, daß die Menge des Zellenstroms
entsprechend den Datenzuständen unterschiedlich ist.
Im Fall der Masken-ROMs werden an einem Kanal jeder
Speicherzelle für die Einstellung der Schwellenspannung
Ionen implantiert, um die Schwellenspannung jeder
Speicherzelle in einen erforderlichen Datenzustand zu
versetzen. Dies kann ein Grund für die Bereitstellung
anderer Umgebungen (beispielsweise Prozeßänderung,
Beweglichkeit usw.) als den entworfenen in jeder
Speicherzelle werden, so daß die Menge des Zellenstroms in
jeder Leseperiode t1, t2 und t3 unterschiedlich ist, wie in
Fig. 6 dargestellt. Beispielsweise ist bei derselben
Lesezeit, das heißt t1=t2=t3, ein Zellenstrom IZelle00 höher
als die Zellenströme IZelle01 und IZelle10. Die Zellenströme
IZelle00, IZelle01 und IZelle10 haben die Beziehung IZelle00 <
IZelle01 < IZelle10.
Da, wie vorstehend dargelegt, leistungsunabhängige
Speicherzellen in dem Mehrebenen-Masken-ROM-Baustein
mittels Ionenimplantation programmiert werden, ist die
Menge an Zellenstrom, der durch jede Zelle fließt, bei den
Datenzuständen aufgrund einer Prozeßänderung
unterschiedlich, selbst wenn eine Gate-Source-Spannung Vgs
jedes Zellentransistors konstant gehalten wird. Daher ist
die Lesezeit entsprechend jedem Datenzustand
unterschiedlich. Wenn in diesem Fall die Lesezeit für die
Zustände "01" und "10" durch den Zustand "00" festgelegt
ist, sind die Leseoperationen für die Zustände "01" und
"10" beendet, bevor ein Potential auf einer Bitleitung
(einer Datenleitung), die mit der ausgewählten
Speicherzelle verbunden ist, zum Lesen ausreichend geändert
ist. Das heißt, wie in Fig. 5 gezeigt, ist eine Lesespanne
für den Zustand "01" geringer als für den Zustand "00", und
für den Zustand "10" ist keine Lesespanne vorhanden. Wenn
zu diesem Zweck die Datenlesezeit durch den Zustand "00"
festgelegt ist, kann es unmöglich sein, eine Speicherzelle
im Zustand "10" zu lesen, wie in Fig. 5 gezeigt. Das heißt,
für eine Speicherzelle im Zustand "10" wird ein
Datenlesefehler verursacht.
Im Gegensatz dazu, wenn jede Lesezeit durch eine Lesezeit
des Zustands "10" festgelegt ist, wird die Lesespanne für
die Zustände "00" und "01" erhöht (eine Speicherzelle im
Zustand "10" wird ausreichend erkannt), die
Gesamtdatenlesezeit wird jedoch verlängert. Dies
verursacht, daß eine große Menge Strom verbraucht wird und
die Datenzugriffszeit erhöht wird. Das heißt, falls die
Menge des Stroms, der durch eine Speicherzelle fließt,
entsprechend den Datenzuständen, beispielsweise "00", "01"
und "10", unterschiedlich ist, ist eine Datenleseoperation
mit hoher Geschwindigkeit unmöglich, selbst wenn die
Spannung Vgs jeder Zelle gleich ist, und während der
Datenleseoperation wird eine große Menge an Strom
verbraucht. Folglich wird die Zuverlässigkeit des Bausteins
1 vermindert. Insbesondere im letzteren Fall ist der
Baustein 1 für Anwendungen mit niedriger Stromversorgung
unangemessen (seine Batterielebensdauer kann verkürzt
werden).
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen
leistungsunabhängigen Mehrebenen-Halbleiterspeicherbaustein
mit verbesserter Zuverlässigkeit bereitzustellen.
Ferner soll ein leistungsunabhängiger Mehrebenen-
Halbleiterspeicherbaustein bereitgestellt werden, der zu
einer Lese-(oder Zugriffs-)Operation mit hoher
Geschwindigkeit fähig ist und der in der Lage ist, unter
einer niedrigen Stromversorgung zu arbeiten.
Um die obige Aufgabe zu lösen, wird gemäß einem Aspekt der
vorliegenden Erfindung ein leistungsunabhängiger
Halbleiterspeicherbaustein bereitgestellt, der umfaßt:
eine Speicherzelle mit einer von einer Vielzahl von
Schwellenspannungen und einem Steuergate, das während einer
Datenleseoperation eine Lesespannung mit nacheinander
geänderten Spannungspegeln empfängt; eine erste
Leseverstärkerschaltung, die auf nacheinander angelegte
Leseperiodensignale reagiert, zum Prüfen, ob ein Strom
durch die Speicherzelle fließt, wenn die Lesespannung
nacheinander an deren Steuergate angelegt wird; mindestens
zwei Hilfszellen, die jeweils ein Steuergate und eine der
Schwellenspannungen besitzen; eine zweite
Leseverstärkerschaltung zum Erkennen der Reihe nach eines
Stroms, der durch die jeweiligen Hilfszellen fließt, als
Reaktion auf entsprechende Leseperiodensignale; eine
Lesezeitsteuersignal-Erzeugungsschaltung zum Erzeugen eines
Lesezeitsteuersignals als Reaktion auf ein entsprechendes
Leseperiodensignal, sobald das Ausgangssignal der zweiten
Leseverstärkerschaltung übergeht; und eine
Leseperiodensignal-Erzeugungsschaltung zum Erzeugen der
Reihe nach der Leseperiodensignale als Reaktion auf das so
erzeugte Lesezeitsteuersignal.
Die Erfindung wird nachstehend anhand der Zeichnung näher
erläutert. Es zeigen:
Fig. 1 eine Beziehung zwischen unterschiedlichen
Wortleitungsspannungen und den
Schwellenspannungsverteilungen gemäß den
Datenzuständen einer Mehrebenen-Speicherzelle;
Fig. 2 ein Diagramm, das eine Spannungsänderung zeigt,
die während einer Datenleseoperation an eine
Wortleitung angelegt wird;
Fig. 3 ein Blockdiagramm eines leistungsunabhängigen
Mehrebenen-Halbleiterspeicherbausteins gemäß dem
Stand der Technik;
Fig. 4 ein Blockdiagramm einer Leseperiodensignal-
Erzeugungsschaltung von Fig. 3 gemäß dem Stand
der Technik;
Fig. 5 ein Ablaufdiagramm zum Beschreiben einer
Datenleseoperation eines leistungsunabhängigen
Mehrebenen-Halbleiterspeicherbausteins gemäß dem
Stand der Technik;
Fig. 6 ein Diagramm, das die Menge des Zellenstroms, der
durch die Speicherzelle fließt, gemäß den
Datenzuständen zeigt;
Fig. 7 ein Blockdiagramm des leistungsunabhängigen
Mehrebenen-Halbleiterspeicherbausteins gemäß der
Erfindung;
Fig. 8 ein Blockdiagramm der Leseverstärker- und
Datenzwischenspeicherschaltung 180 gemäß der
Erfindung;
Fig. 9 ein Blockdiagramm der Lesezeitsteuersignal-
Erzeugungsschaltung gemäß einer bevorzugten
Ausführungsform der Erfindung;
Fig. 10 ein Blockdiagramm der Leseperiodensignal-
Erzeugungsschaltung gemäß einer bevorzugten
Ausführungsform der Erfindung; und
Fig. 11 ein Ablaufdiagramm zum Beschreiben einer
Datenleseoperation gemäß der Erfindung.
Nachstehend wird eine Ausführungsform gemäß der Erfindung
mit Bezug auf die beigefügten Zeichnungen beschrieben.
Fig. 7 ist ein Blockdiagramm des leistungsunabhängigen
Mehrebenen-Halbleiterspeicherbausteins 1000 gemäß der
vorliegenden Erfindung. In dem Baustein 1000 sind eine
Speicherzellenmatrix 100, eine Zeilendecodierschaltung 120,
eine Wortleitungsspannung-Erzeugungsschaltung 140, eine
Spaltendecodierschaltung 160, eine Leseverstärker- und
Datenzwischenspeicherschaltung 180 und eine
Datenausgabeschaltung 200, die zu jenen von Fig. 3
identisch sind, vorgesehen. Um eine
Beschreibungswiederholung zu vermeiden, wird auf deren
Beschreibung folglich verzichtet.
Wie in Fig. 7 dargestellt, umfaßt der Baustein 1000 ferner
eine Hilfszellenmatrix 220, eine Hilfszellen-
Leseverstärkerschaltung 240, eine Lesezeitsteuersignal-
Erzeugungsschaltung 260 und eine Leseperiodensignal-
Erzeugungsschaltung 280.
Wenn die in jeder Speicherzelle zu speichernden Daten Daten
aus zwei Bits sind, weist die Hilfszellenmatrix 220
mindestens zwei Hilfszellen auf. Falls
Wortleitungsspannungen VWLi (i=1, 2 und 3) nacheinander vom
niedrigsten Spannungspegel zum höchsten Spannungspegel
verändert werden, besitzen die zwei Hilfszellen die
Schwellenspannungen Vth1 bzw. Vth2, die gleich jenen von
jedem Zellentransistor sind. Das heißt, die zwei
Hilfszellen werden auf den Zustand "00" bzw. auf den
Zustand "01" programmiert. Im Gegensatz dazu, wenn die
Wortleitungsspannungen VWLi nacheinander vom höchsten
Spannungspegel zum niedrigsten Spannungspegel verändert
werden, werden die zwei Hilfszellen auf die
Schwellenspannungen Vth4 bzw. Vth3 in dieser Reihenfolge
eingestellt. Bei dieser Ausführungsform werden die
Wortleitungsspannungen VWLi so eingestellt, daß sie gemäß
dem ersteren verändert werden. Die zwei Hilfszellen werden
gleichzeitig ausgewählt, sobald eine Wortleitung in der
Speicherzellenmatrix 100 während der Datenleseoperation
ausgewählt wird. Das heißt, die Hilfszellenmatrix 220 kann
so implementiert werden, daß die Wortleitungsspannungen VWLi
gleichzeitig in die zwei Hilfszellen gespeist werden. Es
ist für Fachleute offensichtlich, daß zwei Hilfszellen in
der Hilfszellenmatrix 220 vorgesehen sein können, so daß
sie jeweils den Wortleitungen der Matrix 100 entsprechen.
Die Hilfszellen-Leseverstärkerschaltung 240 liest und
verstärkt die Daten (das heißt, "00" und "01"), die jeweils
in den zwei Hilfszellen gespeichert sind, als Reaktion auf
die Signale STG1, STG2 und SAen von der Leseperiodensignal-
Erzeugungsschaltung 280 während der Datenleseoperation.
Selbst wenn die Hilfszellen während des Lesens von Daten
eines ausgewählten Speichers in der Speicherzellenmatrix
100 ausgewählt werden, liest die Hilfszellen-
Leseverstärkerschaltung 240 gespeicherte Daten in einer
Hilfszelle (mit der Schwellenspannung Vth1) als Reaktion
auf die Signale STG1 und SAen während einer ersten
Leseperiode t1 und gespeicherte Daten in der anderen
Hilfszelle (mit der Schwellenspannung Vth2) als Reaktion
auf die Signale STG2 und SAen daraus während einer zweiten
Leseperiode t2. Obwohl es in Fig. 7 nicht dargestellt ist,
kann die Hilfszellen-Leseverstärkerschaltung 240 aus zwei
Leseverstärkern (die dieselbe Funktion wie jene von Fig. 3
erfüllen) bestehen, die über entsprechende Leitungen DL00
bzw. DL01 mit den Hilfszellen verbunden sind.
Die Lesezeitsteuersignal-Erzeugungsschaltung 260 erzeugt
Lesezeitsteuersignale F00, F01, Fg00 und Fg01 als Reaktion
auf die Ausgangssignale S00 und S01 aus der Hilfszellen-
Leseverstärkerschaltung 240, und die Leseperiodensignal-
Erzeugungsschaltung 280 erzeugt die Leseperiodensignale
STGi (i=1, 2 und 3) und das Lesefreigabesignal SAen als
Reaktion auf die Lesezeitsteuersignale F00, F01, Fg00 und
Fg01. Hierin zeigen die Signale F00 und F01 jeweils in den
Hilfszellen gespeicherte Daten an, und jedes Signal Fg00
und Fg01 zeigt an, daß eine Datenleseoperation für jede
Hilfszelle beendet ist. Die Operationen der Schaltungen 260
und 280 werden nachstehend im einzelnen mit Bezug auf die
Fig. 9 und 10 beschrieben.
Mit Bezug auf Fig. 8 ist ein Blockdiagramm der
Leseverstärker- und Datenzwischenspeicherschaltung 180
gemäß der vorliegenden Erfindung abgebildet. Die Schaltung 180
umfaßt einen Leseverstärkerabschnitt 182. In dem
Leseverstärkerabschnitt 182 sind mehrere Leseverstärker
(nicht dargestellt) entsprechend den Datenleitungen DLi
(i=1-n) vorgesehen, von denen jeder mit Bitleitungen
verbunden ist, die durch die Spaltendecodierschaltung 160
ausgewählt werden. Die Leseverstärker lesen und verstärken
Daten, die jeweils in entsprechenden Speicherzellen
gespeichert sind, durch entsprechende Daten- und
Bitleitungen als Reaktion auf das Signal SAen von der
Leseperiodensignal-Erzeugungsschaltung 280. Hierin gibt
jeder der Leseverstärker einen "H"-Pegel als sein
Ausgangssignal aus, wenn sich die entsprechende
Speicherzelle im "EIN"-Zustand befindet, und gibt einen
"L"-Pegel als sein Ausgangssignal aus, wenn sich die
entsprechende Speicherzelle im "AUS"-Zustand befindet.
Ein Beispiel des Leseverstärkers ist im US-Pat. Nr.
5 761 132 mit dem Titel "INTEGRATED CIRCUIT MEMORY DEVICES
WITH LATCH-FREE PAGE BUFFERS THEREIN FOR PREVENTING READ
FAILURES" offenbart.
In Fig. 8 ist ein Datenzwischenspeicherabschnitt
dargestellt, der mit einem Ausgangssignal Sausi vom
Leseverstärkerabschnitt 182 verbunden ist und aus ersten
bis dritten Zwischenspeichern (Datenspeicherschaltungen
oder Registern) 184, 186 und 188 und einem Multiplexer 190
besteht. Die Zwischenspeicher 184, 186 und 188 sind
gemeinsam mit dem Ausgangssignal Sausi verbunden und werden
durch entsprechende Leseperiodensignale STG1, STG2 bzw.
STG3 aktiviert. Der Multiplexer 190 mischt die
Ausgangssignale D1, D2 und D3 aus den ersten bis dritten
Zwischenspeichern 184, 186 und 188 und gibt zwei Datenbits
DL und DM als gemischtes Ergebnis aus.
Fig. 9 ist ein Blockdiagramm der Lesezeitsteuersignal-
Erzeugungsschaltung 260 gemäß einer bevorzugten
Ausführungsform der vorliegenden Erfindung.
Wie in Fig. 9 dargestellt, besteht die
Lesezeitsteuersignal-Erzeugungsschaltung 260 aus einem
ersten und einem zweiten Zwischenspeicher 262 und 264,
einer ersten und einer zweiten Verzögerung 266 und 268 und
einem ersten und einem zweiten Impulsgeber 270 und 272. Der
erste und der zweite Zwischenspeicher 262 und 264 werden
durch ein Rücksetzsignal RST mit einer Impulsform
initialisiert, welches aktiviert wird, bevor
Datenleseoperationen tatsächlich ausgeführt werden. Der
erste Zwischenspeicher 262 empfängt ein Ausgangssignal S00
von der Hilfszellen-Leseverstärkerschaltung 240 als
Reaktion auf das erste Leseperiodensignal STG1, und der
zweite Zwischenspeicher 264 empfängt das andere
Ausgangssignal S01 daraus als Reaktion auf das zweite
Leseperiodensignal STG2. Der erste und der zweite
Impulsgeber 270 und 272 erzeugen die Lesezeitsteuersignale
Fg00 und Fg01 als Reaktion auf die Ausgangssignale F00 und
F01 aus den entsprechenden Zwischenspeichern 262 bzw. 264.
Das Signal Fg00 zeigt an, daß eine Datenleseoperation für
die Hilfszelle mit einer Schwellenspannung Vth1 beendet
wurde, und das Signal Fg01, zeigt an, daß eine
Datenleseoperation für die Hilfszelle mit einer
Schwellenspannung Vth2 beendet wurde.
Bei dieser Ausführungsform können die erste und die zweite
Verzögerung 266 und 268 selektiv verwendet werden. Das
heißt, da eine entworfene Schwellenspannung einer
Mehrebenen-Speicherzelle entsprechend dem Grad einer
Schwellenspannungsverteilung unterschiedlich ist, müssen
die Verzögerungen 266 und 268 eine Lesezeit entsprechend
einem Schwellenspannungsunterschied zwischen entworfenen
und hergestellten Speicherzellen gewährleisten. Daher ist
es für Fachleute offensichtlich, daß die Existenz der
Verzögerungen 266 und 268 und deren Verzögerungszeit gemäß
dem Grad der Schwellenspannungsverteilung festgelegt werden
kann.
In Fig. 10 ist ein Blockdiagramm der Leseperiodensignal-
Erzeugungsschaltung 280 gemäß der bevorzugten
Ausführungsform der vorliegenden Erfindung dargestellt.
Mit Bezug auf Fig. 10 besteht die Schaltung 280 aus einem
Oszillator 282, einem NICHT-ODER-Gatter 283, mehreren
Zählern 284 bis 288, ersten bis dritten
Leseperiodensignalgeneratoren 290, 292 und 294 und einem
Lesefreigabesignalgenerator 296. Der Oszillator 282 besteht
aus einem auf diesem Fachgebiet gut bekannten
Ringoszillator und erzeugt ein Taktsignal CLK als Reaktion
auf ein Oszillationsfreigabesignal OSCen. Jeder der Zähler
284 bis 288 erzeugt ein Signal Pi (i=1-m) mit der
zweifachen Periode eines Eingangssignals von einer
vorhergehenden Stufe. Insbesondere erzeugt der Zähler 284
einer ersten Stufe sein Ausgangssignal P1 unter Verwendung
des Taktsignals CLK als sein Eingangssignal. Die Zähler 284
bis 288 werden durch ein Ausgangssignal des NICHT-ODER-
Gatters 283, das das Rücksetzsignal RST und die
Lesezeitsteuersignale Fg00 und Fg01 von den Impulsgebern
270 und 272 empfängt, zurückgesetzt (initialisiert). Das
Ausgangssignal des NICHT-ODER-Gatters 283 wird auf dem "H"
Pegel gehalten, wenn die Signale RST, Fg00 und Fg01 jeweils
in einem inaktivierten Zustand (beispielsweise dem "L"-Pegel)
bleiben, und dessen Ausgangssignal wird auf den "L"-Pegel
aktiviert, wenn eines der Signale RST, Fg00 und Fg01
auf den "H"-Pegel aktiviert wird, was veranlaßt, daß die
Zähler 284 bis 288 jeweils in einen Anfangszustand
initialisiert werden.
Der erste Leseperiodensignalgenerator 290 wird mittels des
Rücksetzsignals RST zurückgesetzt und erzeugt ein erstes
Leseperiodensignal STG1 als Reaktion auf die
Ausgangssignale Pi der Zähler 284 bis 288. Das so
aktivierte erste Leseperiodensignal STG1 wird deaktiviert,
wenn die Zähler 284 bis 288 zurückgesetzt werden, und sein
deaktivierter Zustand wird mittels des aktivierten Signals
F00, das von der Lesezeitsteuersignal-Erzeugungsschaltung
260 erzeugt wird, weiter aufrechterhalten. Der zweite
Periodensignalgenerator 292 wird durch das Rücksetzsignal
RST zurückgesetzt und erzeugt ein zweites
Leseperiodensignal STG2 als Reaktion auf die
Ausgangssignale Pi, wenn das erste Leseperiodensignal STG1
deaktiviert wird. Das zweite Leseperiodensignal STG2 wird
inaktiviert, wenn die Zähler 284 bis 288 zurückgesetzt
werden, und sein deaktivierter Zustand wird durch das
Signal F01 aus der Schaltung 260 weiter aufrechterhalten.
Der dritte Leseperiodensignalgenerator 294 wird ebenfalls
durch das Rücksetzsignal RST zurückgesetzt. Der Generator
294 erzeugt ein drittes Leseperiodensignal STG3 als
Reaktion auf die Ausgangssignale Pi der Zähler 284 bis 288,
wenn die ersten und zweiten Leseperiodensignale STG1 und
STG2 deaktiviert werden. Der Lesefreigabesignalgenerator
296 erzeugt ein Lesefreigabesignal SAen in Impulsform als
Reaktion auf die Ausgangssignale Pi der Zähler 284 bis 288
während jeder Leseperiode t1, t2 und t3 und wird durch das
Rücksetzsignal RST zurückgesetzt.
Ein Ablaufdiagramm zum Beschreiben einer Datenleseoperation
gemäß der vorliegenden Erfindung ist in Fig. 11
dargestellt. Die Datenleseoperation gemäß der vorliegenden
Erfindung wird nachstehend mit Bezug auf die Fig. 7 bis
11 beschrieben. Man nehme an, daß jede Speicherzelle Daten
aus zwei Bits, das heißt "00", "01", "10" und "11",
speichert und die zwei Hilfszellen der Hilfszellenmatrix
220 die Schwellenspannungen Vth1 bzw. Vth2 besitzen.
Wie in Fig. 11 gezeigt, geht, bevor die erste Leseoperation
t1 ausgeführt wird, das Rücksetzsignal RST vom "L"-Pegel
auf den "H"-Pegel über, so daß die Hilfszellen-
Leseverstärkerschaltung 260 bzw. die Lesezeitsteuersignal-
Erzeugungsschaltung 280 in einen Anfangszustand
initialisiert werden. Das heißt, initialisiert werden der
erste und der zweite Zwischenspeicher 262 und 264 der
Schaltung 260 und die Zähler 284 bis 288, die ersten bis
dritten Leseperiodensignalgeneratoren 290, 292 und 294 und
der Lesefreigabesignalgenerator 296 der Schaltung 280.
Wenn die erste Leseoperation gestartet wird, geht das
Oszillationsfreigabesignal OSCen auf den "H"-Pegel über.
Der Ringoszillator 282 in Fig. 10 erzeugt das Taktsignal
CLK als Reaktion auf das Oszillationsfreigabesignal OSCen,
und dann wird das erste Leseperiodensignal STG1 vom ersten
Leseperiodensignalgenerator 290, der die Ausgangssignale P1
bis Pm von den Zählern 284 bis 288 empfängt, vom "L"-Pegel
auf den "H"-Pegel aktiviert. Gleichzeitig erzeugt die
Wortleitungsspannung-Erzeugungsschaltung 140 die erste
Wortleitungsspannung VWL1 als Reaktion auf das erste
Leseperiodensignal STG1. Die erste Wortleitungsspannung VWL1
wird über die Zeilendecodierschaltung 120 in eine mit einer
ausgewählten Speicherzelle verbundene Wortleitung gespeist,
und wird auch zu zwei Hilfszellen, die beispielsweise
gemeinsam mit der Wortleitung verbunden sind, gespeist.
Eine mit der ausgewählten Speicherzelle verbundene
Bitleitung wird durch die Spaltendecodierschaltung 160
ausgewählt und dann wird die ausgewählte Bitleitung mit
einem Lesestrom vom Leseverstärkerabschnitt 182 gespeist.
Ebenso werden die Datenleitungen (oder Bitleitungen) DL00
und DL01, die jeweils mit den zwei Hilfszellen gekoppelt
sind, mit einem Lesestrom von der Hilfszellen-
Leseverstärkerschaltung 240 angesteuert. Nachdem eine Zeit
verstreicht, erzeugt der Lesefreigabesignalgenerator 296 in
der Leseperiodensignal-Erzeugungsschaltung 280 das
Lesefreigabesignal SAen in Impulsform, wie in Fig. 11
gezeigt. Der Leseverstärkerabschnitt 182 reagiert auf das
Lesefreigabesignal SAen und ermittelt, ob ein Strom durch
die ausgewählte Speicherzelle fließt. Wenn die ausgewählte
Speicherzelle die "AUS"-Zelle ist, geht das Ausgangssignal
Sausi des Leseverstärkerabschnitts 182, der der
ausgewählten Speicherzelle zugeordnet ist, auf den "L"-Pegel
über, und wenn es die "EIN"-Zelle ist, geht dessen
Ausgangssignal Sausi auf den "H"-Pegel über.
Da die mit der Datenleitung DL00 verbundene Hilfszelle die
Schwellenspannung Vth1 besitzt, die geringer ist als die
erste Wortleitungsspannung VWL1, und die mit der
Datenleitung DL01 verbundene Hilfszelle die
Schwellenspännung Vth2 besitzt, die höher ist als die erste
Wortleitungsspannung VWL1, geht die Datenleitung DL00 auf
den "L"-Pegel und die Datenleitung DL01 geht auf den "H"-Pegel.
Das heißt, während der ersten Leseperiode t1 gehen
die Ausgangssignale S00 und S01 von der Hilfszellen-
Leseverstärkerschaltung 240 auf den "H"-Pegel bzw. auf den
"L"-Pegel. Und dann speichert der erste Zwischenspeicher
262 der Lesezeitsteuersignal-Erzeugungsschaltung 260 das
Ausgangssignal S00 mit dem "H"-Pegel als Reaktion auf das
erste Leseperiodensignal STG1. Daß das Ausgangssignal S00
aktiviert wird, bedeutet, daß eine Leseoperation für die
Hilfszelle mit der Schwellenspannung Vth1 beendet ist.
Anschließend empfängt der erste Impulsgeber 270 der
Schaltung 260 das Ausgangssignal F00 (nachstehend als
"erstes Lesezeitsteuersignal" bezeichnet) des ersten
Zwischenspeichers 262 durch eine erste Verzögerung 166 und
erzeugt ein zweites Lesezeitsteuersignal Fg00 in
Impulsform. Dies veranlaßt, daß die Zähler 284 bis 288 der
Leseperiodensignal-Erzeugungsschaltung 280 durch das NICHT-
ODER-Gatter 283 zurückgesetzt werden, so daß das erste
Leseperiodensignal STG1 auf den "L"-Pegel übergeht
(inaktiviert wird) und das zweite Leseperiodensignal STG2
aktiviert wird. Das erste Leseperiodensignal STG1 wird
mittels des ersten Lesezeitsteuersignals F00 mit dem "H"-Pegel
weiter im inaktivierten Zustand gehalten. Folglich
wurde die erste Leseoperation für die ausgewählte
Speicherzelle beendet und die so aus der ausgewählten
Speicherzelle ausgelesenen Daten Sausi werden vorübergehend
im ersten Zwischenspeicher 184 der
Datenzwischenspeicherschaltung 180 gespeichert. Wenn die
Schwellenspannung der ausgewählten Speicherzelle höher ist
als die erste Wortleitungsspannung VWL1, gehen die Daten
Sausi auf den "L"-Pegel. Wenn die Schwellenspannung der
ausgewählten Speicherzelle im Gegensatz dazu geringer ist
als die erste Wortleitungsspannung VWL1, gehen die Daten
Sausi auf den "H"-Pegel.
Kurzum, wenn die ausgewählte Speicherzelle die
Schwellenspannung Vth1 besitzt, ist der Zustand der
ausgewählten Speicherzelle durch den
Leseverstärkerabschnitt 182 ausreichend erkannt, wenn das
zweite Lesezeitsteuersignal Fg00 erzeugt wird. Daher kann
man sehen, daß die erste Leseperiode (Lesezeit) t1
entsprechend der Lese zeit der Hilfszelle mit der
Schwellenspannung Vth1 automatisch gesteuert (festgelegt)
wird. Das heißt, wenn die Leseoperation für die Hilfszelle
mit der Schwellenspannung Vth1 beendet ist, wird das erste
Leseperiodensignal STG1 inaktiviert, und dann wird das
zweite Leseperiodensignal STG2 aktiviert.
Wenn das zweite Leseperiodensignal STG2 aktiviert wird,
wird die zweite Leseoperation für die ausgewählte
Speicherzelle durchgeführt. Die Wortleitungsspannung-
Erzeugungsschaltung 140 erzeugt die zweite
Wortleitungsspannung VWL2 als Reaktion auf das zweite
Leseperiodensignal STG2 mit dem "H"-Pegel. Die zweite
Wortleitungsspannung VWL2 wird über die
Zeilendecodierschaltung 120 in die ausgewählte Wortleitung
gespeist und wird auch zu den zwei Hilfszellen, das heißt
ihren Gateelektroden, gespeist.
Und dann wird die mit der ausgewählten Speicherzelle
verbundene Bitleitung durch die Spaltendecodierschaltung
160 ausgewählt, und die ausgewählte Bitleitung wird mit
einem Lesestrom vom Leseverstärkerabschnitt 182 gespeist.
Ebenso werden die Datenleitungen (oder Bitleitungen) DL00
und DL01, die jeweils mit den zwei Hilfszellen gekoppelt
sind, mit einem Lesestrom von der Hilfszellen-
Leseverstärkerschaltung 240 angesteuert. Nachdem eine Zeit
verstreicht, erzeugt der Lesefreigabesignalgenerator 296 in
der Leseperiodensignal-Erzeugungsschaltung 280 während der
zweiten Lesezeit t2 das Lesefreigabesignal SAen, wie in
Fig. 11 gezeigt. Der Leseverstärkerabschnitt 182 reagiert
auf das Lesefreigabesignal SAen und ermittelt, ob ein Strom
durch die ausgewählte Speicherzelle fließt.
Gleichzeitig gehen alle Datenleitungen DL00 und DL01 auf
den "L"-Pegel über, da die zwei Hilfszellen die
Schwellenspannungen Vth1 und Vth2 besitzen, die geringer
sind als die zweite Wortleitungsspannung VWL2 (da die
Hilfszellen während der zweiten Leseperiode t2 jeweils in
den "EIN"-Zustand übergehen). Das heißt, während der
zweiten Leseperiode t2 gehen die Ausgangssignale S00 und
S01 von der Hilfszellen-Leseverstärkerschaltung 240 auf den
"H"-Pegel über. Und dann speichert der zweite
Zwischenspeicher 264 der Lesezeitsteuersignal-
Erzeugungsschaltung 260 das Ausgangssignal S01 mit dem "H"-Pegel
als Reaktion auf das zweite Leseperiodensignal STG2.
Daß das Ausgangssignal S01 auf den "H"-Pegel aktiviert
(erzeugt) wird, bedeutet, daß eine Leseoperation für die
ausgewählte Speicherzelle beendet ist. Kurzum, wenn die
ausgewählte Speicherzelle die Schwellenspannung Vth2
besitzt, ist der Zustand der ausgewählten Speicherzelle
durch den Leseverstärkerabschnitt 182 ausreichend erkannt,
wenn das Ausgangssignal S01 erzeugt wird. Hierin hält der
erste Zwischenspeicher 262 der Schaltung 260 das vorher
eingegebene Signal S00 weiter aufrecht, so daß sein
Ausgangssignal F00 im vorherigen Zustand gehalten wird, das
heißt, auf dem "H"-Pegel, wie in Fig. 11 gezeigt.
Anschließend empfängt der zweite Impulsgeber 272 der
Schaltung 260 das Ausgangssignal F01 (nachstehend als
"drittes Lesezeitsteuersignal" bezeichnet) des zweiten
Zwischenspeichers 264 über eine zweite Verzögerung 268 und
erzeugt ein viertes Lesezeitsteuersignal Fg01 in
Impulsform. Dies veranlaßt, daß die Zähler 284 bis 288 der
Leseperiodensignal-Erzeugungsschaltung 280 durch das NICHT-
ODER-Gatter 283 zurückgesetzt werden, so daß das zweite
Leseperiodensignal STG2 auf den "L"-Pegel übergeht
(inaktiviert wird) und das dritte Leseperiodensignal STG3
aktiviert wird. Das erste Leseperiodensignal STG1 wird
mittels des ersten Lesezeitsteuersignals F00 weiter im
inaktivierten Zustand gehalten und das zweite
Leseperiodensignal STG2 wird mittels des dritten
Lesezeitsteuersignals F01 weiter im inaktivierten Zustand
gehalten. Folglich wurde die zweite Leseoperation für die
ausgewählte Speicherzelle beendet und die so aus der
ausgewählten Speicherzelle ausgelesenen Daten Sausi werden
vorübergehend im zweiten Zwischenspeicher 186 der
Datenzwischenspeicherschaltung 180 gespeichert.
Kurzum, wenn die ausgewählte Speicherzelle die
Schwellenspannung Vth2 besitzt, ist der Zustand der
ausgewählten Speicherzelle vom Leseverstärkerabschnitt 182
ausreichend erkannt, wenn das vierte Lesezeitsteuersignal
Fg01 erzeugt wird. Daher kann man sehen, daß die zweite
Leseperiode (Lesezeit t2) entsprechend der Lesezeit der
Hilfszelle automatisch gesteuert (bestimmt) wird. Das
heißt, wenn die Leseoperation für die Hilfszelle mit der
Schwellenspannung Vth2 beendet ist, wird das zweite
Leseperiodensignal STG2 inaktiviert, und dann wird das
dritte Leseperiodensignal STG3 aktiviert.
Wenn das dritte Leseperiodensignal STG3 aktiviert wird,
wird die dritte Leseoperation für die ausgewählte
Speicherzelle ausgeführt. Die Wortleitungsspannung-
Erzeugungsschaltung 140 erzeugt die dritte
Wortleitungsspannung VWL3 als Reaktion auf das dritte
Leseperiodensignal STG3. Die dritte Wortleitungsspannung
VWL3 wird über die Zeilendecodierschaltung 120 in die
ausgewählte Wortleitung gespeist und wird auch zu den zwei
Hilfszellen, das heißt ihren Gateelektroden, gespeist.
Und dann wird ein Lesestrom vom Leseverstärkerabschnitt 182
in die ausgewählte Bitleitung gespeist. Ebenso werden die
Datenleitungen (oder Bitleitungen) DL00 und DL01, die
jeweils mit den zwei Hilfszellen gekoppelt sind, mit einem
Lesestrom von der Hilfszellen-Leseverstärkerschaltung 240
angesteuert. Nachdem eine Zeit verstreicht, erzeugt der
Lesefreigabesignalgenerator 296 in der Leseperiodensignal-
Erzeugungsschaltung 280 das Lesefreigabesignal SAen. Der
Leseverstärkerabschnitt 182 reagiert auf das
Lesefreigabesignal SAen und ermittelt dann, ob ein Strom
durch die ausgewählte Speicherzelle fließt. Die dritte
Leseoperation für die ausgewählte Speicherzelle wurde
beendet und die so aus der ausgewählten Speicherzelle
ausgelesenen Daten Sausi werden vorübergehend im dritten
Zwischenspeicher 188 der Datenzwischenspeicherschaltung 180
gespeichert. Schließlich werden drei Daten D1, D2 und D3,
die aus der ausgewählten Speicherzelle ausgelesen und im
ersten, zweiten und dritten Zwischenspeicher 184, 186, 188
gespeichert wurden, in den Multiplexer 190 gespeist. Der
Multiplexer 190 mischt die Daten D1, D2 und D3, um zwei
Datenbits auszugeben.
Im Gegensatz zur ersten und zweiten Leseperiode t1 und t2
wird während der dritten Leseperiode t3 keine Leseoperation
für die Hilfszellen ausgeführt, da die Hilfszellen-
Leseverstärkerschaltung 240 nur durch das erste und das
zweite Leseperiodensignal STG1 und STG2 gesteuert wird, wie
in Fig. 7 gezeigt. Während der dritten Leseperiode t3
werden das erste und das dritte Lesezeitsteuersignal F00
und F01 weiter in den vorherigen Zuständen
aufrechterhalten, das heißt jeweils auf dem "H"-Pegel.
Gemäß der vorstehend angeführten Schaltungskonfiguration
wird jede Leseperiode t1, t2 und t3 mittels der
Hilfszellenmatrix 220, der Hilfszellen-
Leseverstärkerschaltung 240, der Lesezeitsteuersignal-
Erzeugungsschaltung 260 und der Leseperiodensignal-
Erzeugungsschaltung 280 automatisch bestimmt, so daß jede
Leseperiode (Lesezeit) optimiert wird, selbst wenn die
Menge des Zellenstroms, der durch jede Zelle fließt, in den
Datenzuständen bei einer konstanten Gate-Source-Spannung
Vgs jedes Zellentransistors unterschiedlich ist. Daher wird
eine Lesespanne für jeden Datenzustand gewährleistet und
solche Probleme, wie Stromverbrauch und niedrigere
Betriebsgeschwindigkeit, werden verhindert, so daß die
Zuverlässigkeit des leistungsunabhängigen Mehrebenen-
Halbleiterspeicherbausteins verbessert wird.
Die Erfindung wurde unter Verwendung einer beispielhaften
bevorzugten Ausführungsform beschrieben. Dennoch sollte es
selbstverständlich sein, daß der Schutzbereich der
Erfindung nicht auf die offenbarte Ausführungsform begrenzt
ist. Im Gegenteil ist vorgesehen, daß sie verschiedene
Modifikationen und ähnliche Anordnungen erfaßt. Dem
Schutzbereich der Ansprüche sollte daher die breiteste
Interpretation gewährt werden, um alle solchen
Modifikationen und ähnlichen Anordnungen zu umfassen.
Claims (13)
1. Leistungsunabhängiger Halbleiterspeicherbaustein mit:
mindestens einer leistungsunabhängigen Speicherzelle, die Mehrebenendaten speichert und eine von einer Vielzahl von Schwellenspannungen aufweist, wobei die mindestens eine leistungsunabhängige Speicherzelle ein Steuergate aufweist, das während einer Datenleseoperation eine Lesespannung mit nacheinander geänderten Spannungspegeln empfängt;
einer Leseverstärkerschaltung zum aufeinanderfolgenden Erfassen eines Stroms, der durch die leistungsunabhängige Speicherzelle fließt, in Leseperioden der Datenleseoperation, sobald die Lesespannung in den Leseperioden verändert wird; und
einer Vorrichtung mit mindestens zwei Hilfszellen, die jeweils ein Steuergate aufweisen, zum Steuern einer Freigabezeit für jede der Leseperioden für die mindestens eine leistungsunabhängige Speicherzelle entsprechend der durch die mindestens zwei Hilfszellen fließenden Strommenge, wenn die Lesespannung während der Datenleseoperation gemeinsam an die Steuergates der mindestens zwei Hilfszellen angelegt wird.
mindestens einer leistungsunabhängigen Speicherzelle, die Mehrebenendaten speichert und eine von einer Vielzahl von Schwellenspannungen aufweist, wobei die mindestens eine leistungsunabhängige Speicherzelle ein Steuergate aufweist, das während einer Datenleseoperation eine Lesespannung mit nacheinander geänderten Spannungspegeln empfängt;
einer Leseverstärkerschaltung zum aufeinanderfolgenden Erfassen eines Stroms, der durch die leistungsunabhängige Speicherzelle fließt, in Leseperioden der Datenleseoperation, sobald die Lesespannung in den Leseperioden verändert wird; und
einer Vorrichtung mit mindestens zwei Hilfszellen, die jeweils ein Steuergate aufweisen, zum Steuern einer Freigabezeit für jede der Leseperioden für die mindestens eine leistungsunabhängige Speicherzelle entsprechend der durch die mindestens zwei Hilfszellen fließenden Strommenge, wenn die Lesespannung während der Datenleseoperation gemeinsam an die Steuergates der mindestens zwei Hilfszellen angelegt wird.
2. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 1, wobei,
wenn die Spannungspegel der Lesespannung nacheinander vom
niedrigsten Spannungspegel zum höchsten Spannungspegel
verändert werden, die mindestens zwei Hilfszellen
nacheinander von der niedrigsten der Schwellenspannungen
aus programmiert werden.
3. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 1, wobei, wenn die Spannungspegel der Lesespannung
nacheinander vom höchsten Spannungspegel zum niedrigsten
Spannungspegel verändert werden, die mindestens zwei
Hilfszellen nacheinander von der höchsten der
Schwellenspannungen aus programmiert werden.
4. Leistungsunabhängiger Halbleiterspeicherbaustein mit:
einer Speicherzelle mit einer von einer Vielzahl von Schwellenspannungen und einem Steuergate, das während einer Datenleseoperation eine Lesespannung mit nacheinander geänderten Spannungspegeln empfängt;
einer ersten Leseverstärkerschaltung, die auf nacheinander angelegte Leseperiodensignale reagiert, zum Prüfen, ob ein Strom durch die Speicherzelle fließt, wenn die Lesespannung nacheinander an deren Steuergate angelegt wird;
mindestens zwei Hilfszellen, die jeweils ein Steuergate und eine der Schwellenspannungen aufweisen;
einer zweiten Leseverstärkerschaltung zum aufeinanderfolgenden Erfassen eines Stroms, der durch die jeweiligen Hilfszellen fließt, als Reaktion auf entsprechende Leseperiodensignale;
einer Lesezeitsteuersignal-Erzeugungsschaltung zum Erzeugen eines Lesezeitsteuersignals als Reaktion auf ein entsprechendes Leseperiodensignal, sobald das Ausgangssignal der zweiten Leseverstärkerschaltung übergeht; und
einer Leseperiodensignal-Erzeugungsschaltung zum aufeinanderfolgenden Erzeugen der Leseperiodensignale als Reaktion auf das so erzeugte Lesezeitsteuersignal.
einer Speicherzelle mit einer von einer Vielzahl von Schwellenspannungen und einem Steuergate, das während einer Datenleseoperation eine Lesespannung mit nacheinander geänderten Spannungspegeln empfängt;
einer ersten Leseverstärkerschaltung, die auf nacheinander angelegte Leseperiodensignale reagiert, zum Prüfen, ob ein Strom durch die Speicherzelle fließt, wenn die Lesespannung nacheinander an deren Steuergate angelegt wird;
mindestens zwei Hilfszellen, die jeweils ein Steuergate und eine der Schwellenspannungen aufweisen;
einer zweiten Leseverstärkerschaltung zum aufeinanderfolgenden Erfassen eines Stroms, der durch die jeweiligen Hilfszellen fließt, als Reaktion auf entsprechende Leseperiodensignale;
einer Lesezeitsteuersignal-Erzeugungsschaltung zum Erzeugen eines Lesezeitsteuersignals als Reaktion auf ein entsprechendes Leseperiodensignal, sobald das Ausgangssignal der zweiten Leseverstärkerschaltung übergeht; und
einer Leseperiodensignal-Erzeugungsschaltung zum aufeinanderfolgenden Erzeugen der Leseperiodensignale als Reaktion auf das so erzeugte Lesezeitsteuersignal.
5. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 3, wobei die Lesespannung gleichzeitig an die
Steuergates der mindestens zwei Hilfszellen angelegt wird,
wenn sie an das Steuergate der Speicherzelle angelegt wird.
6. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 3, wobei die Mehrebenendaten Daten aus zwei Bits
sind.
7. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 5, wobei die Lesezeitsteuersignal-
Erzeugungsschaltung umfaßt:
einen ersten Zwischenspeicher zum Empfangen des Ausgangssignals der zweiten Leseverstärkerschaltung während einer ersten Leseperiode;
einen ersten Impulsgeber zum Erzeugen eines ersten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das Ausgangssignal des ersten Zwischenspeichers;
einen zweiten Zwischenspeicher zum Empfangen des Ausgangssignals der zweiten Leseverstärkerschaltung während einer zweiten Leseperiode; und
einen zweiten Impulsgeber zum Erzeugen eines zweiten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das Ausgangssignal des zweiten Zwischenspeichers.
einen ersten Zwischenspeicher zum Empfangen des Ausgangssignals der zweiten Leseverstärkerschaltung während einer ersten Leseperiode;
einen ersten Impulsgeber zum Erzeugen eines ersten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das Ausgangssignal des ersten Zwischenspeichers;
einen zweiten Zwischenspeicher zum Empfangen des Ausgangssignals der zweiten Leseverstärkerschaltung während einer zweiten Leseperiode; und
einen zweiten Impulsgeber zum Erzeugen eines zweiten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das Ausgangssignal des zweiten Zwischenspeichers.
8. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 6, der ferner eine erste Verzögerung umfaßt, die
zwischen den ersten Zwischenspeicher und den ersten
Impulsgeber geschaltet ist; und eine zweite Verzögerung
umfaßt, die zwischen den zweiten Zwischenspeicher und den
zweiten Impulsgeber geschaltet ist.
9. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 6, wobei die Leseperiodensignal-
Erzeugungsschaltung umfaßt:
einen Oszillator zum Erzeugen eines Taktsignals als Reaktion auf ein Oszillationsfreigabesignal;
eine Vielzahl von Teilern, die in Reihe geschaltet sind, wobei eine erste Stufe der Teiler das Taktsignal als sein Eingangssignal empfängt;
einen ersten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das erste Leseperiodensignal zu erzeugen, wobei das erste Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des ersten Zwischenspeichers aktiviert wird;
einen zweiten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das zweite Leseperiodensignal zu erzeugen, wobei das zweite Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des zweiten Zwischenspeichers aktiviert wird;
einen dritten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein drittes Leseperiodensignal zu erzeugen, wobei das dritte Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das erste und das zweite Leseperiodensignal aktiviert wird;
einen Lesefreigabesignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein Lesefreigabesignal zu erzeugen, das einen Lesezeitpunkt in jeweiligen Leseperioden anzeigt; und
eine Rücksetzschaltung zum Zurücksetzen der Teiler als Reaktion auf mindestens eines von einem Rücksetzsignal und Ausgangssignalen der Impulsgeber, so daß die Ausgangssignale aus den ersten bis dritten Leseperiodensignalgeneratoren und dem Lesefreigabesignalgenerator alle zurückgesetzt werden.
einen Oszillator zum Erzeugen eines Taktsignals als Reaktion auf ein Oszillationsfreigabesignal;
eine Vielzahl von Teilern, die in Reihe geschaltet sind, wobei eine erste Stufe der Teiler das Taktsignal als sein Eingangssignal empfängt;
einen ersten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das erste Leseperiodensignal zu erzeugen, wobei das erste Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des ersten Zwischenspeichers aktiviert wird;
einen zweiten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das zweite Leseperiodensignal zu erzeugen, wobei das zweite Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des zweiten Zwischenspeichers aktiviert wird;
einen dritten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein drittes Leseperiodensignal zu erzeugen, wobei das dritte Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das erste und das zweite Leseperiodensignal aktiviert wird;
einen Lesefreigabesignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein Lesefreigabesignal zu erzeugen, das einen Lesezeitpunkt in jeweiligen Leseperioden anzeigt; und
eine Rücksetzschaltung zum Zurücksetzen der Teiler als Reaktion auf mindestens eines von einem Rücksetzsignal und Ausgangssignalen der Impulsgeber, so daß die Ausgangssignale aus den ersten bis dritten Leseperiodensignalgeneratoren und dem Lesefreigabesignalgenerator alle zurückgesetzt werden.
10. Leistungsunabhängiger Halbleiterspeicherbaustein mit:
einer Speicherzelle mit einer von ersten bis fünften Schwellenspannungen, die jeweils zwei Datenbits anzeigen, und einem Steuergate, das während einer Datenleseoperation eine Lesespannung mit nacheinander geänderten Spannungspegeln empfängt;
einer Lesespannungserzeugungsschaltung zum Erzeugen der Lesespannung mit den nacheinander geänderten Spannungspegeln als Reaktion auf erste bis dritte Leseperiodensignale;
einer ersten Leseverstärkerschaltung, die auf die ersten bis dritten Leseperiodensignale reagiert, zum Prüfen, ob durch die Speicherzelle ein Strom fließt, wenn die Lesespannung nacheinander an deren Steuergate angelegt wird;
zwei Hilfszellen, die jeweils ein Steuergate aufweisen, wobei die zwei Hilfszellen die erste bzw. zweite Schwellenspannung aufweisen;
einer zweiten Leseverstärkerschaltung zum aufeinanderfolgenden Erfassen eines Stroms, der durch die jeweiligen Hilfszellen fließt, als Reaktion auf erste bzw. zweite Leseperiodensignale;
einer Lesezeitsteuersignal-Erzeugungsschaltung zum aufeinander folgenden Erzeugen von ersten und zweiten Lesezeitsteuersignalen als Reaktion auf die ersten bzw. zweiten Leseperiodensignale, sobald das Ausgangssignal der zweiten Leseverstärkerschaltung übergeht; und
einer Leseperiodensignal-Erzeugungsschaltung zum aufeinanderfolgenden Erzeugen der ersten bis dritten Leseperiodensignale als Reaktion auf das so erzeugte erste und zweite Lesezeitsteuersignal.
einer Speicherzelle mit einer von ersten bis fünften Schwellenspannungen, die jeweils zwei Datenbits anzeigen, und einem Steuergate, das während einer Datenleseoperation eine Lesespannung mit nacheinander geänderten Spannungspegeln empfängt;
einer Lesespannungserzeugungsschaltung zum Erzeugen der Lesespannung mit den nacheinander geänderten Spannungspegeln als Reaktion auf erste bis dritte Leseperiodensignale;
einer ersten Leseverstärkerschaltung, die auf die ersten bis dritten Leseperiodensignale reagiert, zum Prüfen, ob durch die Speicherzelle ein Strom fließt, wenn die Lesespannung nacheinander an deren Steuergate angelegt wird;
zwei Hilfszellen, die jeweils ein Steuergate aufweisen, wobei die zwei Hilfszellen die erste bzw. zweite Schwellenspannung aufweisen;
einer zweiten Leseverstärkerschaltung zum aufeinanderfolgenden Erfassen eines Stroms, der durch die jeweiligen Hilfszellen fließt, als Reaktion auf erste bzw. zweite Leseperiodensignale;
einer Lesezeitsteuersignal-Erzeugungsschaltung zum aufeinander folgenden Erzeugen von ersten und zweiten Lesezeitsteuersignalen als Reaktion auf die ersten bzw. zweiten Leseperiodensignale, sobald das Ausgangssignal der zweiten Leseverstärkerschaltung übergeht; und
einer Leseperiodensignal-Erzeugungsschaltung zum aufeinanderfolgenden Erzeugen der ersten bis dritten Leseperiodensignale als Reaktion auf das so erzeugte erste und zweite Lesezeitsteuersignal.
11. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 9, wobei die Lesespannung gleichzeitig an die
Steuergates der zwei Hilfszellen angelegt wird, wenn sie an
das Steuergate der Speicherzelle angelegt wird.
12. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 10, wobei die Lesezeitsteuersignal-
Erzeugungsschaltung umfaßt:
einen ersten Zwischenspeicher zum Empfangen eines Ausgangssignals der zweiten Leseverstärkerschaltung während der Leseperiode;
eine erste Verzögerung zum Verzögern des Ausgangssignals des ersten Zwischenspeichers;
einen ersten Impulsgeber zum Erzeugen des ersten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das verzögerte Ausgangssignal des ersten Zwischenspeichers;
einen zweiten Zwischenspeicher zum Empfangen des Ausgangssignals der zweiten Leseverstärkerschaltung während einer zweiten Leseperiode;
eine zweite Verzögerung zum Verzögern des Ausgangssignals des zweiten Zwischenspeichers; und
einen zweiten Impulsgeber zum Erzeugen des zweiten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das verzögerte Ausgangssignal des zweiten Zwischenspeichers.
einen ersten Zwischenspeicher zum Empfangen eines Ausgangssignals der zweiten Leseverstärkerschaltung während der Leseperiode;
eine erste Verzögerung zum Verzögern des Ausgangssignals des ersten Zwischenspeichers;
einen ersten Impulsgeber zum Erzeugen des ersten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das verzögerte Ausgangssignal des ersten Zwischenspeichers;
einen zweiten Zwischenspeicher zum Empfangen des Ausgangssignals der zweiten Leseverstärkerschaltung während einer zweiten Leseperiode;
eine zweite Verzögerung zum Verzögern des Ausgangssignals des zweiten Zwischenspeichers; und
einen zweiten Impulsgeber zum Erzeugen des zweiten Lesezeitsteuersignals an seinem Ausgang als Reaktion auf das verzögerte Ausgangssignal des zweiten Zwischenspeichers.
13. Leistungsunabhängiger Halbleiterspeicherbaustein nach
Anspruch 11, wobei die Leseperiodensignal-
Erzeugungsschaltung umfaßt:
einen Oszillator zum Erzeugen eines Taktsignals als Reaktion auf ein Oszillationsfreigabesignal;
eine Vielzahl von Teilern, die in Reihe geschaltet sind, wobei eine erste Stufe der Teiler das Taktsignal als sein Eingangssignal empfängt;
einen ersten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das erste Leseperiodensignal zu erzeugen, wobei das erste Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des ersten Zwischenspeichers aktiviert wird;
einen zweiten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das zweite Leseperiodensignal zu erzeugen, wobei das zweite Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des zweiten Zwischenspeichers aktiviert wird;
einen dritten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein drittes Leseperiodensignal zu erzeugen, wobei das dritte Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das erste und das zweite Leseperiodensignal aktiviert wird;
einen Lesefreigabesignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein Lesefreigabesignal zu erzeugen, das einen Lesezeitpunkt in jeweiligen Leseperioden anzeigt; und
eine Rücksetzschaltung zum Zurücksetzen der Teiler als Reaktion auf mindestens eines von einem Rücksetzsignal und Ausgangssignalen der Impulsgeber, so daß die Ausgangssignale aus den ersten bis dritten Leseperiodensignalgeneratoren und dem Lesefreigabesignalgenerator alle zurückgesetzt werden.
einen Oszillator zum Erzeugen eines Taktsignals als Reaktion auf ein Oszillationsfreigabesignal;
eine Vielzahl von Teilern, die in Reihe geschaltet sind, wobei eine erste Stufe der Teiler das Taktsignal als sein Eingangssignal empfängt;
einen ersten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das erste Leseperiodensignal zu erzeugen, wobei das erste Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des ersten Zwischenspeichers aktiviert wird;
einen zweiten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um das zweite Leseperiodensignal zu erzeugen, wobei das zweite Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das Ausgangssignal des zweiten Zwischenspeichers aktiviert wird;
einen dritten Leseperiodensignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein drittes Leseperiodensignal zu erzeugen, wobei das dritte Leseperiodensignal weiter in einem inaktivierten Zustand gehalten wird, wenn das erste und das zweite Leseperiodensignal aktiviert wird;
einen Lesefreigabesignalgenerator zum Empfangen der Ausgangssignale der Teiler, um ein Lesefreigabesignal zu erzeugen, das einen Lesezeitpunkt in jeweiligen Leseperioden anzeigt; und
eine Rücksetzschaltung zum Zurücksetzen der Teiler als Reaktion auf mindestens eines von einem Rücksetzsignal und Ausgangssignalen der Impulsgeber, so daß die Ausgangssignale aus den ersten bis dritten Leseperiodensignalgeneratoren und dem Lesefreigabesignalgenerator alle zurückgesetzt werden.
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