JPH1196770A - 読み出し回路 - Google Patents

読み出し回路

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JPH1196770A
JPH1196770A JP28663297A JP28663297A JPH1196770A JP H1196770 A JPH1196770 A JP H1196770A JP 28663297 A JP28663297 A JP 28663297A JP 28663297 A JP28663297 A JP 28663297A JP H1196770 A JPH1196770 A JP H1196770A
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sense amplifier
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bit
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JP28663297A
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Takahiro Ishida
高弘 石田
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Sony Corp
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Abstract

(57)【要約】 【課題】 回路構成の複雑化を回避でき、回路面積の増
加を抑制しながら、高速な読み出し回路を実現する。 【解決手段】 センスアンプ10aは切り替え回路40
aからの切り替え信号に応じて、所定の基準電圧を選択
し、ビット線BLの電圧と比較する。比較結果に応じた
信号S10aを保持回路20に出力し、これを選択メモ
リセルの記憶データの上位ビットとしてラッチ回路LA
T1に保持する。切り替え回路40aは、ラッチ回路L
AT1の保持信号S20に応じて切り替え信号のレベル
を設定し、これに応じてセンスアンプ10aでは、下位
ビット読み出しの基準電圧を選択し、ビット線BLの電
圧と比較し、比較結果に応じて信号S10aを出力し、
これを下位ビットとしてラッチ回路LAT2に保持する
ので、読み出し時センスアンプの基準電圧の設定時間を
短縮でき、高速な読み出しを実現できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置の
読み出し回路、特にメモリセルに2ビット以上のデータ
を保持可能な、いわゆる多値メモリ装置の読み出し回路
に関するものである。
【0002】
【従来の技術】多値記憶装置において、各メモリセル
に、少なくとも2ビット以上のデータを記憶可能であ
る。一般的に、記憶データのビット数に応じて各メモリ
セルのしきい値電圧を複数段階に分けて、書き込みのと
き、実際に格納すべきデータの各ビットに応じて書き込
み対象となるメモリセルのしきい値電圧を所定のレベル
に設定する。
【0003】図5は、その一例として、例えば、各メモ
リセルに2ビットのデータを記憶可能なメモリセルのし
きい値電圧の分布を示している。図示のように、この例
のメモリセルには、2ビット、即ち4値のデータ“0
0”、“01”、“10”および“11”を記憶でき
る。書き込み時に、書き込みデータに応じて選択メモリ
セルのしきい値電圧が設定される。例えば、書き込みデ
ータが“00”の場合に、しきい値電圧がVR0以上に
設定され、書き込みデータが“01”の場合に、しきい
値電圧がVR0とVR1との間に設定され、書き込みデ
ータが“10”の場合に、しきい値電圧がVR1とVR
2との間に設定され、書き込みデータが“00”の場合
に、しきい値電圧がVR2以下に設定されている。な
お、電圧VR0,VR1,VR2およびVR3は読み出
し時の基準電圧となる。
【0004】読み出し時に、まず、中間の基準電圧、例
えば、基準電圧VR1を基準として選択された読み出し
対象メモリセルのしきい値電圧と比較して、比較結果に
応じて選択メモリセルの記憶データの内、以上ビットを
読み出すことができる。例えば、選択メモリセルのしき
い値電圧が基準電圧VR1より高い場合に、図5に示す
ように、記憶データの上位ビットが“0”であり、逆
に、選択メモリセルのしきい値電圧が基準電圧VR1よ
り低い場合に、記憶データの上位ビットが“1”であ
る。これによって、記憶データの上位ビットが確定でき
る。
【0005】上位ビットが確定した後、それに応じて下
位ビット読み出しの比較基準電圧が設定される。例え
ば、上記ビットが“0”の場合、図示のように選択メモ
リセルの記憶データが“00”または“01”の何れか
であり、下位ビット読み出し時に基準電圧VR0を基準
として、メモリセルのしきい値電圧と比較して、比較結
果に応じて記憶データの下位ビットが読み出される。
【0006】例えば、メモリセルのしきい値電圧が基準
電圧VR0より高い場合、下位ビットが“0”であり、
逆にメモリセルのしきい値電圧が基準電圧VR0より低
い場合、下位ビットが“1”である。
【0007】一方、上記ビットが“1”の場合、図示の
ように選択メモリセルの記憶データが“10”または
“11”の何れかであり、下位ビット読み出し時に基準
電圧VR2を基準として、メモリセルのしきい値電圧と
比較して、比較結果に応じて記憶データの下位ビットが
読み出される。
【0008】例えば、メモリセルのしきい値電圧が基準
電圧VR2より高い場合、下位ビットが“0”であり、
逆にメモリセルのしきい値電圧が基準電圧VR2より低
い場合、下位ビットが“1”である。
【0009】このように、2回の読み出しにより読み出
し対象メモリセルの記憶データの上位と下位ビットがす
べて確定できる。なお、一回目の読み出しでは、中間レ
ベルの基準電圧VR1が用いられ、メモリセルのしきい
値電圧と比較され、記憶データの以上ビットが確定され
る。二回目の読み出しでは、一回目の読み出しにより確
定した上位ビットに応じて、読み出しの基準電圧が選択
され、これに応じて下位ビットが確定される。
【0010】図6は、従来上述した読み出し動作を実現
できる読み出し回路の一構成例を示している。図示のよ
うに、本例の読み出し回路は、センスアンプ10、保持
回路20、基準電圧発生回路30および切り替え回路4
0により構成されている。
【0011】センスアンプ10は、nMOSトランジス
タN1,N2からなる差動増幅回路により構成されてい
る。トランジスタN1のゲートはビット線BLに接続さ
れ、トランジスタN2のゲートは基準電圧発生回路30
に接続され、基準電圧VRが印加される。なお、読み出
し時に、ビット線BLは、例えば、ここでは図示してい
ないカラム選択回路により選択メモリセルに接続され
る。多値メモリの場合、読み出し時に、選択メモリセル
の記憶データに応じてそれに接続されているビット線電
位が変わる。
【0012】基準電圧発生回路30は、図示のように、
直列に接続されている抵抗素子R1,R2と並列に接続
されているnMOSトランジスタN61,N62,N6
3により構成されている。
【0013】トランジスタN61のゲートに電源電圧V
CCが印加されているので、常時オン状態にある。トラン
ジスタN62,N63は、切り替え回路40からの切り
替え信号S41,S42に応じてそれぞれのオン/オフ
状態が制御される。これらのトランジスタのオン/オフ
状態状態に応じて抵抗素子R1とR2に流れる電流の量
が変化し、基準電圧VRの電圧値が変わる。
【0014】例えば、一回目の読み出し時に切り替え信
号S41がハイレベル、S42がローレベルにそれぞれ
設定される。これに応じてトランジスタN62がオン状
態、N63がオフ状態に保持され、基準電圧VRは、例
えば、図5に示す中間レベルの基準電圧VR1とほぼ同
じ値に設定される。
【0015】一回目の読み出しにより、選択メモリセル
の記憶データの以上ビットが読み出される。上位ビット
に応じた電圧が保持回路20にあるラッチ回路LAT1
により保持される。そして保持信号に応じて、二回目の
読み出し時に切り替え回路40により、切り替え信号S
41とS42がそれぞれ設定される。このため、基準電
圧発生回路30において、トランジスタN62とN63
のオン/オフ状態がそれぞれ制御され、基準電圧VRが
電圧レベルが設定される。センスアンプ10により、基
準電圧VRとビット線BLの電位が比較され、比較結果
に応じて選択メモリセルの記憶データの下位ビット読み
出される。
【0016】図7は図6に示す読み出し回路のタイミン
グチャートを示している。図示のように、一回目の読み
出し時に選択信号T1がハイレベル、T2がローレベル
にそれぞれ保持されているので、保持回路20のバッフ
ァBUF1がオン状態、バッファBUF2がオフ状態に
保持され、一回目の読み出しデータがラッチ回路LAT
1に保持される。また、一回目の読み出し時に選択信号
T3がローレベルに保持されているので、切り替え回路
40において切り替え信号S41がハイレベル、S42
がローレベルにそれぞれ設定される。
【0017】二回目の読み出し時に、選択信号T3がハ
イレベル、T1がローレベル、T2がハイレベルに保持
される。このため、保持回路20において、バッファB
UF1がオフ状態、バッファBUF2がオン状態にそれ
ぞれ保持され、二回目の読み出しデータがラッチ回路L
AT2により保持される。また、切り替え回路40にお
いて、信号S41とS42は一回目の読み出した上位ビ
ットに応じて設定され、これに応じて基準電圧発生回路
30では、二回目読み出し時の基準電圧が設定される。
【0018】
【発明が解決しようとする課題】ところで、上述した従
来の読み出し回路では、一回目と二回目の読み出しにお
いて、基準電圧発生回路30の分圧抵抗素子に流れる電
流が変化するので、基準電圧が確定するまで時間がかか
り、高速な読み出しの実現が困難であるという不利益が
ある。
【0019】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路面積の増加を抑制しなが
ら、高速な読み出しを実現できる読み出し回路を提供す
ることにある。
【0020】
【課題を解決するための手段】上記目的を達成するた
め、本発明の読み出し回路は、少なくと2ビット以上の
データを格納するメモリセルの記憶データを読み出す読
み出し回路であって、読み出し時に、選択されたメモリ
セルに接続されているビット線の電位と比較基準電位と
を比較して、比較結果に応じた信号を出力するセンスア
ンプと、上記メモリセルの記憶データのビット数に応じ
て、複数の基準電圧を発生する基準電圧発生回路と、上
記センスアンプの出力信号に応じて、上記複数の基準電
圧の内一つを選択して、選択された基準電圧を上記比較
基準電位として上記センスアンプに供給する切り替え回
路とを有する。
【0021】また、本発明では、好適には上記センスア
ンプは、差動増幅回路により構成され、当該差動増幅回
路の一方の入力端子に上記ビット線電位が印加され、他
方の入力端子に上記切り替え回路により選択された基準
電位が印加される。
【0022】また、本発明では、好適には上記基準電圧
発生回路は、電源電圧と共通電位間に直列接続されてい
る複数の抵抗素子からなり、抵抗素子間に生じた分圧電
圧が上記複数の基準電圧として供給される。
【0023】また、本発明では、好適には上記センスア
ンプの出力信号を保持する保持回路を有し、上記保持回
路は、上記メモリセルの格納ビット数に応じて設けられ
た複数のラッチ回路により構成され、読み出し時にそれ
ぞれのラッチ回路は、対応する格納データのビットを保
持する。
【0024】さらに、本発明では、好適には上記切り替
え回路は、上記保持回路に保持されている信号の内、上
位ビットから下位ビットまでの各ビットに応じて上記複
数の基準電圧を選択して上記センスアンプに供給するス
イッチ回路を有する。
【0025】本発明によれば、少なくとも2ビット以上
のデータを記憶する、いわゆる多値メモリの読み出しに
おいて、センスアンプにより選択メモリセルに接続され
ているビット線の電圧と所定の比較基準電圧とが比較さ
れ、比較結果に応じて複数ビットを持つ記憶データ内、
例えば、最上位ビットが読み出される。そして、最上位
ビットに応じて、上記センスアンプに供給される比較基
準電圧が設定され、これに応じて、最上位ビットより下
位のビットが読み出される。
【0026】基準電圧発生回路では、直列に接続されて
いる複数の抵抗素子により複数の分圧抵抗電圧が得ら
れ、切り替え回路により、読み出した上位のビットに応
じて、基準電圧発生回路で生成された複数の分圧電圧か
ら所定の電圧を選択して、それが比較基準電圧としてセ
ンスアンプに印加される。
【0027】このように、多値メモリセルの記憶データ
のビット数に応じた回数の読み出し動作により、最上位
ビットから下位ビットに向かって記憶データの各ビット
が順次読み出される。読み出し時にセンスアンプに供給
される比較基準電圧は、分圧抵抗素子により生成された
複数の分圧電圧から選択されるので、比較基準電圧が確
定するまで短い時間しか要せず、高速の読み出しを実現
可能である。
【0028】
【発明の実施の形態】第1実施形態 図1は本発明に係る読み出し回路の第1の実施形態を示
す回路図であり、読み出し回路の構成を示すブロック図
である。図示のように、本実施形態の読み出し回路は、
センスアンプ10a、保持回路20、基準電圧発生回路
30aおよび切り替え回路40aにより構成されてい
る。
【0029】基準電圧発生回路30aは、複数の電圧レ
ベルに設定されている基準電圧VRを発生する。そし
て、センスアンプ10aは、切り替え回路40aからの
切り替え信号S40aに応じて、基準電圧発生回路30
aで発生された複数の基準電圧VRから所定の基準電圧
を選択して、それと選択メモリセルに接続されているビ
ット線BLの電位とを比較して、比較結果S10aを保
持回路20に出力する。
【0030】保持回路20は、センスアンプ10aから
の読み出し結果S10aを保持し、保持した信号S20
を切り替え回路40aに出力する。切り替え回路40a
は、保持回路20からの保持信号S20に応じて、切り
替え信号S40aをセンスアンプ10aに出力する。
【0031】図2は、本実施形態の読み出し回路の各部
分の詳細の構成を示す回路図である。ここで、図2を参
照しつつ、本実施形態の読み出し回路の構成を説明す
る。図示のように、センスアンプ10aは、pMOSト
ランジスタP1,P2、nMOSトランジスタN11,
N12,N21,N22,N31,N32,N41,N
42およびnMOSトランジスタN3により構成されて
いる。
【0032】pMOSトランジスタP1,P2がカレン
トミラー回路を形成し、センスアンプの負荷を構成す
る。nMOSトランジスタN11,N12は、pMOS
トランジスタP1とノードND1間に直列接続されてい
る。nMOSトランジスタN11のゲートは、選択ビッ
ト線BLに接続され、nMOSトランジスタN12のゲ
ートは、センスアンプイネーブル信号SAEの入力端子
に接続されている。
【0033】nMOSトランジスタN21とN22はp
MOSトランジスタP2とノードND1間に直列接続さ
れ、トランジスタN21のゲートに切り替え信号S43
aが印加され、トランジスタN22のゲートに基準電圧
VR1が印加される。nMOSトランジスタN31とN
32はpMOSトランジスタP2とノードND1間に直
列接続され、トランジスタN31のゲートに切り替え信
号S42aが印加され、トランジスタN32のゲートに
基準電圧VR2が印加される。nMOSトランジスタN
41とN42はpMOSトランジスタP2とノードND
1間に直列接続され、トランジスタN41のゲートに切
り替え信号S41aが印加され、トランジスタN42の
ゲートに基準電圧VR0が印加される。
【0034】ノードND1と接地電位GND間にnMO
SトランジスタN3が接続され、nMOSトランジスタ
N3のゲートはセンスアンプイネーブル信号SAEの入
力端子に接続されている。このため、センスアンプイネ
ーブル信号SAEがハイレベルのとき、トランジスタN
3がオン状態にあり、センスアンプ10aに電流が供給
され、逆にイネーブル信号SAEがローレベルのとき、
トランジスタN3がオフ状態にあり、センスアンプ10
aが非動作状態に設定される。pMOSトランジスタP
1とnMOSトランジスタN11との接続点より、セン
スアンプ10aの読み出し結果S10aが得られ、当該
読み出し結果が保持回路20に入力される。
【0035】保持回路20は、バッファBUF1,BU
F2とラッチ回路LAT1,LAT2により構成されて
いる。バッファBUF1は、選択信号T1に応じてオン
/オフ状態が制御される。例えば、選択信号T1がハイ
レベルのとき、バッファBUF1がオン状態に、逆に選
択信号T1がローレベルのとき、バッファBUF1あが
オフ状態に保持される。同様に、バッファBUF2は選
択信号T2によりオン/オフ状態が制御される。
【0036】バッファBUF1がオン状態のとき、セン
スアンプ10aの読み出し結果S10aがラッチ回路L
AT1に入力され、それにより保持される。バッファB
UF2がオン状態のとき、センスアンプ10aの読み出
し結果S10aがラッチ回路LAT2に入力され、それ
により保持される。ラッチ回路LAT1の保持信号S2
0が切り替え回路40aに入力される。
【0037】基準電圧発生回路30aは、電源電圧VCC
と接地電位GND間に直列に接続されている抵抗素子R
1,R2,R2,R4およびnMOSトランジスタN4
により構成されている。トランジスタN4のゲートは、
センスアンプイネーブル信号SAEの入力端子に接続さ
れている。このため、センスアンプイネーブル信号SA
Eがハイレベルのとき、トランジスタN4がオン状態に
あり、抵抗素子R1,R2,R3およびR4の接続点か
ら、それぞれ分圧電圧である基準電圧VR0,VR1,
VR2が得られる。逆に、イネーブル信号SAEがロー
レベルのとき、抵抗素子R1〜R4およびトランジスタ
N4に電流が流れず、基準電圧VR0〜VR2が生成さ
れない。
【0038】切り替え回路40aは、インバータINV
1,INV2およびnMOSトランジスタN5,N6,
N7により構成されている。nMOSトランジスタN7
ゲートが選択信号T3の入力端子に接続され、ドレイン
はラッチ回路LAT1の出力端子に接続され、ソースは
切り替え信号S42aの出力端子に接続されている。
【0039】インバータINV1の入力端子は、トラン
ジスタN7のソースに接続され、出力端子は切り替え信
号S41aの出力端子に接続されている。インバータI
NV2の入力端子は選択信号T3の入力端子に接続さ
れ、出力端子は切り替え信号S43aの出力端子に接続
されている。トランジスタN5,N6のゲートはともに
インバータINV2の出力端子に接続され、トランジス
タN5のドレインは切り替え信号S41aの出力端子
に、トランジスタN6のドレインは切り替え信号S42
aの出力端子にそれぞれ接続され、これらのトランジス
タのソースは接地されている。
【0040】このため、選択信号T3がローレベルのと
き、トランジスタN7がオフ状態にあり、インバータI
NV2の出力信号がハイレベルに保持されるので、nM
OSトランジスタN5,N6がともにオン状態にあり、
即ち、切り替え信号S41a、S42aがローレベル、
切り替え信号S43aがハイレベルに保持される一方、
選択信号T3がハイレベルのとき、インバータINV2
の出力端子がローレベルに保持され、nMOSトランジ
スタN7がオン状態にあるので、切り替え信号S43a
がローレベルに保持され、切り替え信号S41a、S4
2aがラッチ回路LAT1の保持信号S20に応じて、
設定される。なお、切り替え信号S41a、S42aは
互いに論理反転レベルに設定される。
【0041】センスアンプ10aにおいて、切り替え回
路40aからの切り替え信号S41a,S42aおよび
S43aに応じて、トランジスタN21,N31および
N41のオン/オフ状態が制御される。これに応じて、
基準電圧VR1,VR2およびVR0の何れかがセンス
アンプ10aの動作に寄与する。
【0042】イネーブル信号SAEがハイレベルに保持
され、センスアンプ10aが動作するとき、切り替え信
号に応じて選択された基準電圧と選択ビット線BLの電
圧とが比較され、比較結果に応じて、センスアンプ10
aの出力信号S10aのレベルが設定されるので、信号
S10aのレベルに応じて、選択メモリセルの記憶デー
タの所定のビットの値が確定される。
【0043】図3はセンスアンプ10aの読み出し時の
タイミングチャートを示している。以下、図2および図
3を参照しつつ、本実施形態の読み出し回路の動作を説
明する。図3に示すように、選択ビット線BLの電位が
確定した後、センスアンプイネーブル信号SAEがハイ
レベル状態に切り換えられ、センスアンプ10aが動作
状態に設定される。
【0044】まず、選択信号T1がハイレベルに保持さ
れ、他の選択信号T2,T3がともにローレベルに保持
される。これに応じて、図2に示すように切り替え回路
40aにより、切り替え信号S41a,S42aがロー
レベル、S43aがハイレベルに保持される。これに応
じてセンスアンプ10aにおいて、トランジスタN21
がオン状態、N31,N41がオフ状態に保持され、基
準電圧VR1がビット線BLの電圧と比較される。比較
結果に応じて、ハイレベルの信号S10aが出力され
る。
【0045】センスアンプ10aの出力信号S10aが
バッファBUF1を介して、ラッチ回路LAT1に入力
され、それにより保持される。そして、保持信号S20
が切り替え回路40aに入力される。以上の読み出し動
作により、一回目の読み出しが完了し、選択メモリセル
の記憶データの以上ビットが読み出され、ラッチ回路L
AT1に保持される。
【0046】次に、二回目の読み出し動作が行われる。
まず、選択信号T3がハイレベルに設定され、これに応
じて、切り替え回路40aにおいて、切り替え信号S4
3aがローレベルに保持される。そして、ラッチ回路L
AT1に保持されている上位ビットの読み出しデータに
応じて切り替え信号S41aがローレベル、切り替え信
号S41aがハイレベルにそれぞれ設定される。
【0047】センスアンプ10aにおいて、トランジス
タN21,N41がオフ状態、トランジスタN31がオ
ン状態に保持される。このため、センスアンプ10aに
より、基準電圧VR2がビット線BLの電圧と比較され
る。比較結果に応じて、ハイレベルの信号S10aが出
力される。
【0048】選択信号T3が立ち上がった後、選択信号
T2もハイレベルに保持され、これに応じて、センスア
ンプ10aの出力信号S10aがバッファBUF2を介
してラッチ回路LAT2に入力され、それにより保持さ
れる。
【0049】そして、選択信号T2,T3がともにロー
レベルに切り替えられ、二回目の読み出し動作が完了す
る。このように、二回の読み出し動作により、選択メモ
リセルの記憶データの上位と下位ビットが順次読み出さ
れる。
【0050】以上説明したように、本実施形態によれ
ば、センスアンプ10aは切り替え回路40aからの切
り替え信号に応じて、所定の基準電圧を選択し、ビット
線BLの電圧と比較して、比較結果に応じた信号S10
aを保持回路20に出力し、これを選択メモリセルの記
憶データの上位ビットとしてラッチ回路LAT1に保持
する。切り替え回路40aは、ラッチ回路LAT1の保
持信号S20に応じて切り替え信号のレベルを設定し、
これに応じてセンスアンプ10aでは、下位ビット読み
出しの基準電圧を選択し、ビット線BLの電圧と比較
し、比較結果に応じて信号S10aを出力し、これを下
位ビットとしてラッチ回路LAT2に保持するので、二
回の読み出し動作により選択メモリセルの記憶データの
上位と下位ビットを順次に確定でき、且つセンスアンプ
における基準電圧の確定時間を短縮でき、高速な読み出
しを実現できる。
【0051】第2実施形態 図4は本発明に係る読み出し回路の第2の実施形態を示
す回路図である。図示のように、本実施形態の読み出し
回路は、センスアンプ10b、保持回路20、基準電圧
発生回路30aおよび切り替え回路40aにより構成さ
れている。
【0052】なお、本実施形態では、センスアンプ10
bを除いて、他の構成部分は、図2に示す第1の実施形
態とほぼ同様であり、ここで、回路の同じ構成部分に対
して図2と同じ符号を付して表記する。
【0053】以下、センスアンプ10bを中心に、本実
施形態の構成および動作を説明する。センスアンプ10
bは、pMOSトランジスタP1,P2、nMOSトラ
ンジスタN1,N2,N3により構成されている。
【0054】pMOSトランジスタP1,P2はカレン
トミラー回路を形成し、センスアンプの負荷を構成す
る。nMOSトランジスタN1はpMOSトランジスタ
P1とノードND1間に接続され、そのゲートはビット
線BLに接続されている。nMOSトランジスタN2は
pMOSトランジスタP2とノードND1間に接続さ
れ、そのゲートはノードND2に接続されている。
【0055】ノードND2はそれぞれnMOSトランジ
スタN51,N52,N53およびpMOSトランジス
タP51,P52,P53により構成されている転送ゲ
ートに接続されている。トランジスタN51のゲートに
切り替え回路40aからの切り替え信号S43aが印加
され、トランジスタP51のゲートにその反転信号であ
る選択信号T3が印加される。トランジスタN52のゲ
ートに切り替え回路40aからの切り替え信号S42a
が印加され、トランジスタP52のゲートにその反転信
号である信号S41aが印加される。また、トランジス
タN53のゲートに切り替え回路40aからの切り替え
信号S41aが印加され、トランジスタP53のゲート
にその反転信号である信号S42aが印加される。トラ
ンジスタN51とP51からなる転送ゲートは、基準電
圧VR1とノードND2との間に接続され、トランジス
タN52とP52から転送ゲートは、基準電圧VR2と
ノードND2との間に接続され、さらにトランジスタN
53とP53から転送ゲートは、基準電圧VR0とノー
ドND2との間に接続されている。即ち、これらの転送
ゲートは基準電圧VR1,VR2およびVR0をセンス
アンプ10bのトランジスタN2のゲートに印加する選
択回路を構成している。切り替え信号S41a,S42
a,S43aおよび選択信号T3に応じて、これらの転
送ゲートの内一つのみがオン状態に保持され、それに応
じた基準電圧がセンスアンプ10aのトランジスタN2
のゲートに印加される。
【0056】例えば、選択信号T3がローレベル、切り
替え信号S43aがハイレベルのとき、トランジスタN
51およびP51からなる転送ゲートがオン状態に保持
され、基準電圧VR1がトランジスタN2のゲートに入
力される。同様に、例えば、切り替え信号S41aがハ
イレベル、切り替え信号S42aがローレベルのとき、
トランジスタN53およびP53からなる転送ゲートが
オン状態に保持され、基準電圧VR0がトランジスタN
2のゲートに入力される。なお、読み出し時に、切り替
え回路40aは切り替え信号S41a,S42aおよび
S43aの内一つのみをハイレベルに保持し、他の切り
替え信号をローレベルに保持するので、一つの転送ゲー
トのみオン状態に保持され、他の転送ゲートはオフ状態
に保持される。即ち、読み出し時にトランジスタN2の
ゲートに一つの基準電圧のみ印加される。
【0057】センスアンプ10bにおいて、トランジス
タN51,N52,N53およびトランジスタP51,
P52,P53からなる転送ゲートにより選択された基
準電圧とビット線BLの電圧が比較され、比較結果に応
じた信号S10bが保持回路20に出力され、それによ
り保持される。そして、第1の実施形態と同様に、一回
目の読み出し時に例えば、基準電圧VR1が選択され、
センスアンプ10bに入力される。これに応じて、セン
スアンプ10により選択メモリセルの記憶データの上位
ビットが読み出され、ラッチ回路LAT1に保持され
る。当該上位ビットに応じて、二回目の読み出し時の基
準電圧が選択され、センスアンプ10bに入力される。
これに応じて下位ビットが読み出され、ラッチ回路LA
T2により保持される。
【0058】以上説明したように、本実施形態によれ
ば、切り替え回路40aからの切り替え信号S41a,
S42a,S43aおよび選択信号T3に応じて、トラ
ンジスタN51,N52,N53およびP51,P5
2,P53からなる転送ゲートのオン/オフ状態が制御
され、これに応じて基準電圧VR1,VR2,VR0の
何れか一つを選択してセンスアンプ10bに入力する。
一回目の読み出し時に基準電圧VR1をセンスアンプ1
0bに入力し、ビット線BLの電圧と比較して、比較結
果に応じて選択メモリセルの記憶データの上位ビットを
読み出し、それに応じて切り替え信号を設定し、選択信
号T3および切り替え信号に応じて選択した基準電圧で
二回目の読み出しを行い、下位ビットを読み出すので、
二回の読み出し動作により選択メモリセルの記憶データ
の上位と下位ビットを順次読み出すことができ、且つ回
路構成が簡単で、センスアンプにおける基準電圧の設定
時間を短縮でき、高速な読み出しを実現できる。
【0059】
【発明の効果】以上説明したように、本発明の読み出し
回路によれば、回路構成の複雑化を回避でき、回路面積
の増加を抑制しながら、多値メモリにおける高速な読み
出しを実現できる利点がある。
【図面の簡単な説明】
【図1】本発明に係る読み出し回路の第1の実施形態を
示すブロック図である。
【図2】第1の実施形態における詳細の回路構成を示す
回路図である。
【図3】第1の実施形態のタイミングチャートである。
【図4】本発明に係る読み出し回路の第2の実施形態を
示す回路図である。
【図5】多値メモリセルのしきい値電圧の分布を示す概
念図である。
【図6】従来の多値メモリの読み出し回路の一例を示す
回路図である。
【図7】従来の読み出し回路のタイミングチャートであ
る。
【符号の説明】
10,10a,10b…センスアンプ、20…保持回
路、30,30a…基準電圧発生回路、40,40a…
切り替え回路、VCC…電源電圧、GND…接地電位。

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】少なくと2ビット以上のデータを格納する
    メモリセルの記憶データを読み出す読み出し回路であっ
    て、 読み出し時に、選択されたメモリセルに接続されている
    ビット線の電位と比較基準電位とを比較して、比較結果
    に応じた信号を出力するセンスアンプと、 上記メモリセルの記憶データのビット数に応じて、複数
    の基準電圧を発生する基準電圧発生回路と、 上記センスアンプの出力信号に応じて、上記複数の基準
    電圧の内一つを選択して、選択された基準電圧を上記比
    較基準電位として上記センスアンプに供給する切り替え
    回路とを有する読み出し回路。
  2. 【請求項2】上記センスアンプは、差動増幅回路により
    構成され、当該差動増幅回路の一方の入力端子に上記ビ
    ット線電位が印加され、他方の入力端子に上記切り替え
    回路により選択された基準電位が印加される請求項1記
    載の読み出し回路。
  3. 【請求項3】上記基準電圧発生回路は、電源電圧と共通
    電位間に直列接続されている複数の抵抗素子からなり、
    抵抗素子間に生じた分圧電圧が上記複数の基準電圧とし
    て供給される請求項1記載の読み出し回路。
  4. 【請求項4】上記センスアンプの出力信号を保持する保
    持回路を有する請求項1記載の読み出し回路。
  5. 【請求項5】上記保持回路は、上記メモリセルの格納ビ
    ット数に応じて設けられた複数のラッチ回路により構成
    され、読み出し時にそれぞれのラッチ回路は、対応する
    格納データのビットを保持する請求項4記載の読み出し
    回路。
  6. 【請求項6】上記切り替え回路は、上記保持回路に保持
    されている信号の内、上位ビットから下位ビットまでの
    各ビットに応じて上記複数の基準電圧を選択して上記セ
    ンスアンプに供給するスイッチ回路を有する請求項4記
    載の読み出し回路。
  7. 【請求項7】上記センスアンプに、読み出し時のみ電流
    を供給するスイッチ回路を有する請求項1記載の読み出
    し回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1291881A2 (en) * 2001-09-06 2003-03-12 Sharp Kabushiki Kaisha Output sense amplifier for a multibit memory cell
WO2003100786A3 (en) * 2002-05-17 2004-02-26 Intel Corp Serially sensing the output of multilevel cell arrays
JP2006172707A (ja) * 2004-12-15 2006-06-29 Samsung Electronics Co Ltd Norフラッシュメモリ装置及びそれのシリアルセンシング方法
JP2009158043A (ja) * 2007-12-27 2009-07-16 Elpida Memory Inc 半導体集積回路及びその不安定ビットの検出方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1291881A2 (en) * 2001-09-06 2003-03-12 Sharp Kabushiki Kaisha Output sense amplifier for a multibit memory cell
EP1291881A3 (en) * 2001-09-06 2005-03-30 Sharp Kabushiki Kaisha Output sense amplifier for a multibit memory cell
WO2003100786A3 (en) * 2002-05-17 2004-02-26 Intel Corp Serially sensing the output of multilevel cell arrays
JP2006172707A (ja) * 2004-12-15 2006-06-29 Samsung Electronics Co Ltd Norフラッシュメモリ装置及びそれのシリアルセンシング方法
JP2009158043A (ja) * 2007-12-27 2009-07-16 Elpida Memory Inc 半導体集積回路及びその不安定ビットの検出方法

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