JPH03108769A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は強誘電体メモリに関し、下部電極及び／又は上
部電極間に誘電体層を配置した強誘電体メモリに係わる
。

〔従来技術と課題〕

強誘電体材料はヒステリシス特性を有し、電界Ｅを印加
した場合、その分極状態は第６図の如くなる。前記強誘
電体材料は、−度分極させると、電界をＯとしても第５
図のＡ点、０点で示される如く、いわゆる残留分極値Ｐ
ｒを保持する。従って、これらを各々に、デジタル信号
の１”とｏ”を対応させる事でメモリーとしての機能を
有することができる。以下、基本的な記録再生の方法に
ついて述べる。

記録は信号″１”かＯ”かに応じて点Ａの状態もしくは
点Ｃの状態に分極状態を対応させればよい。

これは、強誘電体に抗電界Ｅｃを越えて十分な大きさの
電界Ｅｓ　（飽和電界）を印加する事によシ行う。

次に、再生につ因て述べる。今、信号″１”が記録され
、点Ａの状態に分極されているとする。この時、正の読
み出しノルスＥａを加えると、分極は点Ａから点Ｂに移
シ再び点Ａに戻るが、この部分の傾斜は大きく容量値ｃ
Ｌの変化は太きい。一方、信号″Ｏ”が記録されＣの状
態にある場合、同様に正の読み出しパルスＥａを加える
と、分極状態は点Ｃから点りとなり再び点Ｃへと戻る。

しかし、この部分の傾斜は緩やかであり、容量値ＣＬの
変化は小さい。従って、正の読み出しパルスＥａを加え
容量値ｃＬの変化の違いによ多信号Ｉ１１″′か′０゛
かを判別する事ができる。

そこで、従来、上記のような強誘電体のヒステリシス特
性を利用して、強誘電体を情報記録媒体として用いた先
行技術が知られている（特開昭５５−１２６９０５号等
）。第Ｕρ図はその一例を示し、支持体である基板１上
に互いに交差した一対のストライプ状の下部電極、上部
電極２．３を配置し、更に両電極間に強誘電体薄膜４を
配置させた構成を有し、前記電極に書き込みあるいは読
み出しの電界を印加させるものである。

しかし、従来技術によれば以下に述べる問題を有する。

第４１図には第ｒＤ図に示されるメモリーの電気的等価
回路を示す。同図において、ＣＸは選択されたストライ
プ状の下部電極２と選択されていないストライプ状の上
部電極３とのＸ方向の各交点のメモリセルの合成容量を
、ＣＹは選択されていない下部電極２と選択された上部
電極３とのＹ方向の各交点のメモリセルの合成容量を、
ｃｘＹ　？ｉ下部電極２、上部電極３のどちらも選択さ
れていない各交点のメモリセルの合成容量を夫々示す。

このような系に選択された電極に電界Ｅａを印加すれば
、隣接するメモリセルにもほぼ同程度の大きさの電界が
加わり、ＳＮ比の良い記録再生ができず、クロストーク
を生じる。

そこで、このクロストーク防止のために種々の提案がな
されている−　　　−−□−−。その中で讐ヰ替≠＃す
例えば、特願平１−１７５０６５号は、ストライプ状下
部電極、上部電極と強誘電体層との間に機能性半導体膜
を設けたもので、いわゆるＤＩＡＣ構造と言われる半導
体素子で第午図に示す電圧−電流特性を有す。同図中の
Ｖｅは、インピーダンスが急激に変化する閾値電圧を示
す。印加電圧■がＶ　＜　Ｖｅでは、半導体素子は高抵
抗素子として動作し、そのインピーダンスは強誘電体膜
と同オーダとなり、■は半導体素子２強誘電体層とに同
程度に抵抗分割される。しかし、Ｖ＞Ｖｅであれば、半
導体素子は低抵抗素子として製作し、印加したＶは殆ん
ど強ｉｔ体層で電圧降下する。従って、強誘電体層の飽
和電界ＥｇとＶａがＥｓ≦ｈ・ｄとなるよう半導体素子
及び各厚みを設計する事により、選択した下部電極、上
部電極の交差する強誘電体層には印加電圧Ｖａ　（Ｖｔ
ｈ≧Ｖｅ）が有効的に印加される。一方、隣接するメモ
リセルに印加される電圧Ｖｒは、隣接するメモリセルに
おける半導体素子により抵抗分割されたＶｒ／ｋ　（ｋ
＞　１　）が強誘電体膜での電圧降下分となシ、クロス
トークが減少できる。しかし、この方法におけるＤＩＡ
Ｃ構造からなる半導体素子を各メモリセル上に設ける事
は技術的にも難かしい。また、高密度化を進めていく上
での阻害要因ともなる。

本発明は上記事情に鑑みてなされたもので、所一 望部位への記録、再生を行う際、隣接する部位へのクロ
ストークを防止してＳＮ比を向上し、もって選択した部
位に対する情報の記録、再生を確実になし得る強誘電体
メモリを提供することを目的とする。

〔課題を解決するための手段と作用〕

本発明は、ストライプ状の下部電極と、この下部電極と
直交するように配置されたストライプ状の上部電極と、
前記下部電極と上部電極間に配置され、両電極間に印加
される電界により分極状態を変化させる強誘電体層と、
前記下部電極と強誘電体層間、あるいは上部電極と強誘
電体層間の少なくとも一方に配置されたトンネル電流層
とを具備する事を特徴とする強誘電体メモリである。

本発明に係る下部電極は通常支持体である基板上に形成
されるが、この基板の材料としてはガラス、セラミック
ス、金属、高分子材料、半導体材料等が挙げられ、これ
らは用途に応じて適宜選択される。

本発明に係る下部電極及び上部電極の材料とし− ては、Ａｕ　、　Ｐｔ　、　ＡＪ　、　ＴｉＷ　、　Ｍ
ｏ−Ｔａ等の金属、あるいはＩＴＯ等の無機物透明体等
が挙げられる。

本発明に係る強誘電体層の材料としては、ＰＺＴ（ジル
コンチタン酸鉛）、Ｂ　ａ　Ｔ　１０３　（チタン酸バ
リウム）、ＫＮＯ３（硝酸カリウム）等の無機材料、あ
るいはＰＶＤＦ　（ポリ７ツ化ビニリデン）等の高分子
材料が挙げられる。

本発明に係るトンネル電流層の材料としては、ＳｉＯ、
Ａｌ２Ｏ３等の無機物絶縁体が挙げられる。

本発明によれば、隣接する部位へのクロストークを防止
してＳＮ比を向上し、選択した部位に対する情報の記録
・再生を確実に行う事ができる。

〔実施例〕

以下、本発明の一実施例を第１図を参照して説明する。

図中の１ｌｌｄ−１支持体としての例えばガラスからな
る基板である。この基板１ノ上には、ストライプ状のＡ
Ｊ製の下部電極１２が形成されている。この下部電極１
２の厚みは０．１μｍ、ピッチ１μｍで等間隔に形成さ
れている。前記下部電極１２間には、絶縁体（図示せず
）が充填されている。前記下部電極１２及び絶縁体上に
は、ＰＺＴ　（ジルコンチタン酸鉛）からなる強誘電体
層１３、ストライプ状のｌ製の中間電極１４．５ＩＯ２
からなるトンネル電流層１５及びストライプ状のＡＪ製
の上部電極１６が夫々形成されている。ここで、前記上
部電極１６及び中間電極１４は下部電極１２と直交する
ように形成されており、厚み、ピッチは下部電極と同ト
ンネル電流層１５の厚みは、数１０Å〜数１００ｘ程度
である。

製造方法としては、真空蒸着、ＲＦス・ぐツタリング、
イオンビームス／ＩＰツタリング等の高真空下における
物理蒸着法やＭＯＣＶＤ法あるいはゾル−ゲル法等によ
る化学的成膜法によシ成膜し、半導体製造技術として確
立した技術であるパタンニング技術によシ成形する。但
し、前記トンネル電流層１５は、ＬＢ法によシ作製して
いる。

次に、前記メモリの動作について説明する。まず、本発
明のキーとなるトンネル電流層１５の動作について記述
する。

第２図のようにｘ＜Ｏでφ＝０．０＜ｘ＜ｄでφ＝φ０
、ｘ＞ｄｆφ＝φ１（φ１〈φｏ）であるポテンシャル
の壁があるものとする。ｘ＜０からＸ方向に入射するエ
ネルギーＥ（＞φ１）の電子の透過率（トンネル効果の
確率）Ｔは、 但し、ｋ２＝２ｍ（φｏ−Ｅ）／１１２ｅ−２ｋｄ　＜
　１ ｔ：デイラックの定数（＝ｈ／２π） となり、ポテンシャルの壁を通９抜ける確率がＯではな
く、壁の厚さが薄ければ、通り抜けられる事を量子力学
により解く事ができる。

第３図は、φ１＝０．２ｍφｏｄ２／１２−９の場合に
ついてＥ／φ。と透過率Ｔとの関係を示す。この場合、
Ｅ／φ０が２を越えると透過率はほぼ１となる。ここで
大事な事は、トンネル効果の確率Ｔが０２ｋｄの形に壁
の厚さｄの指数関数で減少する事で、こ９− の為トンネル効果を観測するにはｄを小さくする事が大
切となる。この性質を利用して、トンネルダイオード、
ジョセフソン素子等の応用もある。

今、第１図に示す構成からなる実施例に照らし合わせて
みると、電子が、ｘ＜Ｏに対応する上部電極１６からポ
テンシャルＶ。で厚みｄのトンネル電流層１５を通り抜
け、ｘ＞ｄに対応してポテンシャルφ１＝０の中間電極
１４へと達する場合に対応する。上記で解いたように電
子のエネルギーＥにも依るが、基本的にポテンシャル壁
の厚みｄ、即ちトンネル電流層１５の厚みに依存する。

通常、トンネル効果を観測するには、厚みｄとして数Å
〜数１０Ｘが目安となるが、不純物の混入あるいは格子
の乱れ等から起る電子の散乱を抑制できるＬＢ法によれ
ば、１００Ｘ程度の膜厚とする事ができる。また、上記
の事柄を電圧、電流特性Ｖ−Ｉで示せば第４図の様なダ
イオード的性質として表現できる。

次に、第１図の強誘電体メモリに電界を印加した場合に
ついて説明する。

１〇− 情報を記録するには、第５図で示す強誘電体層のヒステ
リシス特性図に従って分極値を変化させる事で行う。例
えば情報としてデジタル信号を扱い、１”をＡ点に０″
を０点に対応させるものとし、現在゛１”の状態、つま
ｆｉＡ点の分極状態にある部位に信号″０”を記録する
場合について考える。

外部に設けられた切シ換え手段により、所望のメモリー
セルに対応する下部電極、上部電極を選択し、電圧Ｖａ
を印加する。ここで、電圧’Ｖａは強誘電体層の飽和電
界Ｅ８に比べＶａ／ｄ２＞　Ｅｓ　（ｄ２’強誘電体層
の厚み）なる関係にあるものとする。また、第６図に示
す如く時間幅Δｔの・千ルス状とするものである。更に
、先にも説明したが、トンネル電流層１５がトンネル効
果を起こす閾値電界Ｅｔｈとはｖａ／ｄ１〉Ｅｔｈ（ｄ
にトンネル電流層の厚み）なる関係にあるものとする。

上記関係にあるＶａを印加すると、トンネル電流層１５
にはトンネル電流が流れ、第４図のような曲線に従って
低インピーダンス層として機能する。

従って、実効的に電圧Ｖａは中間電極１４と下部電極１
２の間に印加され、強誘電体層１３の厚みｄ２との関係
によりＶａ／　ｄ２＝　Ｅａ　＞　Ｅ８なる関係にある
事から強誘電体層１３０分極状態は第５図において点Ａ
から点Ｂへと移り、更に点Ｃへと移行して信号Ｎ　ＯＩ
Ｉに対応する分極状態となる。

次に再生について説明する。破壊読み出しをするとした
場合、上記と同じ電圧Ｖａを印加すると、情報″１”に
対応した点Ａ状態に分極状態がある場合に、点Ａ→点Ｂ
→点Ｃへと分極状態の変化に伴って発生する電流（第７
図）を検知する事で行う。

情報″０”に対応する点Ｃ状態にある場合には、Ｖａを
印加すると点Ｃ→点Ｂ→点Ｃと分極状態が移行するが、
このプロセスにおいては基本的に変化する分極量が小さ
く発生する電流量は、第３図の破線に示す如く小さい。

従って、検知する電流量の大小によシ分極″１″か“０
″の状態かを判別する事ができる。

一方、Ｖａ　／ｄ　１　＜　Ｅ　Ｈ，の場合は次のよう
になる。

この場合、トンネル電流層１５はトンネル効果を起こさ
ず高インピーダンス膜として機能し、強誘電体層１３と
のインピーダンスとの関係によシ印加電圧は分割され強
誘電体層１３に印加される電圧はＶａよシ小さい。第８
図の等何回路に従って見積もれば、トンネル電流層１５
の誘電率εはε＝１、−力強誘電体層１３としてＰＺＴ
とすればε−数１００〜数１０００程度であシ、またト
ンネル電流層の厚みｄｌを１００Ｘ、強誘電体層の厚み
ｄ２を０．３／ｊｍとしているので、 ｃｌ　＝εｉｅ／ｄＩ Ｃ１ｖ１−Ｃｊｖｊ これによ、Ｈ−ンネル電流層１５での電圧降下分は強誘
電体膜でのそれと比べて数倍〜数１０倍であシ、印加し
た電圧がほとんどトンネル電流層２５で電圧降下を起こ
すため強誘電体層１３に直接的に印加される電圧は印加
電圧Ｖａの少なくとも数分の１となる。

従って、所望とするメモリセルに対し、電圧Ｖ＆を印加
すると、所望メモリセルにおける強誘電体層１３には実
効的に電圧Ｖａが印加される。そして、３− 隣接メモリセルへのクロストーク電圧ＶｒはＶａ）Ｖｒ
であるので、隣接メモリセルにおいては、Ｖｒは支配的
にトンネル電流層１５にて電圧降下を起し、隣接メモリ
セルにおける強誘電体層１３の分極状態への影響を軽減
あるいは防止できる。

〔発明の効果〕

以上詳述した如く本発明によれば、隣接する部位へのク
ロストークを防止してＳＮ比を向上し、選択した部位に
対する情報の記録・再生を確実に行う事のできる強誘電
体メモリを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る強誘電体メモリの断面
図、第２図は同メモリのトンネル電流層のエネルギー特
性図、第３図は同トンネル電流層の透過率特性図、第４
図は電圧−電流特性図、第５図は第１図の強誘電体メモ
リの強誘電体層のヒステリシス特性図、第６図は同強誘
電体層のパルス図、第７図は同強誘電体５メモリの再生
時の電流−時間特性図、第８図は同強誘電体メモリの等
何回路、第９図は従来の強誘電体メモリの強誘電体４ 層のヒステリシス特性図、第１０図は従来の強誘電体メ
モリの断面図、第１１図は同強誘電体メモリの等何回路
である。 １１・・・基板、１２・・・下部電極、１３・・・強訪
電体層、１４・・・中間電極、１５・・・トンネル電流
層、１６・・・土部ぽ極。

Claims (4)

【特許請求の範囲】
1. （１）ストライプ状の下部電極と、この下部電極と直交
   するように配置されたストライプ状の上部電極と、前記
   下部電極と上部電極間に配置され、両電極間に印加され
   る電界により分極状態を変化させる強誘電体層と、前記
   下部電極と強誘電体層間、あるいは上部電極と強誘電体
   層間の少なくとも一方に配置された誘電体層とを具備す
   る事を特徴とする強誘電体メモリ。
2. （２）前記誘電体層の厚みが数Å〜数１００Åである請
   求項１記載の強誘電体メモリ。
3. （３）前記誘電体層と強誘電体層との間に導電体層を設
   けた請求項１記載の強誘電体メモリ。
4. （４）前記誘電体層がＬＢ膜である請求項１記載の強誘
   電体メモリ。