JPH0555664A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
- Publication number
- JPH0555664A JPH0555664A JP3036329A JP3632991A JPH0555664A JP H0555664 A JPH0555664 A JP H0555664A JP 3036329 A JP3036329 A JP 3036329A JP 3632991 A JP3632991 A JP 3632991A JP H0555664 A JPH0555664 A JP H0555664A
- Authority
- JP
- Japan
- Prior art keywords
- read
- ferroelectric
- information
- electric field
- coercive electric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】本発明は、非破壊読出しせず、高寿命化され、
集積化に好適する強誘電体メモリ装置を提供することを
目的とする。 【構成】本発明の強誘電体メモリ装置は、シリコン基板
１上に下部電極２、少なくとも２つ以上の非線形特性部
分を有するヒステリシス特性を持つ強誘電体キャパシタ
３、上部電極４とで各メモリセルが構成され、該メモリ
セルがマトリックス状に配置され、行切換え制御部６及
び列切換え制御部７が設けられ、さらに切換回路８を介
して、書き込み回路９，読出し回路１０と検出回路１１
によって構成され、抗電界以下の印加電圧により
“１”，“０”における微分誘電率の異なりにより、格
納状態を判別して、該情報を非破壊読出しする。
集積化に好適する強誘電体メモリ装置を提供することを
目的とする。 【構成】本発明の強誘電体メモリ装置は、シリコン基板
１上に下部電極２、少なくとも２つ以上の非線形特性部
分を有するヒステリシス特性を持つ強誘電体キャパシタ
３、上部電極４とで各メモリセルが構成され、該メモリ
セルがマトリックス状に配置され、行切換え制御部６及
び列切換え制御部７が設けられ、さらに切換回路８を介
して、書き込み回路９，読出し回路１０と検出回路１１
によって構成され、抗電界以下の印加電圧により
“１”，“０”における微分誘電率の異なりにより、格
納状態を判別して、該情報を非破壊読出しする。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体キャパシタを記
憶素子として構成するメモリ装置に係り、特に非破壊読
出しに好適する強誘電体メモリ装置に関する。
憶素子として構成するメモリ装置に係り、特に非破壊読
出しに好適する強誘電体メモリ装置に関する。
【０００２】
【従来の技術】一般に強誘電体材料は、ヒステリシス特
性を有しており、この特性を利用してデータを記憶する
強誘電体メモリ装置等に用いられている。
性を有しており、この特性を利用してデータを記憶する
強誘電体メモリ装置等に用いられている。
【０００３】図６に、横軸に電界Ｅ、縦軸に分極Ｐをと
り、強誘電体材料のヒステリシス特性を示す。このヒス
テリシス特性曲線において、Ｅ＞０，Ｅ＜０の領域にＡ
部、Ｂ部のような主たる非線形の曲線部分がそれぞれ１
つある。また、図中の＋Ｅｃ，−Ｅｃは分極方向が逆方
向に反転する電界（以下、抗電界と称する）を示してい
る。
り、強誘電体材料のヒステリシス特性を示す。このヒス
テリシス特性曲線において、Ｅ＞０，Ｅ＜０の領域にＡ
部、Ｂ部のような主たる非線形の曲線部分がそれぞれ１
つある。また、図中の＋Ｅｃ，−Ｅｃは分極方向が逆方
向に反転する電界（以下、抗電界と称する）を示してい
る。
【０００４】すなわち、図６において、電界が零のとき
の分極には、２つの状態があり、それぞれデジタル信号
の“１”と“０”を対応させている。そして読出しを行
うときは、選択メモリセルに特定の方向で抗電界よりも
高い電圧を印加する。この電圧の印加方向が、書き込み
時の印加方向と同じであれば、変位電流は、わずかしか
流れない。また、これに対して、書き込み時の印加方向
と反対方向であれば分極反転に伴う大きな電流が流れ
る。これらの電流値の違いを読み取ることで、“１”と
“０”が判別される。従来の破壊読出しは、図６に示し
たヒステリシス特性を使って行われる。
の分極には、２つの状態があり、それぞれデジタル信号
の“１”と“０”を対応させている。そして読出しを行
うときは、選択メモリセルに特定の方向で抗電界よりも
高い電圧を印加する。この電圧の印加方向が、書き込み
時の印加方向と同じであれば、変位電流は、わずかしか
流れない。また、これに対して、書き込み時の印加方向
と反対方向であれば分極反転に伴う大きな電流が流れ
る。これらの電流値の違いを読み取ることで、“１”と
“０”が判別される。従来の破壊読出しは、図６に示し
たヒステリシス特性を使って行われる。
【０００５】
【発明が解決しようとする課題】しかし、前述した従来
の強誘電体メモリ装置は、以下のような課題がある。
の強誘電体メモリ装置は、以下のような課題がある。
【０００６】第１に、選択されたメモリセルの記憶情報
を読出す際、読出し電圧が抗電界より大きいため、選択
セル自身の情報が破壊され、その情報の保持のために読
出した後に、再書き込みする必要がある。
を読出す際、読出し電圧が抗電界より大きいため、選択
セル自身の情報が破壊され、その情報の保持のために読
出した後に、再書き込みする必要がある。
【０００７】第２に、メモリセルからの情報の読出し／
再書き込みに伴う分極反転が繰り返し行われると、強誘
電性の性能劣化により残留分極が小さくなり、メモリと
しての高寿命化が難しい。
再書き込みに伴う分極反転が繰り返し行われると、強誘
電性の性能劣化により残留分極が小さくなり、メモリと
しての高寿命化が難しい。
【０００８】第３に、全体的な回路規模を小さくする
（集積化する）ために、不揮発性メモリを大容量化に好
適するようにマトリックス配置した複数のメモリセルに
おいて、各メモリセル間でクロストークの問題がある。
すなわち、選択されたメモリセルに抗電界より大きい電
圧を印加した時、隣接した他メモリセルにも、クロスト
ークによる抗電界を越えた電圧がかかると、他メモリセ
ルが記憶する情報を破壊してしまう。そこで本発明は、
非破壊読出でき、高寿命化され、集積化に好適する強誘
電体メモリ装置を提供することを目的とする。
（集積化する）ために、不揮発性メモリを大容量化に好
適するようにマトリックス配置した複数のメモリセルに
おいて、各メモリセル間でクロストークの問題がある。
すなわち、選択されたメモリセルに抗電界より大きい電
圧を印加した時、隣接した他メモリセルにも、クロスト
ークによる抗電界を越えた電圧がかかると、他メモリセ
ルが記憶する情報を破壊してしまう。そこで本発明は、
非破壊読出でき、高寿命化され、集積化に好適する強誘
電体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、基板上に形成された導電体膜からなる第１
電極と、前記第１電極上に形成された少なくとも２つ以
上の非線形特性部分を有するヒステリシス特性を持つ強
誘電体膜と、前記強誘電体膜上に形成された導電体膜か
らなる第２電極と、前記強誘電体膜に抗電界以上の電圧
を印加して格納すべき情報を書き込む手段と、前記情報
が書き込まれた強誘電体膜に前記抗電界より小電圧を印
加して生じる微分誘電率の差異により、格納状態を判別
し、該情報を非破壊読出しする手段とで構成される強誘
電体メモリ装置が提供される。
するために、基板上に形成された導電体膜からなる第１
電極と、前記第１電極上に形成された少なくとも２つ以
上の非線形特性部分を有するヒステリシス特性を持つ強
誘電体膜と、前記強誘電体膜上に形成された導電体膜か
らなる第２電極と、前記強誘電体膜に抗電界以上の電圧
を印加して格納すべき情報を書き込む手段と、前記情報
が書き込まれた強誘電体膜に前記抗電界より小電圧を印
加して生じる微分誘電率の差異により、格納状態を判別
し、該情報を非破壊読出しする手段とで構成される強誘
電体メモリ装置が提供される。
【００１０】
【作用】以上のような構成の強誘電体メモリ装置によれ
ば、電圧印加時に生じる容量値の変化の大小による出力
電流の差を利用して、“１”，“０”の格納状態を判別
して、正確に情報を読み出す。即ち、この強誘電体メモ
リ装置から格納する情報を小電圧の動作電圧印加による
読出しにより、蓄積された情報が読出されても、該情報
が失われること無く、非破壊読出しされ、且つ再書き込
み用の回路が不要になる。
ば、電圧印加時に生じる容量値の変化の大小による出力
電流の差を利用して、“１”，“０”の格納状態を判別
して、正確に情報を読み出す。即ち、この強誘電体メモ
リ装置から格納する情報を小電圧の動作電圧印加による
読出しにより、蓄積された情報が読出されても、該情報
が失われること無く、非破壊読出しされ、且つ再書き込
み用の回路が不要になる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の第１実施例に係る強誘電体
メモリ装置の構成を示す構成図である。この図１に示す
ように、半導体素子や配線等が既に形成されたシリコン
基板１上に下部電極２、強誘電体キャパシタ３、上部電
極４が形成される。すなわち、前記強誘電体キャパシタ
３が、上部，下部電極により挟まれるように構成され
る。
に説明する。図１は本発明の第１実施例に係る強誘電体
メモリ装置の構成を示す構成図である。この図１に示す
ように、半導体素子や配線等が既に形成されたシリコン
基板１上に下部電極２、強誘電体キャパシタ３、上部電
極４が形成される。すなわち、前記強誘電体キャパシタ
３が、上部，下部電極により挟まれるように構成され
る。
【００１２】この強誘電体キャパシタ３は、溶液法を用
いて形成された（ＮＨ4 ）3 Ｈ（ＳＯ4 ）2 等であり、
キューリ温度（約−８℃）より小さく、それ付近の温度
で用いる。
いて形成された（ＮＨ4 ）3 Ｈ（ＳＯ4 ）2 等であり、
キューリ温度（約−８℃）より小さく、それ付近の温度
で用いる。
【００１３】そして強誘電体メモリ装置は、後述する図
５（ｂ）に本発明のヒステリシス特性曲線に示すような
ヒステリシス特性を有する。また前記下部電極２、前記
上部電極４は、Ｐt,Ａl,Ｃu,Ａg,Ａu 等をスパッタリン
グ若しくは、蒸着法にて成膜した後、イオンミリングに
よりパターニングして形成される。
５（ｂ）に本発明のヒステリシス特性曲線に示すような
ヒステリシス特性を有する。また前記下部電極２、前記
上部電極４は、Ｐt,Ａl,Ｃu,Ａg,Ａu 等をスパッタリン
グ若しくは、蒸着法にて成膜した後、イオンミリングに
よりパターニングして形成される。
【００１４】そして、図２には、このように構成された
強誘電体キャパシタのヒステリシス特性を示す。この図
２に示すように、非線形部分は、Ａ，Ｂ，Ｃ，Ｄの４ヶ
所がある。そして、このヒステリシス特性を持つ強誘電
体薄膜は、後述する書き込み駆動回路により、分極が十
分得られるように抗電界より大きい電圧を印加し、電圧
の極性と同じ方向の残留分極がメモリセルの強誘電体キ
ャパシタに蓄積される。次に書き込みを終えた各メモリ
セルに後述する読出し駆動用回路で抗電界より小さい電
圧を印加すると、メモリ状態“１”，“０”で小電圧に
対する微分誘電率 dp/de（ヒステリシス特性の傾き）が
異なる。
強誘電体キャパシタのヒステリシス特性を示す。この図
２に示すように、非線形部分は、Ａ，Ｂ，Ｃ，Ｄの４ヶ
所がある。そして、このヒステリシス特性を持つ強誘電
体薄膜は、後述する書き込み駆動回路により、分極が十
分得られるように抗電界より大きい電圧を印加し、電圧
の極性と同じ方向の残留分極がメモリセルの強誘電体キ
ャパシタに蓄積される。次に書き込みを終えた各メモリ
セルに後述する読出し駆動用回路で抗電界より小さい電
圧を印加すると、メモリ状態“１”，“０”で小電圧に
対する微分誘電率 dp/de（ヒステリシス特性の傾き）が
異なる。
【００１５】つまり、容量値の変化の大小から出力電流
の差を利用して、“１”，“０”の状態を判別してデー
タを読み取ることができる。図５（ｂ）に示すように、
このような小電圧の読出しにおいては、蓄積された情報
が読出す際、失われること無く、非破壊読出しが可能と
なり、従来に比べ、再書き込みの複雑な回路が不要であ
るだけでなく、疲労による劣化も少ないため、高寿命で
高性能な強誘電体メモリを得ることができる。次に前述
した図２のヒステリシス特性を有する強誘電体キャパシ
タから情報を破壊読出しする場合の動作について説明す
る。
の差を利用して、“１”，“０”の状態を判別してデー
タを読み取ることができる。図５（ｂ）に示すように、
このような小電圧の読出しにおいては、蓄積された情報
が読出す際、失われること無く、非破壊読出しが可能と
なり、従来に比べ、再書き込みの複雑な回路が不要であ
るだけでなく、疲労による劣化も少ないため、高寿命で
高性能な強誘電体メモリを得ることができる。次に前述
した図２のヒステリシス特性を有する強誘電体キャパシ
タから情報を破壊読出しする場合の動作について説明す
る。
【００１６】まず、前述したヒステリシス特性を有する
メモリセルに抗電界以上の電圧で書き込む。次に書き込
まれたメモリセルからの読出しは、抗電界以上の電圧を
印加する。図２におけるメモリ状態“１”の場合には、
分極反転による電流から従来の場合より、図３の破壊読
出しの場合の時間に対する電界特性とその電流応答の波
形図に示すように、同図（ａ）の従来特性の波形に対し
て、同図（ｂ）の本発明は、さらに電流のピークが１つ
増える。しかし、“０”状態においては、従来と同等で
ある。
メモリセルに抗電界以上の電圧で書き込む。次に書き込
まれたメモリセルからの読出しは、抗電界以上の電圧を
印加する。図２におけるメモリ状態“１”の場合には、
分極反転による電流から従来の場合より、図３の破壊読
出しの場合の時間に対する電界特性とその電流応答の波
形図に示すように、同図（ａ）の従来特性の波形に対し
て、同図（ｂ）の本発明は、さらに電流のピークが１つ
増える。しかし、“０”状態においては、従来と同等で
ある。
【００１７】このように“１”，“０”での電流応答の
はっきりした違いから、従来よりさらに良い情報の読出
しをすることができる。そして図２に示したヒステリシ
ス特性と異なるが安定したヒステリシス特性であること
が熱力学的現象論を使って、理論的に導くことができ
る。ここで自由エネルギーを「ｆ」とすると、
はっきりした違いから、従来よりさらに良い情報の読出
しをすることができる。そして図２に示したヒステリシ
ス特性と異なるが安定したヒステリシス特性であること
が熱力学的現象論を使って、理論的に導くことができ
る。ここで自由エネルギーを「ｆ」とすると、
【００１８】
【数１】
【００１９】で与えられる。ここで、αは温度の関数、
α＝ａ（Ｔ−Ｔ0 ）であり、ａ＞０，Ｔ0 はキューリ温
度である。強誘電状態（Ｔ＜Ｔ0 ）では、α＜０とな
る。また、Ｐは分極，ｅは外部からかけた電界の強さで
ある。そして（１）式の熱平衡条件は、
α＝ａ（Ｔ−Ｔ0 ）であり、ａ＞０，Ｔ0 はキューリ温
度である。強誘電状態（Ｔ＜Ｔ0 ）では、α＜０とな
る。また、Ｐは分極，ｅは外部からかけた電界の強さで
ある。そして（１）式の熱平衡条件は、
【００２０】
【数２】 となり、熱平衡条件式より、外部から受けた電界の強さ
は、
は、
【００２１】
【数３】 である。ここで、強誘電体の温度依存性を示すパラメー
タαをキューリ温度に近づけた時のヒステリシス特性を
（２）式より、計算すると図２のようになる。
タαをキューリ温度に近づけた時のヒステリシス特性を
（２）式より、計算すると図２のようになる。
【００２２】
【数４】
【００２３】であるから、dp/de ＞０が安定領域、dp/d
e ＜０が不安定領域となる。図２の各係数は、α＝−
０．１２〜−０．２５，β＝１，δ＝１，γ＝−１．８
とする。このように強誘電体のキューリ温度付近の温度
依存性を利用することで図２のヒステリシス特性を有す
る材料が得られる。
e ＜０が不安定領域となる。図２の各係数は、α＝−
０．１２〜−０．２５，β＝１，δ＝１，γ＝−１．８
とする。このように強誘電体のキューリ温度付近の温度
依存性を利用することで図２のヒステリシス特性を有す
る材料が得られる。
【００２４】次に図４は、本発明の第２実施例として、
前述した強誘電体キャパシタを採用したメモリセルをマ
トリックス状に配置して、蓄積された情報を非破壊で読
出すマトリックスメモリ回路の構成を示すブロック図で
ある。このマトリックスメモリ回路は、複数の前記メモ
リセルがマトリックス状に配置されマトリックスメモリ
セル５を構成し、その周辺部には、列切換え制御部６及
び行切換え制御部７が設けられ、さらに各制御部６，７
から切換え回路８を介して、書き込み回路９，読出し回
路１０が接続され、さらに前記各制御部６，７に検出回
路１１が接続する。ここで強誘電体キャパシタを採用し
たメモリセルは、図２に示したヒステリシス特性を有す
るものとする。このマトリックスメモリ回路は図４に示
すように、複数の前記マトリックスメモリセル５の表裏
面に交差するように（表面側を実線，裏面側を点線とす
る）、幾つかのストライプ電極１２，１３が形成されて
いる。
前述した強誘電体キャパシタを採用したメモリセルをマ
トリックス状に配置して、蓄積された情報を非破壊で読
出すマトリックスメモリ回路の構成を示すブロック図で
ある。このマトリックスメモリ回路は、複数の前記メモ
リセルがマトリックス状に配置されマトリックスメモリ
セル５を構成し、その周辺部には、列切換え制御部６及
び行切換え制御部７が設けられ、さらに各制御部６，７
から切換え回路８を介して、書き込み回路９，読出し回
路１０が接続され、さらに前記各制御部６，７に検出回
路１１が接続する。ここで強誘電体キャパシタを採用し
たメモリセルは、図２に示したヒステリシス特性を有す
るものとする。このマトリックスメモリ回路は図４に示
すように、複数の前記マトリックスメモリセル５の表裏
面に交差するように（表面側を実線，裏面側を点線とす
る）、幾つかのストライプ電極１２，１３が形成されて
いる。
【００２５】この第１実施例の書き込み動作、読出し動
作の制御を行う制御回路（図示せず）に関しては、本出
願人が出願した特願昭６３−１７０４７１号に記載され
ているものを利用する。
作の制御を行う制御回路（図示せず）に関しては、本出
願人が出願した特願昭６３−１７０４７１号に記載され
ているものを利用する。
【００２６】まず前記書き込み回路９と列切換え制御部
６と、行切換え制御部７によって、マトリックスメモリ
５を構成する各セルに抗電界Ｅｃより大電圧を印加する
ことで、各セルに分極方向の書き込みが行われる。
６と、行切換え制御部７によって、マトリックスメモリ
５を構成する各セルに抗電界Ｅｃより大電圧を印加する
ことで、各セルに分極方向の書き込みが行われる。
【００２７】次に書き込みが終了した後、切換回路８に
よって読出し回路１０が動作するように設定する。さら
に列，行切換え制御部６，７によって、選択されたメモ
リセルの情報を抗電界Ｅｃより小さい電圧を印加して読
出す。前述したように図５（ａ）に従来のヒステリシス
特性曲線及び、図５（ｂ）に本発明のヒステリシス特性
曲線をそれぞれ示すように、本発明のメモリセルは
“１”，“０”における小電圧に対する微分誘電率（ヒ
ステリシスの傾き）が大きく異なるため、出力電流に大
きな差を生じ、“１”，“０”の状態を判別して情報を
読出すことが可能となる。このように、読出すための印
加電圧が、抗電界より小さい小電圧で、蓄積された情報
を非破壊で読出すことができる。
よって読出し回路１０が動作するように設定する。さら
に列，行切換え制御部６，７によって、選択されたメモ
リセルの情報を抗電界Ｅｃより小さい電圧を印加して読
出す。前述したように図５（ａ）に従来のヒステリシス
特性曲線及び、図５（ｂ）に本発明のヒステリシス特性
曲線をそれぞれ示すように、本発明のメモリセルは
“１”，“０”における小電圧に対する微分誘電率（ヒ
ステリシスの傾き）が大きく異なるため、出力電流に大
きな差を生じ、“１”，“０”の状態を判別して情報を
読出すことが可能となる。このように、読出すための印
加電圧が、抗電界より小さい小電圧で、蓄積された情報
を非破壊で読出すことができる。
【００２８】従って、従来の破壊読出しすることによっ
て、失われた情報を再書込みするための複雑な回路が不
要であるだけでなく、消費電力が少なく、使用によって
生じる性能劣化が少なく、高寿命で高性能なメモリセル
が得られる。また、小さい読出し電圧で出力電流のＳ／
Ｎが大きくとれるので、マトリックスメモリセルにおけ
るクロストークも改善することができる。
て、失われた情報を再書込みするための複雑な回路が不
要であるだけでなく、消費電力が少なく、使用によって
生じる性能劣化が少なく、高寿命で高性能なメモリセル
が得られる。また、小さい読出し電圧で出力電流のＳ／
Ｎが大きくとれるので、マトリックスメモリセルにおけ
るクロストークも改善することができる。
【００２９】以上詳述したように本発明の強誘電体メモ
リ装置は、容量値の変化の大小から出力電流の差を利用
して、“１”，“０”の状態を判別してデータを読み取
ることができる。この強誘電体メモリ装置からの小電圧
読出しによれば、蓄積された情報が読出されても、該情
報が失われること無く、非破壊読出しが可能となる。さ
らに、従来に比べ、再書き込みの複雑な回路が不要であ
るだけでなく、小電圧読出しであるため、使用に伴う疲
労による性能劣化も少なく、高寿命で高性能な強誘電体
メモリを提供することができる。また本発明は、前述し
た実施例に限定されるものではなく、他にも発明の要旨
を逸脱しない範囲で種々の変形や応用が可能であること
は勿論である。
リ装置は、容量値の変化の大小から出力電流の差を利用
して、“１”，“０”の状態を判別してデータを読み取
ることができる。この強誘電体メモリ装置からの小電圧
読出しによれば、蓄積された情報が読出されても、該情
報が失われること無く、非破壊読出しが可能となる。さ
らに、従来に比べ、再書き込みの複雑な回路が不要であ
るだけでなく、小電圧読出しであるため、使用に伴う疲
労による性能劣化も少なく、高寿命で高性能な強誘電体
メモリを提供することができる。また本発明は、前述し
た実施例に限定されるものではなく、他にも発明の要旨
を逸脱しない範囲で種々の変形や応用が可能であること
は勿論である。
【００３０】
【発明の効果】以上詳述したように本発明によれば、格
納する情報を非破壊読出しでき、高寿命化された集積化
に好適する強誘電体メモリ装置を提供できる。
納する情報を非破壊読出しでき、高寿命化された集積化
に好適する強誘電体メモリ装置を提供できる。
【図１】図１は本発明の第１実施例に係る強誘電体メモ
リ装置の概略的構成を示す構成図である。
リ装置の概略的構成を示す構成図である。
【図２】図２は第１実施例の強誘電体メモリ装置を構成
する強誘電体キャパシタのヒステリシス特性の波形を示
す図である。
する強誘電体キャパシタのヒステリシス特性の波形を示
す図である。
【図３】図３は第１実施例の強誘電体メモリ装置の破壊
読出しの場合の時間に対する電界特性とその電流応答の
波形を示す図である。
読出しの場合の時間に対する電界特性とその電流応答の
波形を示す図である。
【図４】図４は第２実施例として、本発明の強誘電体キ
ャパシタを採用したメモリセルをマトリックス状に配置
して、蓄積された情報を非破壊で読出すマトリックスメ
モリ回路の構成を示すブロック図である。
ャパシタを採用したメモリセルをマトリックス状に配置
して、蓄積された情報を非破壊で読出すマトリックスメ
モリ回路の構成を示すブロック図である。
【図５】図５（ａ）は従来のヒステリシス特性を持つ強
誘電体キャパシタによる電流応答を示し、図５（ｂ）は
本発明のヒステリシス特性を持つ強誘電体キャパシタに
よる電流応答を示す図である。
誘電体キャパシタによる電流応答を示し、図５（ｂ）は
本発明のヒステリシス特性を持つ強誘電体キャパシタに
よる電流応答を示す図である。
【図６】図６は従来の強誘電体材料のヒステリシス特性
を示す図である。
を示す図である。
１…シリコン基板、２…下部電極、３…強誘電体キャパ
シタ、４…上部電極、５…マトリックスメモリセル、６
…列切換え制御部、７…行切換え制御部、８…切換え回
路、９…書き込み回路、１０…読出し回路、１１…検出
回路、１２，１３…ストライプ電極。
シタ、４…上部電極、５…マトリックスメモリセル、６
…列切換え制御部、７…行切換え制御部、８…切換え回
路、９…書き込み回路、１０…読出し回路、１１…検出
回路、１２，１３…ストライプ電極。
Claims (2)
- 【請求項１】 基板上に形成された導電体膜からなる第
１電極と、 前記第１電極上に形成された少なくとも２つ以上の非線
形特性部分を有するヒステリシス特性を持つ強誘電体膜
と、 前記強誘電体膜上に形成された導電体膜からなる第２電
極と、 前記強誘電体膜に抗電界以上の電圧を印加して格納すべ
き情報を書き込む手段と、 前記情報が書き込まれた強誘電体膜に前記抗電界より小
電圧を印加して、生じる微分誘電率の差異により格納状
態を判別し、該情報を非破壊読出しする手段とを具備し
たことを特徴とする強誘電体メモリ装置。 - 【請求項２】 請求項１記載の強誘電体メモリ装置が格
子状に配列され、表裏に形成されたストライプ電極と、 前記ストライプ電極を介して抗電界以上の電圧を印加し
て、格納すべき情報を書き込む書き込み駆動手段と、 前記抗電界に対して調整可能な電圧を印加して、破壊読
み出し及び非破壊読出し可能な前記情報を読出す読出し
駆動手段とを具備することを特徴とする強誘電体メモリ
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036329A JPH0555664A (ja) | 1991-03-01 | 1991-03-01 | 強誘電体メモリ装置 |
| US08/315,193 US5530667A (en) | 1991-03-01 | 1994-09-29 | Ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036329A JPH0555664A (ja) | 1991-03-01 | 1991-03-01 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555664A true JPH0555664A (ja) | 1993-03-05 |
Family
ID=12466799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3036329A Withdrawn JPH0555664A (ja) | 1991-03-01 | 1991-03-01 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266007B2 (en) | 2004-03-26 | 2007-09-04 | Seiko Epson Corporation | Device structure of ferroelectric memory and nondestructive reading method |
| JP2021507444A (ja) * | 2017-12-19 | 2021-02-22 | マイクロン テクノロジー，インク． | メモリ検知のための電荷分離 |
-
1991
- 1991-03-01 JP JP3036329A patent/JPH0555664A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266007B2 (en) | 2004-03-26 | 2007-09-04 | Seiko Epson Corporation | Device structure of ferroelectric memory and nondestructive reading method |
| JP2021507444A (ja) * | 2017-12-19 | 2021-02-22 | マイクロン テクノロジー，インク． | メモリ検知のための電荷分離 |
| US11538526B2 (en) | 2017-12-19 | 2022-12-27 | Micron Technology, Inc. | Charge separation for memory sensing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2184400C2 (ru) | Сегнетоэлектрическое устройство обработки данных | |
| US5541871A (en) | Nonvolatile ferroelectric-semiconductor memory | |
| US6717838B2 (en) | Semiconductor storage device with ferroelectric capacitor and read transistor having gate communicating with bit line | |
| JPH07122661A (ja) | 強誘電体メモリ装置 | |
| KR0182813B1 (ko) | 강유전성 메모리셀 및 그의 판독/기록방법 | |
| JP2002026277A (ja) | メモリデバイス及びその駆動方法 | |
| CN107230676A (zh) | 高读出电流的非挥发铁电存储器及其操作方法 | |
| US5530667A (en) | Ferroelectric memory device | |
| JP3635716B2 (ja) | 不揮発性メモリ | |
| US7266007B2 (en) | Device structure of ferroelectric memory and nondestructive reading method | |
| JPH0660635A (ja) | 強誘電体メモリ装置 | |
| CN1307645C (zh) | 强电介质存储器装置及其驱动方法 | |
| JP3599291B2 (ja) | 不揮発性メモリ | |
| US5966318A (en) | Nondestructive readout memory utilizing ferroelectric capacitors isolated from bitlines by buffer amplifiers | |
| JPH0555664A (ja) | 強誘電体メモリ装置 | |
| KR100218133B1 (ko) | 레이머-드랩 효과를 이용하는 비-파괴성 판독 강유전성 메모리 셀과 데이타 저장 및 복구 방법 | |
| JPH0676562A (ja) | 強誘電体メモリ | |
| JP3662163B2 (ja) | 強誘電体メモリ及びその駆動方法 | |
| JP2989902B2 (ja) | 強誘電体メモリー | |
| US5677825A (en) | Ferroelectric capacitor with reduced imprint | |
| JPH03108770A (ja) | 強誘電体メモリ | |
| JPH05129622A (ja) | 強誘電体メモリ装置 | |
| JPH0714380A (ja) | 強誘電体メモリ装置 | |
| JPH06275062A (ja) | 強誘電体メモリ装置 | |
| JPH0793968A (ja) | 強誘電体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |