JP2989902B2

JP2989902B2 - 強誘電体メモリー

Info

Publication number: JP2989902B2
Application number: JP3017775A
Authority: JP
Inventors: ジョセフ・ティー・エヴァンス，ジュニアー; ジェフ・エイ・ブリントン; スティーヴン・イー・バーナッキ; ブルース・ジー・アームストロング
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1990-02-09
Filing date: 1991-02-08
Publication date: 1999-12-13
Anticipated expiration: 2014-12-13
Also published as: EP0441584A2; CA2035128A1; AU6987691A; AU641205B2; KR0160988B1; JPH04330696A; AU4184993A; EP0441584A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
ーに関し、特に強誘電体メモリーに関する。

【０００２】

【従来の技術】多くのタイプの半導体メモリーが公知で
あり、コンピュータ化されたシステムにおいて広く使用
されている。１つのタイプのメモリーである不揮発性メ
モリーは、１つの特殊な役割を担う。不揮発性メモリー
は、例えシステムに対する電源が無くなっても、情報を
保持する。

【０００３】最近、強誘電性体は不揮発性メモリーを形
成するため使用されてきた。このようなメモリーは、強
誘電性絶縁体でコンデンサ・アレイを作る薄膜処理法を
用いて形成される。例えば、論文「ＳｏｌＧｅｌ処理
法によるＰｂ（Ｚｒ，Ｔｉ）Ｏ₃薄膜の調製（Ｐｒｅｐ
ａｒａｔｉｏｎｏｆＰｂ（Ｚｒ，Ｔｉ）Ｏ₃）Ｔ
ｈｉｎＦｉｌｍｓｂｙＳｏｌＧｅｌＰｒｏｃ
ｅｓｓｉｎｇ）」（ＪｏｕｒｎａｌｏｆＡｐｐｌｉ
ｅｄＰｈｙｓｉｃｓ、第６４（５）巻、１９８８年９
月発行）は、ＰＺＴで示される強誘電体膜の形成につい
て記載している。このメモリーにおいては、コンデンサ
が行および列の制御線のグリッドと接続され、１つのコ
ンデンサが行線および列線の各対間に接続されている。
各コンデンサは、メモリーの１つのセルであり、１ビッ
トの情報を記憶する。このようなセルの構成が、一般に
「クロスポイント・アレイ」と呼ばれるものを形成す
る。

【０００４】１つのセルの情報の１ビットを記憶するた
め、その対応する行および列の制御線が１つの電圧ソー
スと接続されている。電圧は、コンデンサ内の強誘電体
に分極を与える。正の分極は、論理値１を表わす。負の
分極は論理値０を表わす。

【０００５】セルに何が記憶されているかを決定するた
め、２ステップの破壊読出し操作が用いられる。第１の
ステップにおいて、セルの内容が検出される。この検出
ステップで、セルは正の分極が与えられ、セルに対する
変位電流が測定される。もし変位電流が検出されなけれ
ば、セルは前に正に分極されていたことになる。このよ
うに、変位電流が測定されないことは、そのセルが論理
値１を記憶していたことを意味する。反対に、もし変位
電流が検出されるならば、セルが前に論理値０を記憶し
ていたことが判る。

【０００６】検出ステップの後、セルは常に論理値１を
含むことになる。もしセルが前に論理値０を記憶してい
たならば、この値を再び記憶するため第２のステップが
必要となる。この値は、論理値０をセルに書込むため書
込み操作を行うことにより再び記憶される。

【０００７】破壊読出しクロスポイント・アレイは、幾
つかの重要な欠点を免れない。その第１は、「半選択現
象」と呼ばれる。アレイにおける１つのセルをアクセス
するためある電圧がアレイに対して加えられる時、この
電圧の半分程がこのアレイの他のセルの両端に加わる。
あるセルのアクセスのため１つの行線と１つの列線間に
加えられると、唯１つのセルがこれらの線を直接接続す
る。しかし、前記アレイには、この特定の行および列線
を接続する「寄生経路」と呼ばれる他の経路が存在す
る。このような他の経路は１つ以上のセルを含み、この
ことは、この寄生経路における各セルにはより小さな電
圧が加わることを意味する。しかし、ある場合には、寄
生経路におけるセルの電圧は、これらのセルの作動を妨
げるに充分な大きさであり得る。

【０００８】これまでは、前記の半選択現象は、各セル
の強誘電体コンデンサを絶縁するため使用されたＣＭＯ
Ｓトランジスタによって回避されていた。この試みは、
２つの短所を免れない。第１に、ＣＭＯＳトランジスタ
は、強誘電体コンデンサを充電するため必要な比較的大
量の電流を流すには適さない。ＣＭＯＳトランジスタ
は、必要な電流を流すため非常に大きくしなければなら
ない。しかし、高密度のメモリーがしばしば必要とな
り、大きなトランジスタは高密度のメモリーを許容しな
い。また、大きなＣＭＯＳトランジスタはラッチアップ
し易い。もし大きなトランジスタが用いられなければ、
メモリーの動作は遅くなる。第２に、絶縁トランジスタ
は別の制御線を必要とする。これらの線はまた大きなス
ペースをとり、高密度のメモリーとは共存し得ない。

【０００９】強誘電体メモリーの破壊読出しの第２の短
所は、情報が実際に不揮発性メモリーにないある期間が
あることである。特に、読出し動作中の検出サイクルと
再記憶サイクルとの間、情報は強誘電体コンデンサには
記憶されていない。もし回路に対する電力がこの時失わ
れるならば、情報が失われることになる。

【００１０】破壊読出しの第３の重要な短所は、「疲
労」と呼ばれる。強誘電体に対して大きい電圧を加える
ことは、材料に応力を及ぼす。時間の経過とともに、応
力を課された材料は電荷を蓄積する機能が低下する。強
誘電体コンデンサに対して加えられる電圧は、材料に応
力を及ぼす。多くの読出しあるいは書込み操作後には、
セルは応力が課された状態となり、そのメモリーとして
の性能は低下する。破壊読出しの場合、強誘電体コンデ
ンサは、書込み中、ならびに読出しの検出時および読出
しの再記憶時に応力が及ぼされる。

【００１１】

【発明の概要】本発明の目的は、ＣＭＯＳ絶縁トランジ
スタを使用することなく、クロスポイント・アレイにお
けるセルを絶縁して半選択現象を回避するする方法の提
供にある。

【００１２】また、本発明の目的は、記憶された情報を
中断させることなく、強誘電体メモリーに記憶される情
報を読出す方法の提供にある。

【００１３】上記および他の目的は、各コンデンサがそ
の対応する行および列の制御線に対してツェナー・ダイ
オードを介して接続される強誘電体コンデンサのクロス
ポイント・アレイにおいて達成される。逆降伏電圧およ
びコンデンサの１つに対する読出しあるいは書込みを行
うためアレイに加えられる電圧は、適切に選択される。
逆降伏ツェナー電圧は、ツェナーが半選択現象電圧の結
果導通しないように、供給電圧の半分より大きくなるよ
うに選択される。供給電圧は、セルがアクセスされる時
コンデンサが分極されるのを保証するため、少なくとも
ツェナー・ダイオードの逆降伏電圧により強誘電体コン
デンサの保磁閾値電圧を越えなければならない。

【００１４】本発明の別の特徴によれば、１つのセルに
記憶される情報は、強誘電体コンデンサの抵抗値を測定
することにより読出される。抵抗値の測定のためには、
保磁閾値電圧より小さな電圧がセル間に生成される。電
流検出増幅器によって、オーミック電流が測定される。

【００１５】一実施例においては、バイポーラ接合トラ
ンジスタが、電流前置増幅器として働くように強誘電体
コンデンサと電流検出増幅器間に接続されている。

【００１６】更に別の実施例においては、２つのメモリ
ー・セルが情報の１ビットを記憶するようにメモリーが
形成される。このセルは相補値を記憶し、その出力は差
動増幅器に接続される。

【００１７】本発明の別の実施例においては、各セルの
強誘電体コンデンサは、バイポーラ・トランジスタで絶
縁される。クロスポイント・アレイの１つの行のセル中
の全てのトランジスタのベースは、ワード制御線に接続
される。

【００１８】更に別の実施例においては、１対の強誘電
体コンデンサが、バイポーラ絶縁トランジスタを介して
スタチックＲＡＭセルと接続されている。この実施例
は、抵抗読出しを可能にするため更に改変することがで
きる。

【００１９】本発明については、以降の詳細な説明およ
び添付図面により更によく理解できよう。

【００２０】

【実施例】図１Ａは、本発明により作られたメモリーの
一実施例のブロック図を示している。この実施例におい
ては、半選択現象がツェナー・ダイオードの絶縁により
回避される。図１Ａに示されたブロックは、当業者が半
導体集積回路の一部として作る方法を理解するであろう
回路を示している。同図では、４つのメモリー・セル、
即ちセル（１、１）、セル（１、２）、セル（２、１）
およびセル（２、２）のアレイが示される。当業者は、
半導体メモリーが更に多くのセルを有することを理解し
よう。

【００２１】セルは、行線（ライン）Ｘ₁とＸ₂、および
列線（ライン）Ｙ₁とＹ₂と接続されてクロスポイント・
アレイを形成する。セルの読出しおよび書込みのため必
要な電圧は、列ドライバ１２₁および１２₂により列線Ｙ
₁およびＹ₂に対し、また行ドライバ１４₁および１４₂に
より行線Ｘ₁およびＸ₂に対して加えられる。行および列
の各線に加えられる電圧の値は、制御ロジック１０によ
り指示される。制御ロジック１０は、読出しあるいは書
込み操作のいずれが行われるか、どのセルを作動させる
かを表示する入力を受取る。これに応答して、制御ロジ
ック１０は、信号を列ドライバ１２₁、１２₂および行ド
ライバ１４₁、１４₂に対して信号を与える。

【００２２】メモリー・セルの動作については、セル
（１、１）に対して示された詳細を参照することにより
更によく理解することができる。セルは、強誘電体コン
デンサＦ₁を含む。コンデンサの形成のためには、メモ
リーが形成される半導体材料上に１つの金属層が被着さ
れる。次に、ＰＺＴの如き強誘電体層が金属上に被着さ
れる。最後に、第２の金属層が強誘電体上に被着され
る。これらの層は、公知の手法を用いて被着およびパタ
ーン化される。

【００２３】図に示されるように、強誘電体コンデンサ
Ｆ₁の片側がツェナー・ダイオードＺ₁を介して行線Ｘ₁
と接続され、他の側はツェナー・ダイオードＺ₂を介し
て列線Ｙ₁と接続されている。

【００２４】ツェナー・ダイオードＺ₁およびＺ₂のツェ
ナー降伏電圧は、セルが半選択現象を免れるように選択
される。ツェナー・ダイオードＺ₁およびＺ₂のツェナー
降伏電圧は、供給電圧の半分より大きい。先に述べたよ
うに、半選択現象は、例えセルがアクセス中でなくと
も、供給電圧の半分に達する電圧が１つのセルの両端に
生じさせる。ツェナー・ダイオードＺ₁およびＺ₂が図示
の如く直列であれば、供給電圧の半分の電圧ではダイオ
ードの１つを降伏させるには不充分である。このため、
１つのツェナー・ダイオードが非導通状態にあり、その
セルがアクセスされなければ強誘電体コンデンサＦ₁に
電圧は加えられない。

【００２５】しかし、セル（１、１）がアクセスされる
時、セルの両端の電圧は供給電圧と略々等しい。セルに
対して与えられる極性の如何に拘わらず、ツェナー・ダ
イオードＺ₁またはＺ₂の一方は順方向にバイアスされて
約０．５Ｖの電圧降下を生じ、他方のツェナー・ダイオ
ードは逆方向にバイアスされて供給電圧の約半分の電圧
降下を生じる。残りの電圧、強誘電体コンデンサＦ₁の
両端では供給電圧のおよそ半分が降下する。供給電圧
は、その半分が強誘電体コンデンサＦ₁を分極させるの
に充分な大きさとなるように選択される。強誘電体コン
デンサＦ₁を分極させるために必要な電圧は、時に「保
磁電圧」と呼ばれる。このため、供給電圧は、この保磁
電圧の２倍を越えねばならない。

【００２６】論理値１をセル（１、１）へ書込むため、
電圧Ｖ_Aが行線Ｘ₁に結合されるように行ドライバ１４₁
が切換えられる。列ドライバ１２は、電圧Ｖ_Bを列線Ｙ₁
に結合する。電圧Ｖ_AおよびＶ_Bは、供給電圧Ｖ_sだけ異
なる。例えば、Ｖ_AはＶ_sと等しく、Ｖ_Bはグラウンド電
位とすることもできる。あるいはまた、Ｖ_Aは＋Ｖ_s／２
とし、Ｖ_Bを−Ｖ_s／２とすることもできる。

【００２７】反対に、論理値０をセル（１、１）に書込
むため、行線Ｘ₁は電圧Ｖ_Bにあり、列線Ｙ₁はＶ_Aにあ
る。このように、強誘電体コンデンサＦ₁の両端の電圧
の極性は反転される。

【００２８】セル（１、１）に記憶されるものを読出す
ため、破壊読出しが行われる。読出しの検出部分の間、
行の線Ｘ₁はＶ_Aに接続され、列線Ｙ₁はＶ_Bに接続され
る。論理値１がセルに対して書込まれる。しかし、もし
変位電流が論理値１をセルに書込むために流れなければ
ならなかったならば、検出増幅器Ａ₁の出力がこれを表
示することになる。ここで、Ａ₁は、抵抗Ｒ₁の両端に接
続された差動電圧増幅器として略図的に示される。しか
し、電流を測定する任意の方法の使用が可能である。例
えば、電流積分増幅器の使用も可能である。

【００２９】もし変位電流が論理値１をセル（１、１）
に書込むために流れたならば、セルは前に論理値０を記
憶していたことになる。このように、増幅器Ａ₁の出力
は、読出しの検出部分の前にセル（１、１）に記憶され
たものを表示することができる。増幅器Ａ₁の出力は、
出力ロジック１６に接続される。出力ロジック１６は、
前記セルに記憶した値を制御ロジック１０へ与える。も
しセル（１、１）が前に論理値０を記憶していたなら
ば、制御ロジック１０は論理値０をセルに書込ませるこ
とになる。制御ロジック１０はまた、メモリーから出力
されるべき情報をフォーマットする。例えば、出力は、
特定の時間にあるいは他の信号と関連して現れねばなら
ないこともある。出力ロジック１６は、他の公知のメモ
リーに対する出力ロジックの如くに作動する。

【００３０】図１Ｂは、「抵抗読出し」または「非破壊
読出し」と呼ばれる、図１Ａのメモリーの変更例を示し
ている。このメモリーは、半選択現象を取除くためツェ
ナー・ダイオードＺ₁およびＺ₂を含む。情報は、図１Ａ
と関連して述べたように、セルに対して書込まれる。図
１Ａおよび図１Ｂのメモリー間の相違は、情報がセルか
ら読出される方法にある。

【００３１】読出し操作は、その抵抗値がその分極の極
性に依存する強誘電体の特性を利用する。先に述べたよ
うに、強誘電体コンデンサＦ₂の分極極性は、これが論
理値１を記憶するかまたは論理値０を記憶するかに依存
する。このため、強誘電体コンデンサＦ₂の抵抗値の検
出は、セルに記憶された情報を表わす。

【００３２】強誘電体コンデンサＦ₂の抵抗値を検出す
るため、行ドライバ５２₁は、行線Ｘ₁を電圧Ｖ_Cに接続
する。列線Ｙ₁は、電圧ソースＶ_Dに接続する。電圧Ｖ_D
は、ツェナー・ダイオードＺ₂のカソードがトランジス
タＱ₁のベースより高い電圧にあることを保証する。こ
の電圧は、ツェナー・ダイオードＺ₂が逆バイアスされ
て導通状態にならないことを保証する。電圧Ｖ_Cは、ツ
ェナー・ダイオードＺ₁が逆バイアス降伏状態にあり小
さな電圧、例えば５０乃至１００ミリボルトが、強誘電
体コンデンサＦ₂の両端で降下されるに充分な大きさで
ある。

【００３３】強誘電体コンデンサＦ₂は大きな抵抗を有
するが、その両端の電圧は、抵抗に比例する小さな「オ
ーミック電流」を生じることになる。ツェナー・ダイオ
ードＺ₂は逆バイアスされるため、全電流がトランジス
タＱ₁のベースに流れることになる。トランジスタＱ
₁は、制御線ＲＥＡＤ（読出し）がトランジスタＱ₁をそ
の順方向動作領域へバイアスするに充分な高い電圧にあ
る限り、電流前置増幅器として働く。

【００３４】増幅された電流は、増幅器Ａ₃に対する入
力として与えられる。増幅器Ａ₃に対する予め定めた閾
値より高いオーミック電流は、強誘電体コンデンサＦ₂
が論理値１を示す分極状態と一致する抵抗値を有するこ
とを意味する。反対に、予め定めた閾値より低い電流
は、強誘電体コンデンサＦ₂が論理値０を示す分極状態
と一致する抵抗値を持つことを示す。

【００３５】図１Ｂのセルは、セルＦ₂の分極を変える
ことなく読出されることを留意すべきである。読出し操
作の間強誘電体セルＦ₂の両端に加えられる電圧は、１
ボルトの１０分の１程度である。数ボルト程度の電圧
は、半導体構造の強誘電体コンデンサの分極状態に影響
を及ぼすためこれまで必要なものである。

【００３６】読出し中強誘電体コンデンサＦ₂の両端に
おける低い電圧は、結果として得る電流が非常に小さい
ため問題を起生する。例えば、電流は典型的に、１つの
分極状態では０．００１ナノアンペア程度、また逆の分
極状態では０.１ナノアンペア程度である。これら２つ
の状態における電流は２桁程度異なるが、この電流の大
きさもまた非常に小さい。このような電流の測定は、特
にノイズが存在する場合に信頼度が低くなるおそれがあ
る。これらの小さな電流の正確な測定を保証するため幾
つかの方法を取ることができる。

【００３７】小さな電流の測定を改善するための１つの
手法は、トランジスタＱ₁の電流前置増幅器として含め
ることである。もし低い抵抗の強誘電性絶縁体が開発さ
れるならば、トランジスタＱ₁を取除くことも可能であ
る。

【００３８】電流の測定精度を改善するため図１Ｂに示
される第２の手法は、増幅器Ａ₃に対する差動増幅器を
使用することである。図示の如く、第１の列におけるセ
ル（１、１）およびセル（２、１）の出力は、増幅器Ａ
₃の１つの入力に送られる。第２の列におけるセル
（１、２）およびセル（２、２）の出力は、増幅器Ａ₃
の第２の入力に送られる。セル（１、２）およびセル
（２、２）が常にそれぞれセル（１、１）およびセル
（１、２）における値の論理的補数を記憶するようにメ
モリーが作動されるならば、差入力が増幅器Ａ₃に対し
て与えられることになる。増幅器Ａ₃に対して差動増幅
器が用いられるならば、このように、２つのセルが情報
の１ビットを記憶するため必要とされることを留意すべ
きである。また、図１Ｂに示される制御線においては、
アレイの１つの行におけるどれかのセルがアクセスされ
る時、この行の全てのセルが出力を生じることも留意す
べきである。しかし、このような構成は、従来のメモリ
ーにおいて一般的に使用されており、出力ロジック１６
により容易に補償することができる。

【００３９】オーミック電流測定による強誘電体コンデ
ンサＦ₂の抵抗値の測定を改善する別の手法は、コンデ
ンサの抵抗値を減らすことと関連する。このオーミック
電流は抵抗値が低くなると増加し、測定のノイズに対す
る影響を少なくする。

【００４０】強誘電体コンデンサＦ₂の抵抗値を減少さ
せる１つの方法は、コンデンサの金属プレートが強誘電
性絶縁体と接触する場所の電位障壁を少なくすることで
ある。この電位障壁を少なくするためには、プレートの
形成に使用される金属は強誘電性絶縁体のそれと同様な
作用を持たねばならない。ＰＺＴ強誘電体の場合は、導
電性酸化物が使用される。スズ酸化物、インジウムスズ
酸化物、あるいはニッケル酸化物を使用することができ
る。このような材料は、もしコンデンサが伝統的な形造
接触金属で形成される場合に観察される１０¹²オーム-
ｃｍとは対照的に、結果として１０⁸オーム-ｃｍのコン
デンサに対する抵抗値となり得る。当技術においては、
スパッタリングあるいはｓｏｌ−ｇｅｌ被着法によりこ
のような材料の導電性層を形成する方法が公知である。

【００４１】強誘電体コンデンサＦ₂の両端の抵抗値を
減らす第２の方法は、強誘電体のバルク抵抗を減らすこ
とである。この抵抗値は、幾つかの方法で減らすことが
できる。１つの方法は、不活性金属を１つの層に分散さ
れる前にＰＺＴゲル中に含めることである。少量の銀、
鉛あるいはプラチナをドーパントとして使用することが
できる。これらのドーパントは、表面にスパッタリング
で付着し、次いでＰＺＴ膜中に拡散することができる。
更に、過剰鉛、ジルコニウムあるいはチタニウムをｓｏ
ｌ−ｇｅｌ中に膜に拡散される前に導入することもでき
る。ホウ素またはガリウムの如き半導体に対するｐタイ
プのドーパントとして公知である材料を、強誘電体に対
してそのバルク抵抗を小さくするため導入することも可
能である。あるいはまた、コンデンサＦ₂の強誘電体
は、ＰＺＴの薄膜と金属の薄膜を交互に被着することに
より作ることもできる。抵抗値を減らす別の方法は、Ｐ
ＺＴ膜中に酸素の空格子を含めることによる。酸素の空
格子は、低圧においてＰＺＴ膜をアニール措置すること
により導入することができる。

【００４２】半選択現象を回避する別の方法は、絶縁ト
ランジスタの使用による。従来技術のＣＭＯＳ絶縁トラ
ンジスタと関連する問題の幾つかを回避するため、図２
Ａはバイポーラ絶縁トランジスタを使用するための概略
図を示している。

【００４３】図２Ａは、強誘電体セル（１、１）、、、
セル（２、２）の４ビットのクロスポイント・アレイを
示す。各セルは、行制御線Ｘ₁またはＸ₂の１つと列制御
線Ｙ₁またはＹ₂の１つとの間に接続される。更に、各行
の各セルがワード制御線（ライン）Ｗ₁またはＷ₂の一方
と接続される。行制御線、列制御線、およびワード制御
線が、それぞれ行ドライバ１０２₁または１０２₂、列の
ドライバ１００₁または１００₂、およびワード・ドライ
バ１０４₁または１０４₂と接続される。これらドライバ
は、制御ロジック１０により制御される。

【００４４】論理値１をセルに書込むために、行ドライ
バ１０２₁は行線Ｘ₁を電圧Ｖ_Aと接続し、また列ドライ
バ１００₁は列線Ｙ₁を電圧Ｖ_Bと接続する。論理値０を
セル（１、１）に書込むため、逆接続が行われる。列線
Ｙ₁は電圧Ｖ_Aと接続され、行線Ｘ₁は電圧Ｖ_Bと接続され
る。電圧Ｖ_Bはグラウンド電位であることが多く、また
電圧Ｖ_Aは供給電圧付近である。電圧Ｖ_Aは、トランジス
タＱ₂およびＱ₃がオンである時、少なくともこれらのト
ランジスタ間で降下する電圧だけ強誘電体コンデンサＦ
₃の保磁電圧を越える。

【００４５】一旦行線Ｘ₁および列線Ｙ₁上の電圧がセッ
トされると、ワード線Ｗ₁を電圧Ｖ_Aと接続することによ
り書込みが完了する。書込みが行われない時は、ワード
線Ｗ₁がグラウンド電位で電圧Ｖ_Bと接続される。

【００４６】ワード線Ｗ₁が高い電圧と接続される時、
行線Ｘ₁と列線Ｙ₁間には導通経路が生じる。この経路
は、強誘電体コンデンサＦ₃およびトランジスタＱ₃、Ｑ
₄を包含する。トランジスタＱ₃、Ｑ₄の一方は順方向に
通電する。他方は逆方向に通電する。どちらのトランジ
スタが逆方向に通電するかは、論理値１または論理値０
のどちらがセルに書込まれるかによる。このため、トラ
ンジスタＱ₃およびＱ₄は同様な順方向および逆方向の動
作特性を有することが望ましい。

【００４７】抵抗Ｒ₃およびＲ₄は、ワード線Ｗ₁が行線
Ｘ₁または列線Ｙ₁に対して「クランプ状態のダイオー
ド」となることを阻止するため必要である。トランジス
タＱ₂およびＱ₃のベース／エミッタ電圧は約０．７ボル
トである。抵抗Ｒ₃およびＲ₄がなければ、ワード線Ｗ₁
は、低い電圧線より高い０．７ボルトに過ぎず、ここで
はこのワード線はグラウンド電位である。抵抗Ｒ₃およ
びＲ₄は、１００，０００オーム程度の値を持たねばな
らない。

【００４８】セルに記憶された値を読出すため、行線Ｘ
₁、列線Ｙ₁およびワード線（ライン）Ｗ₁は論理値１を
セルに対して書込むように作動される。図１Ａに関して
先に述べたように、セルに対する電流は抵抗Ｒ₅および
増幅器Ａ₄の組合わせにより測定される。増幅器Ａ₄の出
力は、出力ロジック１６に対して与えられる。出力ロジ
ック１６は、適当な出力を与え、制御ロジック１０に対
して再記憶動作が行われるべきかどうかを示す信号を送
出する。

【００４９】図２Ａのメモリーについては、あたかも１
つのセルが一時にアクセスされたかのように記述した。
このメモリーはまた、セルの１つの行全体がアクセスさ
れる場合に使用することができる。制御ロジック１０お
よび出力ロジック１６は、この場合、多重制御信号を生
じ、あるいは多重出力を受取る。このような状態で作動
するメモリーは、当技術においては公知である。

【００５０】図２Ｂは、唯１つの絶縁トランジスタＱ₄
を持つ簡単なセルを示している。図２Ｂのセルは、図２
Ａのセルと同じように作動される。図２Ａにおける如き
２つの絶縁トランジスタの場合には、ワード線Ｗ₁がグ
ラウンド電位にある限り、強誘電体コンデンサＦ₃の両
端には電圧が加えられない。図２Ｂのセルにおいては、
強誘電体コンデンサＦ₄の両端には小さな電圧が現れ
る。この電圧は、トランジスタＱ₄のコレクタとグラウ
ンドとの間に寄生キャパシタンスが存在する故に結果と
して生じる。このキャパシタンスは、Ｃ₁として略図的
に示されている。行線Ｘ₁に電圧があると、強誘電体コ
ンデンサＦ₄およびコンデンサＣ₁は容量的な分圧器を形
成する。しかし、寄生キャパシタンスＣ₁がトランジス
タＱ₄の適当な構成により強誘電体コンデンサＦ₄と比較
して小さく維持される限り、強誘電体コンデンサＦ₄両
端の電圧は非常に小さく強誘電体コンデンサＦ₄の動作
を中断させることはない。

【００５１】図２Ｂの回路もまた、抵抗読出しメモリー
を形成するため使用することができる。図２Ｃは、前置
増幅トランジスタＱ₆で適合された図２Ｂのセルを示
す。トランジスタＱ₆は、図１ＢのトランジスタＱ₁と同
様に作動する。更に、このセルは、図１Ｂにおけるセル
と同様に読出し線と接続されている。トランジスタＱ₆
のエミッタは、トランジスタＱ₁（図１Ｂ）が増幅器Ａ₃
と接続されるのと同じ方法で検出増幅器Ａ₆と接続され
ている。

【００５２】図２Ｃのセルは、図２Ｂのセルと同じ方法
で書込まれる。図２Ｃのセルを読出すため、ワード線Ｗ
₁がグラウンド電位に接続されている。行線Ｘ₁は、比較
的小さな電圧、例えば１ボルトの１０分の１の電圧に接
続される。読出し線は正の電圧と接続され、強誘電体コ
ンデンサＦ₅を流れる電流は、図１Ｂの強誘電体コンデ
ンサＣ₁に流れる電流と同じ方法で測定される。

【００５３】図２Ａ、図２Ｂおよび図２Ｃの回路に使用
されるバイポーラ接合トランジスタを用いる絶縁方法
は、他のメモリー構造において使用することができる。

【００５４】図３Ａは、「シャドウＲＡＭ」と一般に呼
ばれるものを示している。トランジスタＱ₇、Ｑ₈、およ
び抵抗Ｒ₉、Ｒ₁₀は、スタチックＲＡＭセルあるいはフ
リップフロップ３１２と呼ばれるものを形成する。ノー
ドＡは常にノードＢと逆の論理状態にある。

【００５５】フリップフロップ３１２に関して１ビット
を読出しあるいは書込むため、書込み／読出し制御線は
論理的ハイの状態に置かれ、トランジスタＱ₁₁、Ｑ₁₂を
オンにする。もし書込みビット線が、正の電源電圧Ｖ_cc
に接続されるならば、論理値１がフリップフロップ３１
２へ書込まれる。反対に、もし書込みビット線がグラウ
ンドに接続されるならば、論理値０がセルに書込まれ
る。書込みビット線が「浮動状態」（即ち、Ｖ_ccまたは
グラウンドのいずれにも接続されない状態）にあれば、
フリップフロップ３１２に対して何も書込まれず、値は
そのままである。

【００５６】フリップフロップ３１２の値を読出すた
め、読出しビット線の値が検出される。フリップフロッ
プ３１２は負論理で読出されることに注意すべきであ
る。換言すれば、フリップフロップ３１２が論理値１を
記憶するならば、読出しビット線は低い電圧を有するこ
とになる。

【００５７】強誘電体コンデンサＦ₇、Ｆ₈は、トランジ
スタＱ₉、Ｑ₁₀および抵抗Ｒ₁₁、₁₂と関連して、メモリ
ーのシャドウ部分を形成する。強誘電体コンデンサ
Ｆ₇、Ｆ₈は、フリップフロップ３１２と同じ情報を記憶
する状態に分極させることができる。強誘電体コンデン
サＦ₇、Ｆ₈の状態もまた、フリップフロップ３１２に対
して送ることができる。動作においては、フリップフロ
ップ３１２に記憶された情報は、メモリーに対する電力
が取除かれる直前に強誘電体コンデンサＦ₇、Ｆ₈へ送ら
れる。電力がメモリーに対して復元される時、強誘電体
コンデンサＦ₇、Ｆ₈の情報はフリップフロップ３１２へ
返送される。このように、例え電力が遮断されても情報
はメモリーに保持される。

【００５８】情報を強誘電体コンデンサＦ₇、Ｆ₈へ転送
するため、プレート線は低い電圧にあり、制御線は高い
電圧にある。制御線が高いと、トランジスタＱ₉、Ｑ₁₀
は、強誘電体コンデンサＦ₇が有効にノードＡに接続さ
れ、強誘電体コンデンサＦ₈が有効にノードＢに接続さ
れるように通電する。ノードＡまたはノードＢのいずれ
か一方は論理的ハイの電圧にある。第１の強誘電体コン
デンサ、即ち論理的ハイの電圧にあるノードと接続され
たコンデンサは、第１の強誘電体コンデンサを正の方向
に分極させるに充分な電圧をその両端に持つ。第２の強
誘電体コンデンサは影響を受けない。

【００５９】第２の強誘電体コンデンサは、反対の極性
に充電されねばならない。このような結果は、プレート
線上に高い電圧を与えることにより達成される。低い電
圧のノードと接続されるコンデンサは、第１のコンデン
サと逆に分極する。第１のコンデンサは、略々ゼロボル
トをその両端に有し、これはその分極を大きく変えるに
は充分ではない。

【００６０】情報は、強誘電体コンデンサから再びフリ
ップフロップ３１２へ幾つかの方法で伝送することがで
きる。１つの方法は、フリップフロップ３１２を正の供
給電圧Ｖ_ccから遮断することである。次に、制御線１３
が高い電圧状態に置かれ、トランジスタＱ₉、Ｑ₁₀をオ
ンにする。高い電圧は、プレート線に置かれる。強誘電
体コンデンサＦ₇、Ｆ₈はノードＡおよびＢで共有され
る。正の分極を持つ強誘電体コンデンサと対応するノー
ドは、他のノードより多くの電荷を取得することにな
る。フリップフロップ３１２が再びＶ_ccと接続される
と、最も多くの電荷を持つノードは高い電圧状態にラッ
チされることになる。反対のノードは、低い電圧状態に
ラッチされる。このように、フリップフロップ３１２の
状態は復元される。

【００６１】正の供給電圧Ｖ_ccがフリップフロップ３１
２に給電する前に制御線が高い電圧に給電されるなら
ば、同様な試みがメモリーのパワーアップ時に行うこと
ができる。

【００６２】バイポーラ手法を用いる時、キャパシタン
スが比較的小さいことを知ることは重要である。例え
ば、電荷が強誘電体コンデンサＦ₇、Ｆ₈間、およびノー
ドＡ、Ｂ間で共有される時、ラッチ情報のフリップフロ
ップ３１２への切換えは迅速に行わなければならない。
さもなければ、電荷は切換えが生じる前に散逸するおそ
れがある。

【００６３】また、一旦強誘電体セルがフリップフロッ
プ３１２へ送られると、情報が強誘電体コンデンサ
Ｆ₇、Ｆ₈へ再び書込まれることも重要である。先に述べ
たように、フリップフロップ３１２の状態の強誘電体コ
ンデンサＦ₇、Ｆ₈への転送が、フリップフロップ３１２
の状態を変えることはない。しかし、情報の強誘電体コ
ンデンサＦ₇、Ｆ₈からの転送は、コンデンサの状態を変
化させるおそれがある。

【００６４】抵抗読出し強誘電体コンデンサにおいて同
様な構成を用いることができる。抵抗読出しに適合する
シャドウＲＡＭセル３１４Ｂが図３Ｂに示される。セル
３１４Ｂは、強誘電体コンデンサＦ₇、Ｆ₈と類似するフ
リップフロップ３１２Ｂを含む。情報は、フリップフロ
ップ３１２Ｂに上記と同じ方法で記憶される。同様に、
情報はフリップフロップ３１２Ｂから強誘電体コンデン
サＦ₉、Ｆ₁₀に対して上記と同じ方法で転送される。

【００６５】強誘電体コンデンサＦ₉、Ｆ₁₀からフリッ
プフロップ３１２Ｂに対して情報を転送するため、抵抗
読出しが用いられる。フリップフロップ３１２Ｂに対す
る供給電圧Ｖ_ccは遮断される。制御線は低い電圧に保持
され、プレート線は強誘電体コンデンサＦ₉、Ｆ₁₀の両
端に小さな電圧降下を生じるに充分な電圧まで上昇され
る。先に述べたように、強誘電体コンデンサＦ₉、Ｆ₁₀
に流れる電流は、その極性の状態に依存することにな
る。この電流は抵抗Ｒ₁₃、Ｒ₁₄に流れ、ゲイン線がハイ
の状態ならば、トランジスタＱ₁₃、Ｑ₁₄において増幅さ
れる。電流はノードＡ'およびＢ'を正の分極状態にあっ
てより多くの電荷を受取る強誘電体コンデンサと対応す
るノードと共に充電する。次に、供給電圧Ｖ_ccはフリッ
プフロップ３１２Ｂと再び接続される。この供給電圧は
フリップフロップ３１２Ｂをラッチさせる。より多くの
電荷を持つノードは論理的ハイの状態にラッチされ、他
のノードは論理的ローの状態にラッチされることにな
る。このように、強誘電体コンデンサＦ₉、Ｆ₁₀の状態
はフリップフロップ３１２Ｂに対して転送される。

【００６６】本発明については幾つかの実施例を本文に
述べたが、当業者には、多くの代替例が可能であること
が明らかであろう。強誘電体コンデンサの抵抗値を検出
してその分極状態を決定することは、他の多くのメモリ
ー・アーキテクチャにおいて用いることが可能である。
別の例として、強誘電体コンデンサに流れる電流は、一
定の印加電圧に対して測定される。当業者は、一定の電
流を加えて電圧が測定できることが理解されよう。

【００６７】また、半導体製造技術は公知であり、本文
に述べた特定の手法の代わりに使用することもできる。
従って、本発明は特許請求の範囲の趣旨によってのみ限
定されるべきものと信じる。

【図面の簡単な説明】

【図１】図１Ａは、本発明の一実施例の簡単な概略図を
示す。図１Ｂは、非破壊読出しで作動するようにしたＡ
における本発明の実施例の簡単な概略図を示す。

【図２】図２Ａは、本発明の別の実施例の簡単な概略図
を示す。図２Ｂは、Ａのメモリーの１つのセルの別の実
施例の簡単な概略図を示す。図２Ｃは、Ａのメモリーの
１つのセルの別の実施例を示す。

【図３】図３Ａは、１つのメモリー・セルの別の実施例
を示す。図３Ｂは、非破壊読出しのため改変されたＡの
実施例を示す。

【符号の説明】

10 制御ロジック 12 列ドライバ 13 制御線 14 行ドライバ 16 出力ロジック 50 列ドライバ 52 行ドライバ 100 列ドライバ 102 行ドライバ 104 ワード・ドライバ 312 フリップフロップ 314 シャドウＲＡＭセルＱトランジスタＦ強誘電体コンデンサＺツェナー・ダイオードＲ抵抗Ｘ行ライン（線）Ｙ列ライン（線）Ｗワード・ライン（線）

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェフ・エイ・ブリントンアメリカ合衆国ニューメキシコ州87112, アルブカーキ，ノースウエスト，ホイールライト・アベニュー 5633 (72)発明者スティーヴン・イー・バーナッキアメリカ合衆国マサチューセッツ州 01532，ノースボロ，チェリルン・ドライブ２ (72)発明者ブルース・ジー・アームストロングアメリカ合衆国カリフォルニア州94002, ベルモント，ベルバーン・ドライブ 1824 (56)参考文献特開平２−198094（ＪＰ，Ａ) 特開昭49−79133（ＪＰ，Ａ) 特開昭63−201998（ＪＰ，Ａ) 特開昭50−23743（ＪＰ，Ａ) 特公昭35−6159（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409 G11C 11/22

Claims

(57)【特許請求の範囲】

【請求項１】ａ）保磁電圧を有する強誘電体からなる
論理状態記憶セルと、ｂ）保磁電圧より高い大きさ及び第１極性を有する第１
の電圧であって前記セルが第１論理状態として記憶する
第１電圧と、前記保磁電圧より高い大きさ及び前記第１
電圧の第１極性と逆の第２極性を有する第２の電圧であ
って前記セルが第２論理状態として記憶する第２電圧
と、を前記強誘電体に加える手段と、ｃ）前記保磁電圧より低い大きさを有する第３の電圧を
前記強誘電体に加えることによって前記第３電圧に応答
して前記強誘電体を通して流れる電流を生じさせて、前
記セルに記憶された論理状態を読み取るとともに、前記
強誘電体を流れた電流を検知して前記セルに記憶された
論理状態を検出する手段と、備えたメモリー。
【請求項２】前記セルが、第１プレートと第２プレー
トとを有する強誘電体コンデンサを含み、強誘電体が前
記第１プレートと第２プレートとの間に配置される請求
項１記載のメモリー。
【請求項３】前記第１プレート及び第２プレートの材
料が、強誘電体の仕事関数と略々等しい仕事関数を有す
る請求項２記載のメモリー。
【請求項４】前記第１プレート及び第２プレートが金
属酸化物から作られる請求項２記載のメモリー。
【請求項５】前記第１プレート及び第２プレートが、
スズ酸化物、インジウムスズ酸化物およびニッケル酸化
物からなるグループから選択された金属酸化物から作ら
れる請求項４記載のメモリー。
【請求項６】前記強誘電体がＰＺＴである請求項５記
載のメモリー。
【請求項７】前記強誘電体が、強誘電体のバルク抵抗
を低下させる手段を含む請求項２記載のメモリー。
【請求項８】前記強誘電体のバルク抵抗低下手段が、
前記強誘電体にドーパントとして配置される金属からな
る請求項７記載のメモリー。
【請求項９】前記金属が、銀、鉛およびプラチナから
なるグループから選択される請求項８記載のメモリー。
【請求項１０】前記金属が、前記強誘電体材料の表面
に金属をスパッタリングし、該金属を前記強誘電体材料
中に拡散することにより強誘電体に加えられる請求項８
記載のメモリー。
【請求項１１】前記強誘電体のバルク抵抗低下手段
が、強誘電体中の酸素空格子を含む請求項７記載のメモ
リー。
【請求項１２】前記強誘電体のバルク抵抗低下手段を
提供する酸素空格子が、強誘電体を低圧中でアニーリン
グ処理するステップにより与えられる請求項１１記載の
メモリー。
【請求項１３】前記強誘電体のバルク抵抗低下手段
が、強誘電体内に配置された金属層を含む請求項７記載
のメモリー。
【請求項１４】前記強誘電体のバルク抵抗低下手段
が、強誘電体中のｐタイプ・ドーパントを含む請求項７
記載のメモリー。
【請求項１５】前記ｐタイプ・ドーパントが、ホウ素
およびガリウムからなるグループから選択される請求項
１４記載のメモリー。
【請求項１６】前記電流検知手段が、ベース電極が強
誘電体に接続されたバイポーラ接合トランジスタを含む
請求項１記載のメモリー。
【請求項１７】前記電流検知手段が、前記バイポーラ
接合トランジスタのエミッタ電極に結合された増幅器を
更に含む請求項１６記載のメモリー。
【請求項１８】各々がそのアノードを前記セルに接続
した第１および第２のツェナー・ダイオードを更に含む
請求項１記載のメモリー。
【請求項１９】ａ）行制御線とｂ）列制御線と、を更に設け、第１のツェナー・ダイオードのカソードが
前記行制御線に接続され、前記第２のツェナー・ダイオ
ードのカソードが前記列制御線に接続される請求項１８
記載のメモリー。
【請求項２０】前記第１及び第２電圧印加手段が、ａ）前記行制御線に接続された行ドライバと、ｂ）前記列制御線に接続された列ドライバと、を含む請求項１９記載のメモリー。
【請求項２１】前記列ドライバが列線上に電圧レベル
Ｖ_Aを生じ、かつ前記行ドライバが行線上に電圧レベル
Ｖ_Bを生じる時、前記第１電圧が前記強誘電体に加えら
れ、前記電圧レベルＶ_AとＶ_B間の差が、強誘電体素子の
保磁電圧、前記第２ツェナー・ダイオードの両端の順方
向バイアス電圧降下、および前記第１ツェナー・ダイオ
ードの両端の逆降伏電圧の和を越える請求項２０記載の
メモリー。
【請求項２２】前記第３電圧が強誘電体に加えられ、
前記列ドライバが列線上に電圧レベルＶ_Dを生じ、また
前記行ドライバが行線上に電圧レベルＶ_Cを生じ、前記
電圧レベルＶ_Cが、前記第１ツェナー・ダイオードの逆
降伏電圧プラス５０ミリボルトに等しく、電圧レベルＶ
_Dが前記第２ツェナー・ダイオードの逆降伏電圧より小
さい請求項２１記載の強誘電体メモリー。
【請求項２３】前記第３の電圧が、前記強誘電体の保
磁電圧より小さい請求項１記載の強誘電体メモリー。
【請求項２４】前記第３の電圧が、５０ミリボルトと
１００ミリボルトの間にある請求項２３記載のメモリ
ー。
【請求項２５】抵抗値を有する強誘電体メモリー素子
を作動させる方法において、ａ）前記強誘電体を分極してメモリー素子を１つの論理
状態に置くステップと、ｂ）前記分極した強誘電体の抵抗値を測定し、前記メモ
リー素子の論理状態を検出するステップと、を含む方法。
【請求項２６】前記抵抗値を測定するステップが、ａ）前記強誘電体メモリー素子に電圧を加えるステップ
と、ｂ）該強誘電体素子を通して流れる電流を検知するステ
ップと、を含む請求項２５記載の方法。
【請求項２７】電圧を加える前記ステップが、前記強
誘電体の保磁電圧より実質的に低い電圧を加えることを
含む請求項２６記載の方法。
【請求項２８】検知された電流が閾値を越える時、論
理値１を出力し、検知された電流が閾値より低い時、論
理値０を出力することを更に含む請求項２５記載の方
法。
【請求項２９】行および列の制御線に対してクロスポ
イント・アレイ状に接続された複数のメモリー・セルを
有するタイプの半導体メモリーであって、該行および列
の制御線の各々がドライバに接続されるセルにおいて、ａ）２つの端子を持つメモリー素子と、ｂ）アノードが該メモリー素子の第１の端子に接続さ
れ、そのカソードが前記行の制御線に接続された第１の
ツェナー・ダイオードと、ｃ）アノードが前記メモリー素子の第２の端子に接続さ
れ、そのカソードが列の制御線に接続された第２のツェ
ナー・ダイオードと、を設けてなるセル。
【請求項３０】前記メモリー素子が、第１の極性を有
する閾値を越える電圧が該メモリー素子の両端に加えら
れる時、第１の状態を記憶し、第２の極性を有する閾値
を越える電圧がその両端に加えられる時、第２の状態を
記憶する請求項２９記載のメモリー。
【請求項３１】閾値、前記第１のツェナー・ダイオー
ドの逆バイアス降伏電圧、および前記第２ツェナー・ダ
イオードの順方向のバイアス電圧の和を越える電圧を、
前記セルが接続される前記行および列線の両端に加える
ことにより、情報がセルに記憶される請求項３０記載の
メモリー。
【請求項３２】セルの入力または出力が現れる点と、
少なくとも１つの制御線とを有するメモリー・セルにお
いて、ａ）不揮発性記憶素子と、ｂ）１つの端子が該不揮発性記憶素子に結合され、１つ
の端子が前記点に結合されたバイポーラ接合トランジス
タと、ｃ）一端がトランジスタのベースに接続され、一端が制
御線に接続された抵抗と、を含むメモリー・セル。
【請求項３３】前記抵抗が、１０，０００乃至１０
０，０００オームの範囲内の値を有する請求項３２記載
のメモリー。
【請求項３４】第２のトランジスタと第２の抵抗とを
更に設け、該第２のトランジスタのベースが前記第２抵
抗を介して前記制御線に結合され、前記トランジスタの
１つの端子が不揮発性記憶素子の１つの端子に結合され
る請求項３２記載のメモリー。
【請求項３５】ａ）ベースが前記記憶素子の１つの端
子に接続された第２トランジスタと、ｂ）前記第２トランジスタの１つの端子に接続された予
め定めた閾値より高い電流を検知する手段と、を更に設
けてなる請求項３２記載のメモリー。
【請求項３６】ａ）複数の行制御線と、ｂ）複数の列制御線と、ｃ）各々が強誘電体素子からなる複数のメモリー・セル
と、を備え、強誘電体素子が、保磁電圧特性を有する強誘電体と、その間に前記強誘電体が配置される１対の電極と、各ダイオードが第１電極及び第２電極を有するツェナー
・ダイオード対であって、前記ダイオード対の第１の類
似電極は強誘電体素子の電極に結合され、前記ダイオー
ド対の第２の類似電極は前記セルへの第１及び第２端子
を提供するツェナー・ダイオード対と、強誘電体素子に結合される制御電極を有するとともに、
第１電極及び第２電極を有するトランジスタと、を備え、前記メモリー・セルの各々が、前記複数の行制
御線の１つに結合されるメモリー・セルの第１端子と、
前記複数の列制御線の１つに結合されるメモリー・セル
の第２端子と、を有し、更に、前記トランジスタの第１電極及び第２電極の一方に結合
される第３導体と、前記トランジスタの他方の電極と前記メモリーの出力に
結合される第４導体と、を備えた強誘電体メモリー。
【請求項３７】請求項３６記載のメモリーにおいて、更
に、複数の行ドライバであって、各行ドライバが、行ド
ライバに与えられる制御信号に応答して対応する前記行
線に第１組の３つの異なる電圧の１つを供給するように
適応される複数の行ドライバと、複数の列ドライバであって、各列ドライバが、列ドライ
バに与えられる制御信号に応答して対応する前記列線に
第２組の３つの異なる電圧の１つを供給するように適応
される複数の列ドライバと、を含み、前記第３導体が前記トランジスタの各々に電圧
を供給して前記セルの選択された対応する１つの前記ト
ランジスタの選択された１つを、前記行線及び列線に与
えられた電圧に従ってトランジスタ順方向動作領域にバ
イアスする、メモリー。
【請求項３８】請求項３７記載のメモリーにおいて、前
記対応するセルの選択されたセルの選択されたトランジ
スタに与えられた前記行線及び列線の電圧に応答して、
前記対応するセルの選択されたセルの第１ダイオードが
逆バイアス状態に置かれ、前記対応するセルの選択され
たセルの第２ダイオードが逆バイアス降伏状態に置か
れ、５０乃至１００ミリボルトの範囲の小さい電圧が前
記選択された対応するセルの強誘電体素子の両端に配さ
れ、強誘電体素子の電圧に応答して前記選択されたトラ
ンジスタの制御電極に電流が供給され、前記第４導体が
バイアス電圧を供給して前記選択された対応するセルの
選択されたトランジスタを順方向にバイアスして、制御
電極への電流に応答して選択されたトランジスタから出
力電流を供給し、該出力電流が強誘電体素子の抵抗値、
強誘電体素子の分極状態、従って強誘電体素子に記憶さ
れた論理状態を表す、メモリー。