KR0160988B1 - 강유전성 기억장치구조 - Google Patents

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KR0160988B1
KR0160988B1 KR1019910002075A KR910002075A KR0160988B1 KR 0160988 B1 KR0160988 B1 KR 0160988B1 KR 1019910002075 A KR1019910002075 A KR 1019910002075A KR 910002075 A KR910002075 A KR 910002075A KR 0160988 B1 KR0160988 B1 KR 0160988B1
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티. 에반스 쥬니어 죠세프
에이. 블링턴 제프
이. 버나키 스테펜
지. 암스트롱 브루스
Original Assignee
데니스 지. 말로니
레이더온 캄파니
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

절반선택현상과 파괴성 판독출력과 관계한 문제를 피하는 강유전성 기억장치 아키텍쳐가 공개된다. 비파괴성 판독출력은 저항에 대한 측정으로 강유전성 기억장치를 통해 흐르는 전류를 측정하므로써 제공된다. 정보는 한 양극화 전압을 통해 저항을 변경시키므로써 강유전성 기억장치요소에서 저장된다. 절반선택현상은 고립기술을 사용하므로써 피하여진다. 다양한 실시예에서, 제너다이오드 또는 쌍극형 집합트랜지스터는 고립을 위해 사용된다.

Description

강유전성 기억장치구조
제1a도는 본 발명의 한 실시예를 단순화하고 개략적으로 도시한 도면.
제1b도는 제1a도에 도시된 본 발명의 실시예가 비파괴적 판독출력으로 동작하기에 적합하도록 한 단순화하고 개략적으로 도시한 도면.
제2a도는 본 발명의 다른 한 실시예에 대한 단순화하고 개략적으로 도시한 도면.
제2b도는 제2a도의 기억장치중 한 셀의 선택적인 한 실시예를 단순화하고 개략적으로 도시한 도면.
제2c도는 제2a도의 기억장치중 한 셀의 선택적인 한 실시예를 도시한 도면.
제3a도는 한 기억장치 셀의 선택적인 한 실시예를 도시한 도면.
제3b도는 비파괴적인 판독출력을 위해 수정된 제3a도의 실시예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1,1, 1,2, 2,1, 2,2 : 셀(cell) 10 : 제어논리(control logic)
121, 122: 열 드라이버(column driver) 141, 142: 행 드라이버(row driver)
16 : 출력논리 1001, 1002: 열 드라이버(구동기)
1021, 1022: 행 드라이버(구동기) 1041, 1042: 단더 드라이버
312B : 플립-플롭 314B : 셔도우(shadow) RAM 셀
본 발명은 비소멸성 기억장치에 관한 것이며 특히 강유전성 기억장치에 관한 것이다.
여러 가지 타입의 반도체 기억장치가 알려져 있으며 컴퓨터화된 시스템에서 확장하여 사용되고 있다. 그중 한가지인 비소멸성 기억장치는 특수한 역할을 충족시킨다. 비소멸성 기억장치는 시스템으로의 전력이 차단되는 때에도 정보를 갖고 있는다.
최근에, 강유전성 재료가 비소멸성 기억기 또는 기억장치를 형성시키는데 사용되었다. 이같은 기억장치는 얇은 박막처리기술을 사용하여 강유전성 유천체를 갖는 커패시터의 배열을 만들도록 형성된다. 예를 들어 the Jaurnal of Applied Physics, Volume 64(5), 1988년 9월에서 공개된 졸 겔 처리에 의한 Pb(Zr, Ti) 얇은 박막제조에서 PZT로 표시된 강유전성 박말의 형성을 설명한다. 이때의 기억장치에서, 커패서터들은 행열 제어라인의 한 그리드에 연결되며 한 개의 커패시터가 각각 독특한 쌍의 한 행열 라인사이에 연결된다. 각 커패시터는 기억장치중 하나의 셀이며 한 비트의 정보를 저장한다. 이같은 셀의 배열은 통상 크로스-포인(cross-point)배열이라 불리는 것을 형성시킨다.
한 셀내에 한 비트의 정보를 저장시키기 위해, 그에 상응하는 행과 열 제어라인이 전압소스에 연결된다. 전압은 커패시터내 강유전성체에 극성을 띄도록 한다. 이때 양극은 논리 1을 나타내며, 음극은 논리 0을 나타낸다.
셀내에 저장된 것을 결정하기 위해, 두 단계의 유해한 판독 작업이 사용된다. 첫 번째 단계에서, 셀의 내용이 감지된다. 이같은 감지단계에서는 셀이 양으로 분극되며 동 셀내로의 이동 전류흐름이 측정된다. 만약 아무런 이동전류흐름도 측정되지 않으면, 셀은 이미 앞서 양으로 분극되었던 것이다. 따라서 어떤 이동전류흐름도 측정되지 않으면 이는 셀이 논리 1을 저장하였음을 암시하는 것이다. 역으로 어떤 이동전류흐름이 탐지되면 셀이 앞서 논리 0을 저장하였음을 알 수 있는 것이다.
감지단계후에는, 셀이 항상 논리 1을 갖고 있는다. 만약 셀이 앞서 논리 0을 저장하였다면 두 번째 단계는 그 크기를 재저장하기 위해 요구된다. 그 크기는 셀내에 논리 0을 기록하기 위해 기록작업을 수행하므로써 재저장된다.
파괴적인 판독 크로스포인트 배열은 여러개의 심각한 단점들을 지니고 있다. 그 첫 번재는 반선택현상(half select phenomenon)이라는 것으로 알려져 있다. 전압이 그와 같은 배열속의 한 셀에 접근하기 위해 동 배열에 가해지는 때, 가해진 전압의 절반까지가 배열내의 다른 셀에서 전압강하된다. 전압이 한 셀에 접근하기 위해 한 행라인과 한 열라인을 통해 가해지는 때에는 단 하나의 셀만이 이들 두 라인을 직접 연결시킨다. 그러나 기생경로(parasitic paths)라 불리우는 다른 경로들이 있으며, 그와 같은 배열에서 이들 경로들이 특정의 행과 열라인들을 연결시킨다. 이들 다른 경로들은 하나이상의 셀을 포함하며, 이는 보다 적은 전압이 상기 기생경로들내 각 셀을 통해 전압강하됨을 의미한다. 그러나 어떤 경우에는, 기생경로내 셀들을 가로지르는 전압은 이들 셀의 동작을 방해하기에 충분히 클 수가 있다.
이제까지는, 절반 선택현상(half select phenomenon)이 각 셀내 강유전성 커패시터를 고립시키기 위해 사용된 CMOS 트랜지스터에 의해 피하여져 왔다. 이같은 접근은 두가지의 단점을 갖게된다. 첫번째는, CMOS 트랜지스터가 강유전성 커패시터를 충전시키기에 필요한 비교적 많은 양의 전류를 전달시키는데 적합치 않다는 것이다. CMOS 트랜지스터는 필요한 전류를 전달시키기 위해 매우 크게 만들어져야 한다. 그러나 밀도가 높은 기억장치가 자주 요구되며 큰 트랜지스터는 그와 같이 밀도가 높은 기억장치를 허용하지 않게된다. 또한, 큰 CMOS 트랜지스터는 래치-엎(latch up)되기가 쉽다. 만약 큰 트랜지스터가 사용되지 않는다면 기억장치는 느리게 동작할 것이다. 두 번째로, 고립 트랜지스터는 분리된 제어라인을 필요로 한다. 이들 라인들은 또한 많은 공간을 차지하며 밀도가 높은 기억장치와는 양립할 수가 없다.
파괴적인 판독출력 강유전성 기억장치의 두번째 단점은 정보가 비소멸성 기억장치에 실재로 존재하지 않는 시기가 있다는 것이다. 특히, 감지주기와 재저장 주기사이의 판독작업중에는 그와 같은 정보가 강유전성 커패시터에 저장되지 않는다. 만약 이때 회로로의 전력이 차단하여지게되면, 정보는 분실되고 마는 것이다. 파괴적인 판독출력의 세 번째 중대한 단점은 피로(fatigue)라 불리는 것이다. 큰 전압을 강유전성 재료에 가하므로써 재료에 스트레스를 주게된다. 스트레스를 받은 재료는 전하를 저장하는데에 덜 효과적이다. 강유전성 커패시터에 가해진 전압은 재료에 스트레스를 주게된다. 어려 판독과 기록작업이 있은 후에 셀은 스트레스를 받게되며 기억장치로서의 셀의 수행력은 떨어지게 된다. 파괴적인 판독출력으로 강유전성 커패시터는 판독의 감지부분과 판독의 재저장 부분중 뿐아니라 기록중에도 스트레스를 받는다.
본 발명의 목적은 CMOS 트랜지스터를 사용하지 않고 절반선택 현상을 피하기 위해 크로스포인트(crosspoint) 배열내에서 셀을 고립시키는 방법을 제공하는 것이다.
본 발명의 목적은 또한 강유전성 기억장치내에 저장된 정보를 그속에 저장된 정보를 파괴시키지 않고 판독하는 방법을 제공하는 것이다.
이같은 목적들은 강유전성 커패시터의 크로스포인트 배열로 달성이되며 동배열내 각 커패시터는 제너다이오드를 통해 이에 상응하는 행과 열 제어라인으로 연결된다. 역 파괴전압과 커패시터중 하나로 판독 또는 기록하기 위한 상기 배열에 가해진 전 전압은 적절히 선택된다. 역파괴 제너전압은 공급전압의 절반보다 크도록 선택되며 따라서 제너가 절반선택현상전압의 결과로 도통되지 않도록 한다. 이때의 공급전압은 셀이 접근되는 때 커패시터가 분극될 수 있도록 하기 위해 제너다이오드의 적어도 역바이이어스 차단전압만큼 강유전성 커패시터의 강제 임계전압을 초과해야 한다.
본 발명의 또다른 특징에 따라, 셀내에 저장된 정보는 강유전성 커패시터의 저항을 측정하므로써 판독된다. 저항을 측정하기 위해 강제임계전압보다 작은 전압이 셀에 걸리게 된다. 오옴 전류흐름은 전류감지 증폭기에 의해 측정된다.
한 실시예에서, 쌍극형 전압 트랜지스터는 강유전성 커패시터와 전류 감지증폭기사이에서 전류 전치증폭기로서 작용하도록 연결된다.
또다른 실시예에서, 기억장치는 두 개의 기억장치 셀이 한 비트의 정보를 저장하도록 만들어진다. 이때의 셀들은 보완 값들을 저장하며 이들의 출력이 한 자동증폭기에 연결된다.
본 발명의 또다른 실시예서, 각 셀의 강유전성 커패시터는 쌍극성 트랜지스터에 의해 고립된다. 크로스포인트 배열 한 행의 열내 모든 트랜지스터의 베이스는 한 단어제어라인에 연결된다.
또다른 실시예에서, 한 쌍의 강유전성 커패시터는 쌍극형 고립 트랜지스터를 통해 정적 RAM 셀에 연결된다. 이같은 실시예는 저항력이 있는 판독출력을 고려해 넣기 위해 더욱더 변경될 수 있다.
하기에서는 첨부도면을 참고하여 본 발명을 상세히 설명한다.
제1a도는 본 발명에 따라 만들어진 기억장치의 한 실시예에 대한 블록도표이다. 이같은 실시예에서, 절반선택현상은 제너다이오드 고립에 의해 피하여진다. 제1a도에서 도시된 블록들은 본 발명 기술분야에 통상의 지식을 가진자라면 반도체 집적회로의 일부로서 어떻게 만드는 가를 이해할 회로들을 나타낸다. 여기서 4개의 기억장치셀-셀(1, 1), 셀(1, 2), 셀(2, 1) 그리고 셀(2, 2)의 배열이 도시된다. 본 발명 기술분야에서 통상의 지식을 가진 자라면 한 반도체 기억장치가 훨씬 더 많은 셀들을 가질 수 있다는 것을 이해할 것이다.
셀들은 행라인 X1과 X2그리고 열라인 Y1과 Y2에 연결되어 한 크로스포인트 배열을 형성하도록 한다. 셀로 기록하고 판독하기 위해 필요한 전압은 열 드라이버(Column driver)(121)(122)에 의해 열라인 Y1과 Y2에 가해지며, 형 드라이버(구동기)(141)(142)에 의해 행라인 X1과 X2에 가해진다. 각 행과 열라인으로 가해진 전압의 크기는 제어논리(10)에 의해 명령된다. 제어논리(10)는 판독 또는 기록작업이 수행될 것인지 그리고 어떤 셀이 동작하게 될지를 지시하는 입력을 수신한다. 이에 응답하여 제어논리(10)가 열드라이버(구동기)(121)(122)와 행드라이버(141)(142)로 신호를 보낸다.
기억장치 셀의 동작은 셀(1, 1)에 대해 도시된 세부사항들을 참조하므로써 보다 잘 이해될 수 있다. 셀(1,1)은 배열내 모든 셀의 대표적인 것이다. 이같은 셀은 강유전성 커패시터 F1을 포함한다. 커패시터를 형성하기 위해, 한층의 급속이 반도체제위에 깔리며 이로부터 기억장치가 형성된다. 다음에, PZT와 같은 한층의 강유전성재가 그와 같은 금속위로 덮힌다, 마지막으로 두번째 층의 금속이 강유전성재위에 덮히게된다. 이들 층들은 공지의 기술을 사용해서 덮히며 패턴이 만들어진다.
도시된 바와 같이, 강유전성 커패시터 F1의 한 측면이 제너다이오드 Z1를 통해 행라인 X1에 연결되며 다른 한측면이 제너다이오드 Z1과 Z2의 제너괴전압은 셀들이 절반선택 현상으로부터 해를 입지 않도록 선택된다. 제너다이오드 Z1과 Z2의 제너파괴전압은 공급전압의 절반보다는 크다. 앞서 설명한 바와 같이, 그와 같은 절반선택현상은 셀이 접근되지 않는다 해도 공급전압의 절반까지가 동 셀에서 발생하도록 할 수 있다
도시된 바와 같은 직렬연결의 제너다이오드 Z1과 Z2에서, 공급전압의 절반인 전압은 하나의 다이오드를 파괴하는데에도 부족하다. 따라서, 하나의 제너다이오드는 비전도상태에 있게될 것이며 셀이 접근되지 않으며 어떤 전압도 강유전성 커패시터 F1에 가해지지 않을 것이다.
그러나 셀(1, 1)이 접근되는 때, 셀이 걸리는 전압은 공급전압과 거의 같다. 어떤 극이 셀이 가해지는 것과는 관계없이 제너다이오드 Z1또는 Z2중 하나는 약 0.5V의 전압강하를 가지며 정방향으로 바이어스될 것이며, 다른 제너다이오드는 공급전압 대략 절반의 전압강하를 가지며 역방향으로 바이어스될 것이다. 공급전압의 대략 절반인 남아있는 전압은 강유전성 커패시터 F1에서 전압강하된다. 공급전압은 공급전압절반이 강유전성 커패시터 F1을 분극시킬 정도로 충분히 크도록 선택될 것이다. 강유전성 커패시터 F1을 분극화하기 위해 필요한 전압은 자주 강제전압(coercive vlotage)이라 불리워진다. 따라서, 공급 전압은 이같은 강제전압 두배를 초과해야 한다.
논리 1을 셀(1, 1)내로 기록하기 위해, 행드라이버(141)는 전압VA가 행라인 X1에 결합되도록 스위치된다. 열드라이버(12)는 전압 VB을 열라인 Y1으로 결합시킨다. 전압 VA와 VB는 공급전압 VS만큼 다르다. 예를 들어, VA는 VS와 동일하며 VB는 접지전위일 수 있다. 선택에 따라서는, VA가 +VS/2일 수 있으며 VB는 -VS/2일 수 있다.
역으로 논리제로를 셀(1, 1)내에 기록하기 위해 행라인 X1이 전압 VB이고 열라인 Y1은 전압 VA이다. 따라서, 강유전성 커패시터 F1에서의 전압의 극은 바뀌어진다.
셀(1, 1)내에 저장된 것을 기록하기 위해, 파괴적인 판독출력이 수행된다. 판독의 감지부분중에, 행라인 X1이 VA에 연결되며 열라인 Y1은 VB에 연결된다. 논리 1은 절대로 기록된다. 그러나, 만약 이동전류가 셀내로 논리 1을 기록하도록 흘러야만 한다면, 감지 암페어 A1의 출력이 그것을 나타낼 것이다. 여기서, A1은 저항기 R1을 지나 연결된 자동전압 증폭기로 개략적으로 도시된다. 그러나, 전류를 측정하는 어떠한 공지의 방법이 사용될 수도 있다. 예를 들어, 전류적분 증폭기가 사용될 수도 있을 것이다.
만약 변위전류가 논리 1을 셀(1, 1)내로 기록하기 위해 흐른다면, 이때의 셀은 논리 - 을 앞서 저장하였어야 한다. 이와 같이하여, 증폭기 A1의 출력이 판독의 감지부분이전에 셀(1, 1) 내에 저장되었던 것을 나타낼 수 있다. 증폭기 A1의 출력은 출력논리(16)에 결합된다. 출력논리(16)는 셀내에 저장된 값을 제어논리(10)로 제공한다. 만약 셀(1, 1)이 논리 0을 앞서 저장하였다면, 제어논리(0)는 논리 0이 셀내로 기록되도록 할 것이다. 출력 논리(10)는 정보가 기억장치로부터 출력되도록 포맷을 정한다. 예를 들어, 출력이 특정시간에 혹은 다른 신호와 결합하여 나타날 필요가 있을 것이다. 출력논리는 다른 공지된 기억장치에서의 출력논리와 유사하게 동작된다.
제1b도는 저항력있는 판독출력(resistive readout) 혹은 비파괴적 판독출력(nondestructive readout)이라 불리는 제1a도의 기억장치에 대한 한 변형을 도시한 것이다. 이때의 기억장치는 절반선택현상을 제거하기 위해 제너다이오드 Z1및 Z2를 포함한다. 정보는 제1a도와 관련해서 설명된 것처럼 셀로 기록된다.
제1a도와 제1b도의 기억장치사이의 차이는 정보가 셀로부터 판독되는 방법에 있다.
판독작업은 그 저항이 극성에 따라 좌우되는 강유전성 재료의 특성을 사용하는 것이다. 앞서 설명된 바와 같이, 강유전성 셀 F2의 극성은 논리 1 또는 논리 0을 제공하는 가에 달려있다. 따라서, 강유전성 커패시터 F2의 저항을 감지하는 것이 셀내에 저장된 정보를 나타낸다.
강유전성 커패시터 F2의 저항을 감지하기 위해, 행드라이버(521)는 행라인 X1을 전압 VC에 연결시킨다. 열라인 Y1은 전압 전원 VD에 연결된다. 전압 VD는 제너다이오드 Z2의 음극이 트랜지스터 Q1의 베이스보다 높은 전압에 있도록 한다. 이같은 전압은 제너다이오드 Z2가 역방향 바이어스되며 전도되지 않도록 한다. 전압 VC는 제너다이오드 Z1가 역방향 바이어스 파괴에 이르기에 충분하게 크며 작은 전압, 예를 들어, 50 내지 100 밀리볼트가 강유전성 커패시터 F2에서 전압강하되도록 한다.
강유전성 커패시터 F2는 큰 저항이다. 여기에 걸리는 전압은 이는 작은 오옴전류 흐름을 발생시킬 것이고, 이는 저항과 비례한다. 제너다이오드 Z2는 역방향 바이어스되기 때문에, 전체 전류는 트랜지스터 Q1의 베이스내로 흐를 것이다. 트랜지스터 Q1은 제어라인 READ가 트랜지스터 Q1을 그 전방향 동작영역으로 바이어스하도록 충분히 높은 전압인한 전류전지증폭기로 작용한다.
증폭된 전류는 증폭기 A3에 입력으로 작용한다. 증폭 A3내로의 사전에 결정된 임계전류이상의 오옴전류는 강유전성 커패시터 F2가 논리 1을 나타내는 극성상태와 일치하는 저항을 갖는다. 거꾸로 사전에 결정된 임계전류이하의 전류는 강유전성 커패시터 F2가 논리 0을 나타내는 극성상태와 일치하는 저항을 갖는다.
제1b도의 셀은 셀 F2의 극성을 변경시키지 않고 판독됨을 주의하여야 한다. 판독작업중에 강유전성 셀 F2에 적용된 전압은 대략 1/10 볼트이다. 대략 수볼트의 한 전압은 반도체 구조에서 강유전성 커패시터의 극성상태에 영향을 미치도록 할 필요가 있다.
판독중 강유전성 커패시터 F2에서의 저전압은 결과로 발생되는 전류흐름이 너무 작기 때문에 어려움을 가져온다. 예를 들어, 전류는 한 극성상태에서 약 0.001 나노암페어이며, 반대극성상태에서 0.1 나노암페어이다. 이들 두 상태에서의 전류가 크기가 두 등급의 차이가 있는 동안 이들 전류의 크기는 매우 작다. 이들 전류의 측정은 특히 잡음이 있는 경우에는 신뢰할 수가 없다. 이들 작은 전류의 정확한 측정을 보장하기 위해서는 여러단계가 취해질 수 있다.
작은 전류의 측정을 개선하기 위한 한 기술은 전류전치증폭기로 트랜지스터 Q1을 포함시키는 것이다. 만약 보다 낮은 저항의 강유전체가 만들어지면 트랜지스터 Q1은 제거될 수 있다.
전류측정의 정확도를 개선시키기 위해 제1b도에 도시된 제2의 기술은 증폭기 A3를 위한 자동증폭기를 사용하는 것이다. 도시된 바와 같이, 제1칼럼내 셀(1, 1)(2, 1)의 출력은 증폭기 A3의 한 입력은 공급한다. 제 2 칼럼내 셀(1, 2)(2, 2)의 출력은 증폭기의 제2입력을 공급한다. 만약 기억장치가 세로(1, 2)(2, 2)가 셀(1, 1)(1, 2) 각각에서 크기의 논리적 보충을 항상 저장하도록 동작된다면, 차동입력은 증폭기 A3로 가해질 것이다. 따라서, 만약 한 차동증폭기가 증폭기 A3로 사용된다면 한 비트의 정보를 저장하기 위해 두 개의 셀이 필요하게 된다. 제1b도에 도시된 제어라인을 위해 배열의 한 행내 모든 셀은 그와 같은 행내의 어떤 셀이 접근되는 때 한 출력을 발생시킬 것이다. 그러나, 이와 같은 배열은 종래의 기억장치에서 통상 사용되며 출력논리(16)에 의해 쉽게 보상받을 수 있게 된다.
오옴전류측정을 통한 강유전성 커패시터 F2의 저항측정을 개선하기 위한 또다른 기술은 커패시터의 저항을 감소시키는 것과 관련한다. 오옴전류흐름은 저항이 낮아지면 증가하며 측정이 잡음에 덜 영향을 받도록 한다.
강유전성 커패시터 F2의 저항을 감소시키기 위한 한가지 길은 커패시터의 금속플레이트가 강유전성 유전체에 접촉하는 전위장벽을 줄이는 것이다. 이와 같은 전위장벽을 줄이기 위해, 플레이트를 형성시키기 위해 사용된 금속이 강유전체의 기능과 유사한 작업기능을 갖는다. PZT 강유전체를 위해, 전도성 산화물에 사용된다. 주석-산화물, 인듐-주석-산화물 또는 니켈-산화물이 사용될 수 있다. 이같은 재료는 만약 커패시터가 종래에 형성된 접촉금속으로 형성된다면 1012오옴-㎝ 인 것과 대립되는 바와 같이 108오옴-㎝의 커패시터를 위한 저항을 초래케 한다. 스퍼터링 또는 졸-겔 침착기술에 의해 이같은 재료의 전도성 층을 어떻게 형성하는가가 종래기술에서 알려져 있다.
강유전성 커패시터 F2에서의 저항을 줄이기 위한 두 번째 방법은 강유전체의 큰 저항을 줄이는 것이다. 이같은 저항은 여러방법으로 줄일 수 있다. 한가지 방법은 한 층으로 만들어지기 전에 PZT 겔내로 한 화학변화를 일으키지 않는 금속을 포함시키는 것이다. 작은 양의 은, 납 또는 백금이 도핑제로 사용될 수 있다. 이들 도핑제는 표면으로 스퍼터될 수 있으며 PZT 박막으로 확산된다. 추가로 과잉의 납, 지르코늄 또는 티타늄이 박막으로 만들어 지기 이전에 졸-겔내로 유입될 수 잇다. 붕소 또는 갈륨과 같은 반도체를 위한 p-타입 도핑제로 알려진 재료가 역시 강유 전체내로 소개되어 그 큰 저항을 낮추도록 한다. 선택에 따라, 커패시터 F2의 유전체는 얇은 층의 PZT와 얇은 층의 금속을 교대로 씌우므로써 만들어질 수 있다. 저항을 줄이기 위한 또다른 방법은 PZT 박막내 산소가 없는 부분을 포함시키므로써 가능해질 수 있다. 저항을 줄이기 위한 또다른 방법은 PZT 박막내 산소가 없는 부분을 포함시키므로써 가능해질 수 있다. 산소부재는 감소된 대기내에서 PAT 박막을 열간압연시키므로써 발생된다.
절반선택현상을 피하기 위한 한 선택적 방법은 고립트랜지스터의 사용을 통하여 일어나게 된다. 종래기술의 CMOS 고립트랜지스터와 관련된 몇가지 문제를 피하기 위해 제2a도는 쌍극형 고립트랜지스터를 사용하기 위한 방법을 보여준다.
제2a도는 강유전성 셀(1, 1)...(2, 2)의 4-비트 크로스포인트 배열을 도시한 것이다. 각 셀은 행제어라인 X1또는 X2의 하나와 열제어라인 Y1또는 Y2의 하나사이에 연결된다. 추가로, 행 각각에서의 셀 각각은 단어제어라인 W1또는 W2하나에 연결된다. 행제어라인, 열제어라인 그리고 단어제어라인은 행드라이버(1021) 또는 (1022), 열드라이버(1001) 또는 (1002) 그리고 단어드라이버(1041) 또는 (1042) 각각에 연결된다. 이같은 드라이버들은 제어 논리(10)에 의해 제어된다.
논리 1을 셀내로 기록하기 위해, 행드라이브(1021)가 행라인 X1을 전압 VA에 연결시키며 열드라이브(1001)는 열라인 Y1을 전압 VB에 연결시킨다. 논리 0을 셀(1, 1)내로 기록하기 위해, 역연결이 만들어진다. 열 Y1은 전압 VB에 연결되며 행라인 X1은 전압 VB에 연결된다. 전압 VB는 접지전위이기 쉬우며 전압 VA는 공급전압에 가깝다. 전압 VA는 강유전성 커패시터 F3강제 전압을 적어도 트랜지스터 Q2및 Q3가 온인때 이들에 걸리는 전압의 크기만큼 초과한다.
일단 행라인 X1과 열라인 Y1에서의 전압이 세트되기만 하면, 기록은 단어라인 W1을 전압 VA에 연결시키므로써 완성된다. 어떤 기록도 진행되고 있지 않는 때 단어라인 W1가 접지전위에 있는 전압 VB에 연결된다.
단어라인 W1이 고전압에 연결되는 때에는 행라인 X1과 열라인 Y1사이에 전도경로가 있게될 것이다. 이때의 경로는 강유전성 커패시터 F3와 트랜지스터 Q3, 및 Q4를 포함할 것이다. 트랜지스터 Q3와 Q4중 하나는 정방향으로 전도될 것이다. 다른 하나는 역방향으로 전도될 것이다. 어는 트랜지스터가 역방향으로 전도되는가 하는 것은 논리 0 또는 논리 1이 셀로 기록되는가에 달려있다. 따라서 트랜지스터 Q2와 Q4가 유사한 정방향 및 역방향 동작특성을 갖는 것이 바람직하다.
저항기 R3와 R4는 단어라인 W1이 행라인 X1또는 열라인 Y1으로 다이오드에 의해 고정되는 (diode clamped) 것을 막기 위해 필요하다. 트랜지스터 Q2와 Q3의 베이스-에미터전압은 대략 0.7볼트이다. 저항기 R3와 R4가 없다면, 단어라인 W1은 낮은 전압라인-여기서는 접지전위인 라인, 보다 단지 0.7 볼트가 높을 것이다. 저항기 R3및 R4는 대략 100,000 오옴의 크기를 갖는다.
셀내에 저장된 크기를 판독하기 위해, 행라인 X1, 열라인 Y1, 그리고 단어라인 W1이 논리 1을 셀내로 기록하도록 동작된다. 제1a도와 관련해서 상기에서 설명된 바와 같이, 셀내로의 전류의 흐름이 저항기 R5와 증폭기 A4의 조합에 의해 측정된다. 증폭기 A4의 츨력은 출력논리(16)로 제공된다. 출력논리(16)는 적절한 출력을 제공하며 제어논리(10)로 한 신호를 보내어 재저장작업이 수행되어야하는 가를 나타낸다.
제2a도의 기억장치는 마치 한번에 하나의 셀이 접근되는 것처럼 묘사되어 있다. 또한 기억장치는 셀의 한 전체 행이 한번에 접근되는 때 사용될 수 있다. 그같은 경우에 제어논리(10)와 출력논리(16)는 다수의 제어신호를 발생시키거나 다수의 출력을 수신한다. 이같은 방식으로 동작하는 기억장치는 공지의 기술에서 알려져 있다.
제2b도는 단 하나의 고립트랜지스터 Q4를 갖는 단순화한 셀을 도시한다. 이같은 제2b도의 셀은 제2a도의 셀과 똑같이 동작된다. 제2a도에서처럼 두 개의 고립트랜지스터를 갖는 경우에는 단어라인 W1이 접지전위에 있는 한 어떠한 전압도 강유전성 커패시터 F3에는 가해지지 않는다. 제2b도의 셀에는, 작은 전압이 강유전성 커패시터 F4에서 나타난다. 이같은 전압은 트랜지스터 Q4의 콜렉터와 접지사이에 한 기생용량이 있기 때문에 일어난다. 이같은 용량은 C1으로 개략적으로 도시된다. 행라인 X1에서의 전압으로, 강유전성 커패시터 F4와 커패시터 C1는 한 커패서터 전압디바이더를 형성시킨다. 그러나, 기생용량 C1이 강유전성 커패시터 F4와 비교하여 트랜지스터 Q4의 적절한 구성만큼 작게 유지되는한 강유전성 커패시터 F4에서의 전압은 너무 작아서 강유전성 커패시터 F4의 동작을 방해하지는 않을 것이다.
제2b도의 전류는 또한 저항성 판독출력기억장치를 사용하도록 사용될 수 있다. 제2c도는 제2b도의 셀에 전치증폭기 트랜지스터 Q6가 적용됨을 도시한 도면이다. 트랜지스터 Q6는 제1b도에서의 트랜지스터 Q1처럼 동작한다. 추가로, 셀은 제1b도에서의 셀에서처럼 판독라인에 연결된다. 트랜지스터 Q6의 에미터는 트랜지스터 Q1(제1b도)가 증폭기 A3에 연결되는 것과 똑같은 방법으로 감지증폭기 A6에 연결된다.
제2c도의 셀은 제2b도에서의 셀에서와 같은 방법을 기록된다. 제2c도의 셀을 판독하기 위해, 단어라인 W1은 접지전위에 연결된다. 행라인 X1은 비교적 작은 전압-예를 들어, 1/1볼트,에 연결된다. 판독라인은 포지티브전압에 연결되며 강유전성 커패시터 F5를 통한 전류가 제1b도의 강유전성 커패시터 Q1을 통한 전류의 측정방법과 같은 방법으로 측정된다.
제2a, 2b 및 2c도의 회로에서 사용된 쌍극형 접합트랜지스터를 사용한 고립방법이 다른 기억장치구조에서 사용될 수 있다.
제3a도는 보통 셔도우 RAM이라 불리워지는 것이다. 트랜지스터 Q7및 Q8그리고 저항기 R9및 R10는 정적 RAM 셀 또는 플립-플롭(312)라 불리우는 것을 형성한다. 노드 A는 항상 노드 B와는 반대의 논리상태에 있게 된다.
한 비트를 플립-플롭(312)내로 판독 또는 기록하기 위해, 기록/판독제어라인이 논리 고전압상태에 놓이며 트랜지스터 Q11및 Q12를 도통하게 한다. 만약 기록비트라인이 포지티브공급, VCC로 연결되며 논리 1 은 플립-플롭(312)내로 기록된다. 역으로, 만약 기록비트라인이 접지에 연결되면, 논리 0이 셀내로 기록된다. 만약 기록비트라인이 부동(floating)이면(즉, VCC에 연결되지 않으면), 아무것도 플립-플롭(312)내로 기록되지 않으며 그 값을 유지시킨다.
플립-플롭(312)내의 값을 판독하기 위해, 판독비트라인에서의 값이 감지된다. 플립-플롭(312)은 네가티브 논리판독출력을 가짐을 주목해야 한다. 다시 말해서, 만약 플립-플롭(312)이 한 논리 1을 저장하면, 판독비트라인은 저전압을 갖게될 것이다.
강유전성 커패시터 F7과 F8은 트랜지스터 Q9와 Q10및 저항기 R11과 R12와 결합되어 기억장치의 셔도우 부분을 형성시킨다. 강유전성 커패시터 F7과 F8은 플립-플롭(312)에서처럼 같은 정보를 저장하는 상태로 극이 형성된다. 강유전성 커패시터 F7과 F8의 상태는 역시 플립-플롭(312)으로 전달될 것이다. 동작 시에, 플립-플롭(312)내에 저장된 정보는 기억장치로의 젼력이 제거되기 바로 직전에 강유전성 커패시터 F7과 F8으로 전달된다. 전력이 기억장치로 재저장되는 때, 강유전성 커패시터 F7과 F8내의 정보가 플립-플롭(312)으로 되보내진다. 이와 같이 하여 비록 전력이 꺼진 때에도 정보가 기억장치내에 유지된다.
종보를 강유전성 커패시터 F7과 F8으로 전달시키기 위해, 플레이트(PLATE)라인은 전 전압에 있으며 제어(CONTROL)라인이 고전압에 있다. 제어라인이 높은 때, 트랜지스터 Q9및 Q10은 강유전성 커패시터 F7이 효과적으로 노드 A에 연결되고 강유전성 커패시터 F8은 노드 B에 효과적으로 연결되도록 전도될 것이다. 노드 A 또는 노드 B는 모두 논리 고전압이 될 것이다. 논리 고전압으로 노드에 연결된 첫 번째 강유전성 커패시터는 첫 번째 강유전성 커패시터를 포지티브방향으로 극을 형성시키기에 충분한 전압을 갖게될 것이다. 두 번째 강유전성 커패시터는 영향을 받지 않는다.
두 번째 강유전성 커패시터는 반대극성으로 충전되어야 한다. 이같은 결과는 플레이트라인에 고전압을 주므로써 달성된다. 낮은 전압을 주므로써 달성된다. 낮은 전압으로 노드에 연결된 커패시터는 첫 번째 커패시터와는 반대로 극이 형성될 것이다. 첫 번째 커패시터는 거의 제로볼트를 가지며, 이는 그 극성을 변경시키기에는 충분하지 않다. 정보는 강유전성 커패시터로부터 여러 가지 방법으로 플립-플롭(312)으로 되전달될 수 있다. 한가지 방법은 플립-플롭(312)이 포지티브 전원공급 VCC로부터 차단되는 것이다. 다음에, 제어 라인(13)이 고전압상태에 놓이며 트랜지스터 Q9와 Q19을 전도케 한다. 고전압은 플레이트 라인상에서 발생된다. 강유전성 커패시터 F7과 F8에서의 전하는 노드 A 및 B로 막어진다. 양전극을 갖는 강유전성 커패시터와 일치하는 노드는 다른 노드에서 보다 많은 전하를 획득한다. 플립-플롭(312)이 VCC에 다시 연결되는 때, 최고의 전하를 갖는 노드는 높은 전압상태로 래치될 것이다. 반대극성의 노드는 저전압상태로 래치될 것이다. 따라서, 플립-플롭(312)의 상태는 재정된다. 플립-플롭(312)이 VCC에 재연결된 때, 가장 큰 전하를 갖는 노드는 높은 전압상태로 래치될 것이다. 그 반대노드는 저전압상태로 래치될 것이다. 따라서, 플립-플롭(312)의 상태는 재저장된다.
만약 제어라인이 양 전압전원 VCC이 플립-플롭(312)으로 전력을 공급하기 전에 고전압으로 전력을 공급받게되면 유사한 접근이 기억장치의 파워-엎(power-up)에서 뒤따를 수 있다.
쌍극형 기술을 사용하는 때 용량이 비교적 작다는 것을 주목함이 중요하다. 예를 들어, 전하가 강유전성 커패시터 F7과 F8및 노드 A와 B 사이에서 나눠지는 때 정보를 플립-플롭(312)내로 래치시키기 위한 스위칭은 신속하게 발생되어야 한다. 그렇지 않으면, 그같은 전하는 스위칭이 발생되기 전에 흩어져 없어질 것이다.
또한 일단 강유전성 셀의 상태가 플립-플롭(312)으로 전달되기만 하면, 그 정보는 강유전성 커패시터 F7과 F8로 재기록 된다는 것이 중요하다. 상기에서 설명된 바와 같이, 플립-플롭(312)의 상태를 강유전성 커래시터 F7과 F8으로 전달시킴은 플립-플롭(312)으 상태를 변경시키지 않는다. 그러나, 강유전성 커패시터 F7과 F8로부터 정보를 전달시킴은 커패시터의 상태를 변경시킬 수 있다.
유사한 소자배열이 저항성 판독출력 강유전성 커패시터와 관련해서 사용될 수 있다. 저항성 판독출력을 위해 적용된 셔도우 RAM셀(314B)이 제3b도에 도시된다. 셀(314B)는 강유전성 커패시터 F7과 F8에 유사한 플립-플롭(312B)을 포함한다. 정보는 상기 설명된 바와 같은 방법으로 플립-플롭(312B)내에 저장된다. 마찬가지로 정보는 상기에서 설명된 것과 같은 방법으로 플립-플롭(312B)으로부터 강유전성 커패시터 F9와 F10으로 전달된다.
강유전성 커패시터 F9와 F10으로부터 플립-플롭(312B)로 정보를 전달하기 위해, 저항성 판독출력이 사용된다. 플립-플롭(312B)으로의 공급전압 VCC는 차단된다. 제어라인은 저전압으로 유지되며, 플레이트라인은 강유전성 커패시터 F9와 F10에 작은 전압을 전압강하시키기에 충분한 전압으로 상승된다. 상기에서 설명된 바와 같이, 강유전성 커패시터 F9와 F10을 통한 전류 흐름은 이들의 극성상태에 달려있게 될 것이다. 그와 같은 전류는 저항기 R13과 R14를 통해 흐르며 만약 이들 라인이 고이면 트랜지스터 Q13과 Q14에서 증폭된다. 전류는 노드 A'와 B'를 보다 많은 전하를 수신하는 양극상태의 강유전성 커패시터에 상응하는 노드로 충전시킨다. 다음에 전원 VCC가 플립-플롭(312)에 재연결된다. 공급전압은 플립-플롭(312B)이 래치되도록 한다. 보다 많은 전하를 갖는 노드는 논리 고상태에서 래치될 것이며 다른 한 노드는 논리 저상태에서 래치될 것이다. 따라서, 강유전성 커패시터 F9와 F10의 상태가 플립-플롭(312B)으로 전달된다.
본 발명의 여러 실시예를 설명하였지만, 다른 선택적인 실시예가 물론 실시될 수 있음이 분명하다. 극성상태를 결정하기 위해 강유전성 커패시터의 저항을 감지하는 것은 여러 다른 기억장치 아키텍쳐에서 사용될 수 있다. 또다른 실시예로서, 강유전성 소자를 통과하는 전류는 상수가 곱하여진 전압에 대하여 측정된다. 당해분야에 통상의 지식을 가진 자라면 일정한 전류가 가해지며 전압이 측정될 수 있음을 이해할 것이다.
또한 많은 반도체 제조기술이 알려져 있으며 본원 명세서에서 밝혀진 어떤 특정된 기술외에도 사용될 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위의 사상 및 범위에 의해서만 제한되어야 한다.

Claims (35)

  1. a) 강제전압을 갖는 강유전성 재가 담긴 강유전성 요소포함의 셀, b) 강제전압이상의 크기를 갖는 제1전압과 강제전압이상의 크기와 제1전압과는 반대인 극성을 갖는 제2전압을 강유전성 요소에 적용시키며, 강제전압이하의 크기를 갖는 제3전압을 강유전성 셀로 적용시키고, 제3전압에 의해 유도된 강유전성재를 통하는 전류의 흐름을 감지하기 위한 수단을 포함함을 특징으로 하는 강유전성 기억장치.
  2. 제1항에 있어서, 강유전성요소는 제1플레이트와 제2플레이트를 갖는 강유전성 커패시터를 포함하며 강유전성재가 제1플레이트와 제2플레이트 사이에 배치됨을 특징으로 하는 강유전성 기억장치.
  3. 제2항에 있어서, 플레이트의 재료가 강유전성 재료의 작업기능과 거의 같은 작입기능을 가짐을 특징으로 하는 강유전성 기억장치.
  4. 제2항에 있어서, 첫번째 플레이트와 두번째 플레이트가 금속산화물로부터 만들어짐을 특징으로 하는 강유전성 기억장치.
  5. 제4항에 있어서, 플레이트가 주석-산화물, 인륨-주석-산화물 그리고 니켈-산화물의 그룹으로부터 선택된 금속산화물로부터 만들어짐을 특징으로 하는 강유전성 기억장치.
  6. 제5항에 있어서, 강유전성 재료가 PZT를 포함함을 특징으로 하는 강유전성 기억장치.
  7. 제2항에 있어서, 강유전성 재료가 강유전성 재료의 큰 저항을 줄이기 위한 수단을 포함함을 특징으로 하는 강유전성 기억장치.
  8. 제7항에 있어서, 강유전성 재료의 큰 저항을 줄이기 위한 수단이 한 금속으로 강유전성 재료를 도핑함을 포함함을 특징으로 하는 강유전성 기억장치.
  9. 제8항에 있어서, 도핑금속이 은, 납 그리고 백금의 그룹으로부터 선택됨을 특징으로 하는 강유전성 기억장치.
  10. 제8항에 있어서, 도핑금속이 금속을 강유전성재료의 표면으로 스퍼터링하고 그리고 금속을 강유전성 재료내로 확산시키므로써 강유전성재료로 추가됨을 특징으로 하는 기억장치.
  11. 제7항에 있어서, 강유전성 재료의 큰 저항을 줄이기 위한 수단이 강유전성재내의 산소 베이컨시(oxygen vacancies)를 포함함을 특징으로 하는 기억장치.
  12. 제11항에 있어서, 강유전성재의 큰 저항을 줄이기 위한 수단이 줄어든 기압에서 강유전성재를 냉간압연하므로써 형성됨을 특징으로 하는 기억장치.
  13. 제7항에 있어서, 강유전성 재료의 저항을 줄이기 위한 수단이 강유전성재료로 띄엄띄엄 배치된 금속층을 포함함을 특징으로 하는 기억장치.
  14. 제7항에 있어서, 강유전성재의 저항을 줄이기 위한 수단이 강유전성재내의 p-타입 도핑제를 포함함을 특징으로 하는 기억장치.
  15. 제14항에 있어서, p-타입 도핑제가 붕소 및 갈륨의 그룹으로부터 선택됨을 특징으로 하는 기억장치.
  16. 제1항에 있어서, 전류를 감지하기 위한 수단이 쌍극형 접합 트랜지스터를 포함하며 그 베이스가 강유전성 요소로 연결됨을 특징으로 하는 기억장치.
  17. 제16항에 있어서, 전류를 감지하기 위한 수단이 쌍극형 접합 트랜지스터의 에미터에 결합된 한 증폭기를 더욱더 포함함을 특징으로 하는 기억장치.
  18. 제1항에 있어서, 셀이 제1 및 제2 제너다이오드를 추가로 포함하며, 각 다이오드가 강유전성 요소에 연결된 양극을 가짐을 특징으로 하는 강유전성 기억장치.
  19. 제18항에 있어서, 다수의 행제어라인과 다수의 열제어라인을 추가로 포함하며, 제1 제어다이오드의 음극이 행제어라인의 하나에 연결되고 제2 제너다이오드의 음극이 열제어라인의 하나에 연결됨을 특징으로 하는 강유전성 기억장치.
  20. 제19항에 있어서, 전압을 적응시키기 위한 수단이 a) 각 드라이브가 행제어라인의 하나에 연결된 다수의 행 드라이브, b) 각 드라이브가 열 제어라인의 하나에 연결된 다수의 열 드라이브를 포함함을 특징으로 하는 강유전성 기억장치.
  21. 제20항에 있어서, 열드라이브중 하나가 한 열라인에서 전압을 발생시키고 행드라이브중 하나가 한 행라인에서 전압 VA를 발생시키는 때 제1전압이 강유전성 요소로 적용되며, 이때 전압 VA와 VB의 차이가 강유전성 요소의 강제전압, 제2제너다이오드에서의 정방향 바이어스 전압강하 그리고 제1제너다이오드에 걸리는 역방향 파괴전압의 합계를 초과함을 특징으로 하는 강유전성 기억장치.
  22. 제21항에 있어서, 열드라이브중 하나가 한 열라인에서 전압 VD를 발생시키고 행드라이브중 하나가 한 행라인에서 전압 VC를 발생시키는 때 제3전압이 적용되며, 이때 전압 VD가 제1제너다이오드의 역방향 파괴전압과 전압 VC의 50 필리볼트의 합보다는 크고 제2제너다이오드 역방향 파괴전압보다는 작은 크기만큼 제2제너다이오드 음극에서의 전압을 초화함을 특징으로 하는 강유전성 기억장치.
  23. 제1항에 있어서, 제3전압이 강유전성 요소의 강제전압보다 상당히 작음을 특징으로 하는 강유전성 기억장치.
  24. 제23항에 있어서, 제3전압이 50 내지 100 밀리볼트임을 특징으로 하는 강유전성 셀.
  25. 강유전성 기억장치요소를 작동시키는 방법이 a) 강유전성재를 양극화하며, 그리고 b) 강유전성재의 저항을 측정하는 단계를 포함함을 특징으로 하는 방법.
  26. 제25항에 있어서, 저항을 측정하는 단계가 a) 강유전성 요소로 전압을 적용시키고, 그리고 b) 강유전성 요소를 통해 전류의 흐름을 감지함을 포함함을 특징으로 하는 방법.
  27. 제26항에 있어서, 전압을 적용하는 단계가 강유전성 요소의 강제전압보다 훨씬 아래의 전압을 가함을 포함함을 특징으로 하는 방법.
  28. 제25항에 있어서, 특정된 전류가 최저치를 초과하는 때 논리 1을 출력시키고, 측정된 전류가 최저치 이하인 때는 논리 0을 출력시키는 단계를 포함함을 특징으로 하는 방법.
  29. 크로스포인트 배열로 행과 열제어라인에 연결되고 행과 열 제어라인 각각이 드라이버에 연결된 다수기억장치 셀을 갖는 타임의 반도체 기억장치에서, a) 두개의 단자를 갖는 기억장치요소, b) 양극이 기억장치요소의 첫 번째 단자에 연결되고 음극이 행제어라인에 연결된 제1제너다이오드, 그리고 c) 양극이 기억장치요소의 제2단자에 연결되고 음극이 열제어라인에 연결된 제2제너다이오드를 포함함을 특징으로 하는 기억장치.
  30. 제29항에 있어서, 기억장치요소가 첫번째 극성에서 최저치를 초과하는 한 전압이 가해지게 되는 때 제1의 상태를 저장시키며, 두번째 극성에서 최저치를 초과하는 한 전압이 가해지게 되는 때 제2의 상태를 저장시킴을 특징으로 하는 기억장치.
  31. 제30항에 있어서, 행라인과 열라인에서 전압을 적용시키므로써 정보가 한 셀내에 저장되며 셀은 이들 라인들에 연결되고 전압은 최저치, 제1제너다이오드의 역방향 바이어스 파괴전압, 그리고 제2제너다이오드의 정방향 바이어스 전압합계를 초과함을 특징으로 하는 기억장치.
  32. 셀의 입력 또는 출력이 나타나는 한 포인트(point)를 가지며 적어도 하나의 제어라인이 a) 비소멸성 기억장치요소, b) 비소멸성 저장요소에 결합된 한 단자와 상기 포인트에 결합된 한 단자를 갖는 쌍극형 접합트랜지스터, 그리고 c)트랜지스터의 베이스에 연결된 한 단부와 제어라인에 연결된 한 단부를 갖는 레지스터를 포함함을 특징으로 하난 기억장치 셀.
  33. 제32항에 있어서, 저항기가 10,000 내지 100,000 오옴 범위의 크기를 가짐을 특징으로 하는 기억장치.
  34. 제32항에 있어서, 제2의 트랜지스터와 제2의 저항기를 추가로 포함하며, 제2트랜지스터의 베이스가 제2저항기를 통해 제어라인에 결합되고 트랜지스터의 한 단자가 비소멸성 저장요소의 단자에 결합됨을 특징으로 하는 기억장치.
  35. 제32항에 있어서, a) 제2의 트랜지스터, 이때 제2트랜지스터의 베이스가 기억장치요소의 한 단자에 연결됨, 그리고 b) 예정된 최저치 이상의 전류를 감지하기 위한 수단, 이때의 수단은 제2트랜지스터의 한 단자에 연결됨, 을 추가로 포함함을 특징으로 하는 기억장치.
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