JPH04330696A - 強誘電体メモリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
ーに関し、特に強誘電体メモリーに関する。

【０００２】

【従来の技術】多くのタイプの半導体メモリーが公知で
あり、コンピュータ化されたシステムにおいて広く使用
されている。１つのタイプのメモリーである不揮発性メ
モリーは、１つの特殊な役割を担う。不揮発性メモリー
は、例えシステムに対する電源が無くなっても、情報を
保持する。

【０００３】最近、強誘電性体は不揮発性メモリーを形
成するため使用されてきた。このようなメモリーは、強
誘電性絶縁体でコンデンサ・アレイを作る薄膜処理法を
用いて形成される。例えば、論文「Ｓｏｌ　　Ｇｅｌ処
理法によるＰｂ（Ｚｒ，Ｔｉ）Ｏ３薄膜の調製（Ｐｒｅ
ｐａｒａｔｉｏｎ　　ｏｆ　　Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３
）　　Ｔｈｉｎ　　Ｆｉｌｍｓ　　ｂｙ　　Ｓｏｌ　　
Ｇｅｌ　　Ｐｒｏｃｅｓｓｉｎｇ）」（Ｊｏｕｒｎａｌ
　　ｏｆ　　Ａｐｐｌｉｅｄ　　Ｐｈｙｓｉｃｓ、第６
４（５）巻、１９８８年９月発行）は、ＰＺＴで示され
る強誘電体膜の形成について記載している。このメモリ
ーにおいては、コンデンサが行および列の制御線のグリ
ッドと接続され、１つのコンデンサが行線および列線の
各対間に接続されている。 各コンデンサは、メモリーの１つのセルであり、１ビッ
トの情報を記憶する。このようなセルの構成が、一般に
「クロスポイント・アレイ」と呼ばれるものを形成する
。

【０００４】１つのセルの情報の１ビットを記憶するた
め、その対応する行および列の制御線が１つの電圧ソー
スと接続されている。電圧は、コンデンサ内の強誘電体
に分極を与える。正の分極は、論理値１を表わす。負の
分極は論理値０を表わす。

【０００５】セルに何が記憶されているかを決定するた
め、２ステップの破壊読出し操作が用いられる。第１の
ステップにおいて、セルの内容が検出される。この検出
ステップで、セルは正の分極が与えられ、セルに対する
変位電流が測定される。もし変位電流が検出されなけれ
ば、セルは前に正に分極されていたことになる。このよ
うに、変位電流が測定されないことは、そのセルが論理
値１を記憶していたことを意味する。反対に、もし変位
電流が検出されるならば、セルが前に論理値０を記憶し
ていたことが判る。

【０００６】検出ステップの後、セルは常に論理値１を
含むことになる。もしセルが前に論理値０を記憶してい
たならば、この値を再び記憶するため第２のステップが
必要となる。この値は、論理値０をセルに書込むため書
込み操作を行うことにより再び記憶される。

【０００７】破壊読出しクロスポイント・アレイは、幾
つかの重要な欠点を免れない。その第１は、「半選択現
象」と呼ばれる。アレイにおける１つのセルをアクセス
するためある電圧がアレイに対して加えられる時、この
電圧の半分程がこのアレイの他のセルの両端に加わる。 あるセルのアクセスのため１つの行線と１つの列線間に
加えられると、唯１つのセルがこれらの線を直接接続す
る。しかし、前記アレイには、この特定の行および列線
を接続する「寄生経路」と呼ばれる他の経路が存在する
。このような他の経路は１つ以上のセルを含み、このこ
とは、この寄生経路における各セルにはより小さな電圧
が加わることを意味する。しかし、ある場合には、寄生
経路におけるセルの電圧は、これらのセルの作動を妨げ
るに充分な大きさであり得る。

【０００８】これまでは、前記の半選択現象は、各セル
の強誘電体コンデンサを絶縁するため使用されたＣＭＯ
Ｓトランジスタによって回避されていた。この試みは、
２つの短所を免れない。第１に、ＣＭＯＳトランジスタ
は、強誘電体コンデンサを充電するため必要な比較的大
量の電流を流すには適さない。ＣＭＯＳトランジスタは
、必要な電流を流すため非常に大きくしなければならな
い。しかし、高密度のメモリーがしばしば必要となり、
大きなトランジスタは高密度のメモリーを許容しない。 また、大きなＣＭＯＳトランジスタはラッチアップし易
い。もし大きなトランジスタが用いられなければ、メモ
リーの動作は遅くなる。第２に、絶縁トランジスタは別
の制御線を必要とする。これらの線はまた大きなスペー
スをとり、高密度のメモリーとは共存し得ない。

【０００９】強誘電体メモリーの破壊読出しの第２の短
所は、情報が実際に不揮発性メモリーにないある期間が
あることである。特に、読出し動作中の検出サイクルと
再記憶サイクルとの間、情報は強誘電体コンデンサには
記憶されていない。もし回路に対する電力がこの時失わ
れるならば、情報が失われることになる。

【００１０】破壊読出しの第３の重要な短所は、「疲労
」と呼ばれる。強誘電体に対して大きい電圧を加えるこ
とは、材料に応力を及ぼす。時間の経過とともに、応力
を課された材料は電荷を蓄積する機能が低下する。強誘
電体コンデンサに対して加えられる電圧は、材料に応力
を及ぼす。多くの読出しあるいは書込み操作後には、セ
ルは応力が課された状態となり、そのメモリーとしての
性能は低下する。破壊読出しの場合、強誘電体コンデン
サは、書込み中、ならびに読出しの検出時および読出し
の再記憶時に応力が及ぼされる。

【００１１】

【発明の概要】本発明の目的は、ＣＭＯＳ絶縁トランジ
スタを使用することなく、クロスポイント・アレイにお
けるセルを絶縁して半選択現象を回避するする方法の提
供にある。

【００１２】また、本発明の目的は、記憶された情報を
中断させることなく、強誘電体メモリーに記憶される情
報を読出す方法の提供にある。

【００１３】上記および他の目的は、各コンデンサがそ
の対応する行および列の制御線に対してツェナー・ダイ
オードを介して接続される強誘電体コンデンサのクロス
ポイント・アレイにおいて達成される。逆降伏電圧およ
びコンデンサの１つに対する読出しあるいは書込みを行
うためアレイに加えられる電圧は、適切に選択される。 逆降伏ツェナー電圧は、ツェナーが半選択現象電圧の結
果導通しないように、供給電圧の半分より大きくなるよ
うに選択される。供給電圧は、セルがアクセスされる時
コンデンサが分極されるのを保証するため、少なくとも
ツェナー・ダイオードの逆降伏電圧により強誘電体コン
デンサの保磁閾値電圧を越えなければならない。

【００１４】本発明の別の特徴によれば、１つのセルに
記憶される情報は、強誘電体コンデンサの抵抗値を測定
することにより読出される。抵抗値の測定のためには、
保磁閾値電圧より小さな電圧がセル間に生成される。電
流検出増幅器によって、オーミック電流が測定される。

【００１５】一実施例においては、バイポーラ接合トラ
ンジスタが、電流前置増幅器として働くように強誘電体
コンデンサと電流検出増幅器間に接続されている。

【００１６】更に別の実施例においては、２つのメモリ
ー・セルが情報の１ビットを記憶するようにメモリーが
形成される。このセルは相補値を記憶し、その出力は差
動増幅器に接続される。

【００１７】本発明の別の実施例においては、各セルの
強誘電体コンデンサは、バイポーラ・トランジスタで絶
縁される。クロスポイント・アレイの１つの行のセル中
の全てのトランジスタのベースは、ワード制御線に接続
される。

【００１８】更に別の実施例においては、１対の強誘電
体コンデンサが、バイポーラ絶縁トランジスタを介して
スタチックＲＡＭセルと接続されている。この実施例は
、抵抗読出しを可能にするため更に改変することができ
る。

【００１９】本発明については、以降の詳細な説明およ
び添付図面により更によく理解できよう。

【００２０】

【実施例】図１Ａは、本発明により作られたメモリーの
一実施例のブロック図を示している。この実施例におい
ては、半選択現象がツェナー・ダイオードの絶縁により
回避される。図１Ａに示されたブロックは、当業者が半
導体集積回路の一部として作る方法を理解するであろう
回路を示している。同図では、４つのメモリー・セル、
即ちセル（１、１）、セル（１、２）、セル（２、１）
およびセル（２、２）のアレイが示される。当業者は、
半導体メモリーが更に多くのセルを有することを理解し
よう。

【００２１】セルは、行線（ライン）Ｘ１とＸ２、およ
び列線（ライン）Ｙ１とＹ２と接続されてクロスポイン
ト・アレイを形成する。セルの読出しおよび書込みのた
め必要な電圧は、列ドライバ１２１および１２２により
列線Ｙ１およびＹ２に対し、また行ドライバ１４１およ
び１４２により行線Ｘ１およびＸ２に対して加えられる
。行および列の各線に加えられる電圧の値は、制御ロジ
ック１０により指示される。制御ロジック１０は、読出
しあるいは書込み操作のいずれが行われるか、どのセル
を作動させるかを表示する入力を受取る。これに応答し
て、制御ロジック１０は、信号を列ドライバ１２１、１
２２および行ドライバ１４１、１４２に対して信号を与
える。

【００２２】メモリー・セルの動作については、セル（
１、１）に対して示された詳細を参照することにより更
によく理解することができる。セルは、強誘電体コンデ
ンサＦ１を含む。コンデンサの形成のためには、メモリ
ーが形成される半導体材料上に１つの金属層が被着され
る。次に、ＰＺＴの如き強誘電体層が金属上に被着され
る。最後に、第２の金属層が強誘電体上に被着される。 これらの層は、公知の手法を用いて被着およびパターン
化される。

【００２３】図に示されるように、強誘電体コンデンサ
Ｆ１の片側がツェナー・ダイオードＺ１を介して行線Ｘ
１と接続され、他の側はツェナー・ダイオードＺ２を介
して列線Ｙ１と接続されている。

【００２４】ツェナー・ダイオードＺ１およびＺ２のツ
ェナー降伏電圧は、セルが半選択現象を免れるように選
択される。ツェナー・ダイオードＺ１およびＺ２のツェ
ナー降伏電圧は、供給電圧の半分より大きい。先に述べ
たように、半選択現象は、例えセルがアクセス中でなく
とも、供給電圧の半分に達する電圧が１つのセルの両端
に生じさせる。ツェナー・ダイオードＺ１およびＺ２が
図示の如く直列であれば、供給電圧の半分の電圧ではダ
イオードの１つを降伏させるには不充分である。このた
め、１つのツェナー・ダイオードが非導通状態にあり、
そのセルがアクセスされなければ強誘電体コンデンサＦ
１に電圧は加えられない。

【００２５】しかし、セル（１、１）がアクセスされる
時、セルの両端の電圧は供給電圧と略々等しい。セルに
対して与えられる極性の如何に拘わらず、ツェナー・ダ
イオードＺ１またはＺ２の一方は順方向にバイアスされ
て約０．５Ｖの電圧降下を生じ、他方のツェナー・ダイ
オードは逆方向にバイアスされて供給電圧の約半分の電
圧降下を生じる。残りの電圧、強誘電体コンデンサＦ１
の両端では供給電圧のおよそ半分が降下する。供給電圧
は、その半分が強誘電体コンデンサＦ１を分極させるの
に充分な大きさとなるように選択される。強誘電体コン
デンサＦ１を分極させるために必要な電圧は、時に「保
磁電圧」と呼ばれる。このため、供給電圧は、この保磁
電圧の２倍を越えねばならない。

【００２６】論理値１をセル（１、１）へ書込むため、
電圧ＶＡが行線Ｘ１に結合されるように行ドライバ１４
１が切換えられる。列ドライバ１２は、電圧ＶＢを列線
Ｙ１に結合する。電圧ＶＡおよびＶＢは、供給電圧Ｖｓ
だけ異なる。例えば、ＶＡはＶｓと等しく、ＶＢはグラ
ウンド電位とすることもできる。あるいはまた、ＶＡは
＋Ｖｓ／２とし、ＶＢを−Ｖｓ／２とすることもできる
。

【００２７】反対に、論理値０をセル（１、１）に書込
むため、行線Ｘ１は電圧ＶＢにあり、列線Ｙ１はＶＡに
ある。このように、強誘電体コンデンサＦ１の両端の電
圧の極性は反転される。

【００２８】セル（１、１）に記憶されるものを読出す
ため、破壊読出しが行われる。読出しの検出部分の間、
行の線Ｘ１はＶＡに接続され、列線Ｙ１はＶＢに接続さ
れる。論理値１がセルに対して書込まれる。しかし、も
し変位電流が論理値１をセルに書込むために流れなけれ
ばならなかったならば、検出増幅器Ａ１の出力がこれを
表示することになる。ここで、Ａ１は、抵抗Ｒ１の両端
に接続された差動電圧増幅器として略図的に示される。 しかし、電流を測定する任意の方法の使用が可能である
。例えば、電流積分増幅器の使用も可能である。

【００２９】もし変位電流が論理値１をセル（１、１）
に書込むために流れたならば、セルは前に論理値０を記
憶していたことになる。このように、増幅器Ａ１の出力
は、読出しの検出部分の前にセル（１、１）に記憶され
たものを表示することができる。増幅器Ａ１の出力は、
出力ロジック１６に接続される。出力ロジック１６は、
前記セルに記憶した値を制御ロジック１０へ与える。も
しセル（１、１）が前に論理値０を記憶していたならば
、制御ロジック１０は論理値０をセルに書込ませること
になる。制御ロジック１０はまた、メモリーから出力さ
れるべき情報をフォーマットする。例えば、出力は、特
定の時間にあるいは他の信号と関連して現れねばならな
いこともある。出力ロジック１６は、他の公知のメモリ
ーに対する出力ロジックの如くに作動する。

【００３０】図１Ｂは、「抵抗読出し」または「非破壊
読出し」と呼ばれる、図１Ａのメモリーの変更例を示し
ている。このメモリーは、半選択現象を取除くためツェ
ナー・ダイオードＺ１およびＺ２を含む。情報は、図１
Ａと関連して述べたように、セルに対して書込まれる。 図１Ａおよび図１Ｂのメモリー間の相違は、情報がセル
から読出される方法にある。

【００３１】読出し操作は、その抵抗値がその分極の極
性に依存する強誘電体の特性を利用する。先に述べたよ
うに、強誘電体コンデンサＦ２の分極極性は、これが論
理値１を記憶するかまたは論理値０を記憶するかに依存
する。このため、強誘電体コンデンサＦ２の抵抗値の検
出は、セルに記憶された情報を表わす。

【００３２】強誘電体コンデンサＦ２の抵抗値を検出す
るため、行ドライバ５２１は、行線Ｘ１を電圧ＶＣに接
続する。列線Ｙ１は、電圧ソースＶＤに接続する。電圧
ＶＤは、ツェナー・ダイオードＺ２のカソードがトラン
ジスタＱ１のベースより高い電圧にあることを保証する
。この電圧は、ツェナー・ダイオードＺ２が逆バイアス
されて導通状態にならないことを保証する。電圧ＶＣは
、ツェナー・ダイオードＺ１が逆バイアス降伏状態にあ
り小さな電圧、例えば５０乃至１００ミリボルトが、強
誘電体コンデンサＦ２の両端で降下されるに充分な大き
さである。

【００３３】強誘電体コンデンサＦ２は大きな抵抗を有
するが、その両端の電圧は、抵抗に比例する小さな「オ
ーミック電流」を生じることになる。ツェナー・ダイオ
ードＺ２は逆バイアスされるため、全電流がトランジス
タＱ１のベースに流れることになる。トランジスタＱ１
は、制御線ＲＥＡＤ（読出し）がトランジスタＱ１をそ
の順方向動作領域へバイアスするに充分な高い電圧にあ
る限り、電流前置増幅器として働く。

【００３４】増幅された電流は、増幅器Ａ３に対する入
力として与えられる。増幅器Ａ３に対する予め定めた閾
値より高いオーミック電流は、強誘電体コンデンサＦ２
が論理値１を示す分極状態と一致する抵抗値を有するこ
とを意味する。反対に、予め定めた閾値より低い電流は
、強誘電体コンデンサＦ２が論理値０を示す分極状態と
一致する抵抗値を持つことを示す。

【００３５】図１Ｂのセルは、セルＦ２の分極を変える
ことなく読出されることを留意すべきである。読出し操
作の間強誘電体セルＦ２の両端に加えられる電圧は、１
ボルトの１０分の１程度である。数ボルト程度の電圧は
、半導体構造の強誘電体コンデンサの分極状態に影響を
及ぼすためこれまで必要なものである。

【００３６】読出し中強誘電体コンデンサＦ２の両端に
おける低い電圧は、結果として得る電流が非常に小さい
ため問題を起生する。例えば、電流は典型的に、１つの
分極状態では０．００１ナノアンペア程度、また逆の分
極状態では０．１ナノアンペア程度である。これら２つ
の状態における電流は２桁程度異なるが、この電流の大
きさもまた非常に小さい。このような電流の測定は、特
にノイズが存在する場合に信頼度が低くなるおそれがあ
る。これらの小さな電流の正確な測定を保証するため幾
つかの方法を取ることができる。

【００３７】小さな電流の測定を改善するための１つの
手法は、トランジスタＱ１の電流前置増幅器として含め
ることである。もし低い抵抗の強誘電性絶縁体が開発さ
れるならば、トランジスタＱ１を取除くことも可能であ
る。

【００３８】電流の測定精度を改善するため図１Ｂに示
される第２の手法は、増幅器Ａ３に対する差動増幅器を
使用することである。図示の如く、第１の列におけるセ
ル（１、１）およびセル（２、１）の出力は、増幅器Ａ
３の１つの入力に送られる。第２の列におけるセル（１
、２）およびセル（２、２）の出力は、増幅器Ａ３の第
２の入力に送られる。セル（１、２）およびセル（２、
２）が常にそれぞれセル（１、１）およびセル（１、２
）における値の論理的補数を記憶するようにメモリーが
作動されるならば、差入力が増幅器Ａ３に対して与えら
れることになる。増幅器Ａ３に対して差動増幅器が用い
られるならば、このように、２つのセルが情報の１ビッ
トを記憶するため必要とされることを留意すべきである
。また、図１Ｂに示される制御線においては、アレイの
１つの行におけるどれかのセルがアクセスされる時、こ
の行の全てのセルが出力を生じることも留意すべきであ
る。しかし、このような構成は、従来のメモリーにおい
て一般的に使用されており、出力ロジック１６により容
易に補償することができる。

【００３９】オーミック電流測定による強誘電体コンデ
ンサＦ２の抵抗値の測定を改善する別の手法は、コンデ
ンサの抵抗値を減らすことと関連する。このオーミック
電流は抵抗値が低くなると増加し、測定のノイズに対す
る影響を少なくする。

【００４０】強誘電体コンデンサＦ２の抵抗値を減少さ
せる１つの方法は、コンデンサの金属プレートが強誘電
性絶縁体と接触する場所の電位障壁を少なくすることで
ある。この電位障壁を少なくするためには、プレートの
形成に使用される金属は強誘電性絶縁体のそれと同様な
作用を持たねばならない。ＰＺＴ強誘電体の場合は、導
電性酸化物が使用される。スズ酸化物、インジウムスズ
酸化物、あるいはニッケル酸化物を使用することができ
る。このような材料は、もしコンデンサが伝統的な形造
接触金属で形成される場合に観察される１０１２オーム
−ｃｍとは対照的に、結果として１０８オーム−ｃｍの
コンデンサに対する抵抗値となり得る。当技術において
は、スパッタリングあるいはｓｏｌ−ｇｅｌ被着法によ
りこのような材料の導電性層を形成する方法が公知であ
る。

【００４１】強誘電体コンデンサＦ２の両端の抵抗値を
減らす第２の方法は、強誘電体のバルク抵抗を減らすこ
とである。この抵抗値は、幾つかの方法で減らすことが
できる。１つの方法は、不活性金属を１つの層に分散さ
れる前にＰＺＴゲル中に含めることである。少量の銀、
鉛あるいはプラチナをドーパントとして使用することが
できる。これらのドーパントは、表面にスパッタリング
で付着し、次いでＰＺＴ膜中に拡散することができる。 更に、過剰鉛、ジルコニウムあるいはチタニウムをｓｏ
ｌ−ｇｅｌ中に膜に拡散される前に導入することもでき
る。ホウ素またはガリウムの如き半導体に対するｐタイ
プのドーパントとして公知である材料を、強誘電体に対
してそのバルク抵抗を小さくするため導入することも可
能である。あるいはまた、コンデンサＦ２の強誘電体は
、ＰＺＴの薄膜と金属の薄膜を交互に被着することによ
り作ることもできる。抵抗値を減らす別の方法は、ＰＺ
Ｔ膜中に酸素の空格子を含めることによる。酸素の空格
子は、低圧においてＰＺＴ膜をアニール措置することに
より導入することができる。

【００４２】半選択現象を回避する別の方法は、絶縁ト
ランジスタの使用による。従来技術のＣＭＯＳ絶縁トラ
ンジスタと関連する問題の幾つかを回避するため、図２
Ａはバイポーラ絶縁トランジスタを使用するための概略
図を示している。

【００４３】図２Ａは、強誘電体セル（１、１）、、、
セル（２、２）の４ビットのクロスポイント・アレイを
示す。各セルは、行制御線Ｘ１またはＸ２の１つと列制
御線Ｙ１またはＹ２の１つとの間に接続される。更に、
各行の各セルがワード制御線（ライン）Ｗ１またはＷ２
の一方と接続される。行制御線、列制御線、およびワー
ド制御線が、それぞれ行ドライバ１０２１または１０２
２、列のドライバ１００１または１００２、およびワー
ド・ドライバ１０４１または１０４２と接続される。こ
れらドライバは、制御ロジック１０により制御される。

【００４４】論理値１をセルに書込むために、行ドライ
バ１０２１は行線Ｘ１を電圧ＶＡと接続し、また列ドラ
イバ１００１は列線Ｙ１を電圧ＶＢと接続する。論理値
０をセル（１、１）に書込むため、逆接続が行われる。 列線Ｙ１は電圧ＶＡと接続され、行線Ｘ１は電圧ＶＢと
接続される。電圧ＶＢはグラウンド電位であることが多
く、また電圧ＶＡは供給電圧付近である。電圧ＶＡは、
トランジスタＱ２およびＱ３がオンである時、少なくと
もこれらのトランジスタ間で降下する電圧だけ強誘電体
コンデンサＦ３の保磁電圧を越える。

【００４５】一旦行線Ｘ１および列線Ｙ１上の電圧がセ
ットされると、ワード線Ｗ１を電圧ＶＡと接続すること
により書込みが完了する。書込みが行われない時は、ワ
ード線Ｗ１がグラウンド電位で電圧ＶＢと接続される。

【００４６】ワード線Ｗ１が高い電圧と接続される時、
行線Ｘ１と列線Ｙ１間には導通経路が生じる。この経路
は、強誘電体コンデンサＦ３およびトランジスタＱ３、
Ｑ４を包含する。トランジスタＱ３、Ｑ４の一方は順方
向に通電する。他方は逆方向に通電する。どちらのトラ
ンジスタが逆方向に通電するかは、論理値１または論理
値０のどちらがセルに書込まれるかによる。このため、
トランジスタＱ３およびＱ４は同様な順方向および逆方
向の動作特性を有することが望ましい。

【００４７】抵抗Ｒ３およびＲ４は、ワード線Ｗ１が行
線Ｘ１または列線Ｙ１に対して「クランプ状態のダイオ
ード」となることを阻止するため必要である。トランジ
スタＱ２およびＱ３のベース／エミッタ電圧は約０．７
ボルトである。抵抗Ｒ３およびＲ４がなければ、ワード
線Ｗ１は、低い電圧線より高い０．７ボルトに過ぎず、
ここではこのワード線はグラウンド電位である。抵抗Ｒ
３およびＲ４は、１００，０００オーム程度の値を持た
ねばならない。

【００４８】セルに記憶された値を読出すため、行線Ｘ
１、列線Ｙ１およびワード線（ライン）Ｗ１は論理値１
をセルに対して書込むように作動される。図１Ａに関し
て先に述べたように、セルに対する電流は抵抗Ｒ５およ
び増幅器Ａ４の組合わせにより測定される。増幅器Ａ４
の出力は、出力ロジック１６に対して与えられる。出力
ロジック１６は、適当な出力を与え、制御ロジック１０
に対して再記憶動作が行われるべきかどうかを示す信号
を送出する。

【００４９】図２Ａのメモリーについては、あたかも１
つのセルが一時にアクセスされたかのように記述した。 このメモリーはまた、セルの１つの行全体がアクセスさ
れる場合に使用することができる。制御ロジック１０お
よび出力ロジック１６は、この場合、多重制御信号を生
じ、あるいは多重出力を受取る。このような状態で作動
するメモリーは、当技術においては公知である。

【００５０】図２Ｂは、唯１つの絶縁トランジスタＱ４
を持つ簡単なセルを示している。図２Ｂのセルは、図２
Ａのセルと同じように作動される。図２Ａにおける如き
２つの絶縁トランジスタの場合には、ワード線Ｗ１がグ
ラウンド電位にある限り、強誘電体コンデンサＦ３の両
端には電圧が加えられない。図２Ｂのセルにおいては、
強誘電体コンデンサＦ４の両端には小さな電圧が現れる
。この電圧は、トランジスタＱ４のコレクタとグラウン
ドとの間に寄生キャパシタンスが存在する故に結果とし
て生じる。このキャパシタンスは、Ｃ１として略図的に
示されている。行線Ｘ１に電圧があると、強誘電体コン
デンサＦ４およびコンデンサＣ１は容量的な分圧器を形
成する。しかし、寄生キャパシタンスＣ１がトランジス
タＱ４の適当な構成により強誘電体コンデンサＦ４と比
較して小さく維持される限り、強誘電体コンデンサＦ４
両端の電圧は非常に小さく強誘電体コンデンサＦ４の動
作を中断させることはない。

【００５１】図２Ｂの回路もまた、抵抗読出しメモリー
を形成するため使用することができる。図２Ｃは、前置
増幅トランジスタＱ６で適合された図２Ｂのセルを示す
。トランジスタＱ６は、図１ＢのトランジスタＱ１と同
様に作動する。更に、このセルは、図１Ｂにおけるセル
と同様に読出し線と接続されている。トランジスタＱ６
のエミッタは、トランジスタＱ１（図１Ｂ）が増幅器Ａ
３と接続されるのと同じ方法で検出増幅器Ａ６と接続さ
れている。

【００５２】図２Ｃのセルは、図２Ｂのセルと同じ方法
で書込まれる。図２Ｃのセルを読出すため、ワード線Ｗ
１がグラウンド電位に接続されている。行線Ｘ１は、比
較的小さな電圧、例えば１ボルトの１０分の１の電圧に
接続される。読出し線は正の電圧と接続され、強誘電体
コンデンサＦ５を流れる電流は、図１Ｂの強誘電体コン
デンサＣ１に流れる電流と同じ方法で測定される。

【００５３】図２Ａ、図２Ｂおよび図２Ｃの回路に使用
されるバイポーラ接合トランジスタを用いる絶縁方法は
、他のメモリー構造において使用することができる。

【００５４】図３Ａは、「シャドウＲＡＭ」と一般に呼
ばれるものを示している。トランジスタＱ７、Ｑ８、お
よび抵抗Ｒ９、Ｒ１０は、スタチックＲＡＭセルあるい
はフリップフロップ３１２と呼ばれるものを形成する。 ノードＡは常にノードＢと逆の論理状態にある。

【００５５】フリップフロップ３１２に関して１ビット
を読出しあるいは書込むため、書込み／読出し制御線は
論理的ハイの状態に置かれ、トランジスタＱ１１、Ｑ１
２をオンにする。もし書込みビット線が、正の電源電圧
Ｖｃｃに接続されるならば、論理値１がフリップフロッ
プ３１２へ書込まれる。反対に、もし書込みビット線が
グラウンドに接続されるならば、論理値０がセルに書込
まれる。書込みビット線が「浮動状態」（即ち、Ｖｃｃ
またはグラウンドのいずれにも接続されない状態）にあ
れば、フリップフロップ３１２に対して何も書込まれず
、値はそのままである。

【００５６】フリップフロップ３１２の値を読出すため
、読出しビット線の値が検出される。フリップフロップ
３１２は負論理で読出されることに注意すべきである。 換言すれば、フリップフロップ３１２が論理値１を記憶
するならば、読出しビット線は低い電圧を有することに
なる。

【００５７】強誘電体コンデンサＦ７、Ｆ８は、トラン
ジスタＱ９、Ｑ１０および抵抗Ｒ１１、１２と関連して
、メモリーのシャドウ部分を形成する。強誘電体コンデ
ンサＦ７、Ｆ８は、フリップフロップ３１２と同じ情報
を記憶する状態に分極させることができる。強誘電体コ
ンデンサＦ７、Ｆ８の状態もまた、フリップフロップ３
１２に対して送ることができる。動作においては、フリ
ップフロップ３１２に記憶された情報は、メモリーに対
する電力が取除かれる直前に強誘電体コンデンサＦ７、
Ｆ８へ送られる。電力がメモリーに対して復元される時
、強誘電体コンデンサＦ７、Ｆ８の情報はフリップフロ
ップ３１２へ返送される。このように、例え電力が遮断
されても情報はメモリーに保持される。

【００５８】情報を強誘電体コンデンサＦ７、Ｆ８へ転
送するため、プレート線は低い電圧にあり、制御線は高
い電圧にある。制御線が高いと、トランジスタＱ９、Ｑ
１０は、強誘電体コンデンサＦ７が有効にノードＡに接
続され、強誘電体コンデンサＦ８が有効にノードＢに接
続されるように通電する。ノードＡまたはノードＢのい
ずれか一方は論理的ハイの電圧にある。第１の強誘電体
コンデンサ、即ち論理的ハイの電圧にあるノードと接続
されたコンデンサは、第１の強誘電体コンデンサを正の
方向に分極させるに充分な電圧をその両端に持つ。第２
の強誘電体コンデンサは影響を受けない。

【００５９】第２の強誘電体コンデンサは、反対の極性
に充電されねばならない。このような結果は、プレート
線上に高い電圧を与えることにより達成される。低い電
圧のノードと接続されるコンデンサは、第１のコンデン
サと逆に分極する。第１のコンデンサは、略々ゼロボル
トをその両端に有し、これはその分極を大きく変えるに
は充分ではない。

【００６０】情報は、強誘電体コンデンサから再びフリ
ップフロップ３１２へ幾つかの方法で伝送することがで
きる。１つの方法は、フリップフロップ３１２を正の供
給電圧Ｖｃｃから遮断することである。次に、制御線１
３が高い電圧状態に置かれ、トランジスタＱ９、Ｑ１０
をオンにする。高い電圧は、プレート線に置かれる。強
誘電体コンデンサＦ７、Ｆ８はノードＡおよびＢで共有
される。正の分極を持つ強誘電体コンデンサと対応する
ノードは、他のノードより多くの電荷を取得することに
なる。フリップフロップ３１２が再びＶｃｃと接続され
ると、最も多くの電荷を持つノードは高い電圧状態にラ
ッチされることになる。反対のノードは、低い電圧状態
にラッチされる。このように、フリップフロップ３１２
の状態は復元される。

【００６１】正の供給電圧Ｖｃｃがフリップフロップ３
１２に給電する前に制御線が高い電圧に給電されるなら
ば、同様な試みがメモリーのパワーアップ時に行うこと
ができる。

【００６２】バイポーラ手法を用いる時、キャパシタン
スが比較的小さいことを知ることは重要である。例えば
、電荷が強誘電体コンデンサＦ７、Ｆ８間、およびノー
ドＡ、Ｂ間で共有される時、ラッチ情報のフリップフロ
ップ３１２への切換えは迅速に行わなければならない。 さもなければ、電荷は切換えが生じる前に散逸するおそ
れがある。

【００６３】また、一旦強誘電体セルがフリップフロッ
プ３１２へ送られると、情報が強誘電体コンデンサＦ７
、Ｆ８へ再び書込まれることも重要である。先に述べた
ように、フリップフロップ３１２の状態の強誘電体コン
デンサＦ７、Ｆ８への転送が、フリップフロップ３１２
の状態を変えることはない。しかし、情報の強誘電体コ
ンデンサＦ７、Ｆ８からの転送は、コンデンサの状態を
変化させるおそれがある。

【００６４】抵抗読出し強誘電体コンデンサにおいて同
様な構成を用いることができる。抵抗読出しに適合する
シャドウＲＡＭセル３１４Ｂが図３Ｂに示される。セル
３１４Ｂは、強誘電体コンデンサＦ７、Ｆ８と類似する
フリップフロップ３１２Ｂを含む。情報は、フリップフ
ロップ３１２Ｂに上記と同じ方法で記憶される。同様に
、情報はフリップフロップ３１２Ｂから強誘電体コンデ
ンサＦ９、Ｆ１０に対して上記と同じ方法で転送される
。

【００６５】強誘電体コンデンサＦ９、Ｆ１０からフリ
ップフロップ３１２Ｂに対して情報を転送するため、抵
抗読出しが用いられる。フリップフロップ３１２Ｂに対
する供給電圧Ｖｃｃは遮断される。制御線は低い電圧に
保持され、プレート線は強誘電体コンデンサＦ９、Ｆ１
０の両端に小さな電圧降下を生じるに充分な電圧まで上
昇される。先に述べたように、強誘電体コンデンサＦ９
、Ｆ１０に流れる電流は、その極性の状態に依存するこ
とになる。この電流は抵抗Ｒ１３、Ｒ１４に流れ、ゲイ
ン線がハイの状態ならば、トランジスタＱ１３、Ｑ１４
において増幅される。電流はノードＡ’およびＢ’を正
の分極状態にあってより多くの電荷を受取る強誘電体コ
ンデンサと対応するノードと共に充電する。次に、供給
電圧Ｖｃｃはフリップフロップ３１２Ｂと再び接続され
る。この供給電圧はフリップフロップ３１２Ｂをラッチ
させる。より多くの電荷を持つノードは論理的ハイの状
態にラッチされ、他のノードは論理的ローの状態にラッ
チされることになる。このように、強誘電体コンデンサ
Ｆ９、Ｆ１０の状態はフリップフロップ３１２Ｂに対し
て転送される。

【００６６】本発明については幾つかの実施例を本文に
述べたが、当業者には、多くの代替例が可能であること
が明らかであろう。強誘電体コンデンサの抵抗値を検出
してその分極状態を決定することは、他の多くのメモリ
ー・アーキテクチャにおいて用いることが可能である。 別の例として、強誘電体コンデンサに流れる電流は、一
定の印加電圧に対して測定される。当業者は、一定の電
流を加えて電圧が測定できることが理解されよう。

【００６７】また、半導体製造技術は公知であり、本文
に述べた特定の手法の代わりに使用することもできる。 従って、本発明は特許請求の範囲の趣旨によってのみ限
定されるべきものと信じる。

【図面の簡単な説明】

【図１】図１Ａは、本発明の一実施例の簡単な概略図を
示す。図１Ｂは、非破壊読出しで作動するようにしたＡ
における本発明の実施例の簡単な概略図を示す。

【図２】図２Ａは、本発明の別の実施例の簡単な概略図
を示す。図２Ｂは、Ａのメモリーの１つのセルの別の実
施例の簡単な概略図を示す。図２Ｃは、Ａのメモリーの
１つのセルの別の実施例を示す。

【図３】図３Ａは、１つのメモリー・セルの別の実施例
を示す。図３Ｂは、非破壊読出しのため改変されたＡの
実施例を示す。

【符号の説明】

１０　　制御ロジック １２　　列ドライバ １３　　制御線 １４　　行ドライバ １６　　出力ロジック ５０　　列ドライバ ５２　　行ドライバ １００　　列ドライバ １０２　　行ドライバ １０４　　ワード・ドライバ ３１２　　フリップフロップ ３１４　　シャドウＲＡＭセル Ｑ　　トランジスタ Ｆ　　強誘電体コンデンサ Ｚ　　ツェナー・ダイオード Ｒ　　抵抗 Ｘ　　行ライン（線） Ｙ　　列ライン（線） Ｗ　　ワード・ライン（線）

Claims (35)

【特許請求の範囲】
1. 【請求項１】　　ａ）保磁電圧を有する強誘電体を含む
   強誘電体素子からなるセルと、 ｂ）保磁電圧より高い大きさを持つ第１の電圧と、前記
   保磁電圧より高い大きさと前記第１電圧と逆の極性とを
   持つ第２の電圧とを前記強誘電体素子に加え、前記保磁
   電圧より低い大きさを持つ第３の電圧を前記強誘電体セ
   ルに加え、かつ該第３の電圧により誘起される前記強誘
   電体に流れる電流を検出する手段と、設けてなる強誘電
   体メモリー。
2. 【請求項２】　　前記強誘電体素子が、第１プレートと
   第２プレートとを持つ強誘電体コンデンサを含み、強誘
   電体が該第１プレートと第２プレートとの間に配置され
   る請求項１記載の強誘電体メモリー。
3. 【請求項３】　　前記プレートの材料が、強誘電体の仕
   事関数と略々等しい仕事関数を有する請求項２記載の強
   誘電体メモリー。
4. 【請求項４】　　前記第１プレートと第２プレートが金
   属酸化物から作られる請求項２記載の強誘電性体メモリ
   ー。
5. 【請求項５】　　前記プレートが、スズ酸化物、インジ
   ウムスズ酸化物およびニッケル酸化物からなるグループ
   から選択された金属酸化物から作られる請求項４記載の
   強誘電体メモリー。
6. 【請求項６】　　前記強誘電体がＰＺＴである請求項５
   記載の強誘電体メモリー。
7. 【請求項７】　　前記強誘電体が、強誘電体のバルク抵
   抗を低下させる手段を含む請求項２記載の強誘電体メモ
   リー。
8. 【請求項８】　　前記強誘電体のバルク抵抗低下手段が
   、前記強誘電体をドーピングする金属である請求項７記
   載の強誘電体メモリー。
9. 【請求項９】　　前記ドーピング金属が、銀、鉛および
   プラチナからなるグループから選択される請求項８記載
   の強誘電体メモリー。
10. 【請求項１０】　　前記ドーピング金属が、前記強誘電
    体の表面に金属をスパッタリングし、該金属を前記強誘
    電体中に拡散することにより強誘電体に添加される請求
    項８記載の強誘電体メモリー。
11. 【請求項１１】　　前記強誘電体のバルク抵抗低下手段
    が、強誘電体中の酸素空格子を含む請求項７記載の強誘
    電体メモリー。
12. 【請求項１２】　　前記強誘電体のバルク抵抗低下手段
    が、強誘電体を低圧中でアニーリング処理により形成さ
    れる請求項１１記載の強誘電体メモリー。
13. 【請求項１３】　　前記強誘電体のバルク抵抗低下手段
    が、強誘電体を分散させた金属層を含む請求項７記載の
    強誘電体メモリー。
14. 【請求項１４】　　前記強誘電体のバルク抵抗低下手段
    が、強誘電体中のｐタイプ・ドーパントを含む請求項７
    記載の強誘電体メモリー。
15. 【請求項１５】　　前記ｐタイプ・ドーパントが、ホウ
    素およびガリウムからなるグループから選択されたイオ
    ンである請求項１４記載の強誘電体メモリー。
16. 【請求項１６】　　前記電流検出手段が、ベースが強誘
    電体と接続されたバイポーラ接合トランジスタを含む請
    求項１記載の強誘電体メモリー。
17. 【請求項１７】　　前記電流検出手段が、前記バイポー
    ラ接合トランジスタのエミッタと接続された増幅器を更
    に含む請求項１６記載の強誘電体メモリー。
18. 【請求項１８】　　前記セルが、各々がそのアノードを
    前記強誘電体素子に接続した第１および第２のツェナー
    ・ダイオードを更に含む請求項１記載の強誘電体メモリ
    ー。
19. 【請求項１９】　　複数の行制御線と複数の列制御線と
    を更に設け、第１のツェナー・ダイオードのカソードが
    前記行制御線の１つに接続され、前記第２のツェナー・
    ダイオードのカソードが前記列制御線の１つに接続され
    る請求項１８記載の強誘電体メモリー。
20. 【請求項２０】　　前記電圧印加手段が、ａ）各々が前
    記行制御線の１つに接続された複数の行ドライバと、 ｂ）各々が前記列制御線の１つに接続された複数の列ド
    ライバと、 を含む請求項１９記載の強誘電体メモリー。
21. 【請求項２１】　　前記列ドライバの１つが列線上に電
    圧ＶＡを生じ、かつ前記行ドライバの１つが行線上に電
    圧ＶＢを生じる時、前記第１電圧が前記強誘電体素子に
    加えられ、前記電圧ＶＡとＶＢ間の差が、前記強誘電体
    素子の保磁電圧、前記第２ツェナー・ダイオードの両端
    の順方向バイアス電圧降下、および前記第１ツェナー・
    ダイオードの両端の逆降伏電圧の和を越える請求項２０
    記載の強誘電体メモリー。
22. 【請求項２２】　　前記第３電圧が、前記列ドライバの
    １つが列線上に電圧ＶＤを生じ、また前記行ドライバの
    １つが行線上に電圧ＶＣを生じる時、加えられ、前記電
    圧ＶＤが、前記第２ツェナー・ダイオードのカソード電
    圧を、前記第１ツェナー・ダイオードの逆降伏電圧より
    大きな量に、前記第２ツェナー・ダイオードの逆降伏電
    圧より小さな電圧ＶＣの５０ミリボルトを加えたものだ
    け越える請求項２１記載の強誘電体メモリー。
23. 【請求項２３】　　前記第３の電圧が、前記強誘電体素
    子の保磁電圧より実質的に小さい請求項１記載の強誘電
    体メモリー。
24. 【請求項２４】　　前記第３の電圧が、５０乃至１００
    ミリボルトの範囲内にある請求項２３記載の強誘電体メ
    モリー。
25. 【請求項２５】　　強誘電体メモリー素子を作動させる
    方法において、 ａ）前記強誘電体を分極し、 ｂ）該強誘電体の抵抗値を測定する、 ステップを含む方法。
26. 【請求項２６】　　前記抵抗値を測定するステップが、
    ａ）前記強誘電体素子に電圧を加え、 ｂ）該強誘電体素子に流れる電流を検出する、ステップ
    を含む請求項２５記載の方法。
27. 【請求項２７】　　電圧を加える前記ステップが、前記
    強誘電体素子の保磁電圧より実質的に低い電圧を加える
    ことを含む請求項２６記載の方法。
28. 【請求項２８】　　測定された電流が閾値を越える時、
    論理値１を出力し、測定された電流が閾値より低い時、
    論理値０を出力することを更に含む請求項２５記載の方
    法。
29. 【請求項２９】　　行および列の制御線に対してクロス
    ポイント・アレイ状に接続された複数のメモリー・セル
    を有するタイプの半導体メモリーであって、該行および
    列の制御線の各々がドライバに接続されるセルにおいて
    、ａ）２つの端子を持つメモリー素子と、ｂ）アノード
    が該メモリー素子の第１の端子に接続され、そのカソー
    ドが前記行の制御線に接続された第１のツェナー・ダイ
    オードと、 ｃ）アノードが前記メモリー素子の第２の端子に接続さ
    れ、そのカソードが列の制御線に接続された第２のツェ
    ナー・ダイオードと、を設けてなるセル。
30. 【請求項３０】　　前記メモリー素子が、第１の極性を
    持つ閾値を越える電圧が該メモリー素子の両端に加えら
    れる時、第１の状態を記憶し、第２の極性を持つ閾値を
    越える電圧がその両端に加えられる時、第２の状態を記
    憶する請求項２９記載のメモリー。
31. 【請求項３１】　　閾値、前記第１のツェナー・ダイオ
    ードの逆バイアス降伏電圧、および前記第２ツェナー・
    ダイオードの順方向のバイアス電圧の和を越える電圧を
    、前記セルが接続される前記行および列線の両端に加え
    ることにより、情報がセルに記憶される請求項３０記載
    のメモリー。
32. 【請求項３２】　　前記セルの入力または出力が現れる
    点と、少なくとも１つの制御線とを有するメモリー・セ
    ルにおいて、 ａ）不揮発性記憶素子と、 ｂ）１つの端子が該不揮発性記憶素子に接続され、１つ
    の端子が前記点に接続されたバイポーラ接合トランジス
    タと、 ｃ）一端がトランジスタのベースに接続され、一端が制
    御線に接続された抵抗と、 を含むメモリー・セル。
33. 【請求項３３】　　前記抵抗が、１０，０００乃至１０
    ０，０００オームの範囲内の値を有する請求項３２記載
    のメモリー。
34. 【請求項３４】　　第２のトランジスタと第２の抵抗と
    を更に設け、該第２のトランジスタのベースが前記第２
    抵抗を介して前記制御線に接続され、前記トランジスタ
    の１つの端子が不揮発性記憶素子の１つの端子に接続さ
    れる請求項３２記載のメモリー。
35. 【請求項３５】　　ａ）ベースが前記記憶素子の１つの
    端子に接続された第２トランジスタと、 ｂ）前記第２トランジスタの１つの端子に接続された予
    め定めた閾値より高い電流を検出する手段とを更に設け
    てなる請求項３２記載のメモリー。