WO2004010503A1

WO2004010503A1 - 強誘電体ゲートデバイス

Info

Publication number: WO2004010503A1
Application number: PCT/JP2003/008951
Authority: WO
Inventors: Kenji Toyoda; Takashi Ohtsuka
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2002-07-23
Filing date: 2003-07-15
Publication date: 2004-01-29
Also published as: AU2003281556A1; US6859088B2; US20050146917A1; US6980043B2; CN1669146A; CN101101789A; CN100338776C; US20040109367A1; JPWO2004010503A1; JP3680282B2

Abstract

強誘電体キャパシタ（１）と、印加電圧に応じて抵抗またはキャパシタとして振る舞うスイッチ素子（２）と、ソース、ドレイン、およびゲートを有する電界効果トランジスタ（６）とを備え、前記強誘電体キャパシタ（１）の一端には入力端子（ＩＮ）が備えられ、前記強誘電体キャパシタ（１）の他端と前記スイッチ素子（２）の一端とが接続され、前記スイッチ素子（２）の他端と前記電界効果トランジスタ（６）のゲートとが接続され、　前記入力端子に電圧が印加されることにより、前記強誘電体キャパシタ（１）が備えている強誘電体の抗電圧（Ｖc）以上の電圧が前記強誘電体キャパシタ（１）に印加されるとき、前記スイッチ素子（２）は抵抗として振る舞い、　前記入力端子に電圧が印加されることにより、前記強誘電体キャパシタ（１）が備えている強誘電体の抗電圧（Ｖc）よりも小さい電圧が前記強誘電体キャパシタ（１）に印加されるとき、前記スイッチ素子（２）はキャパシタとして振る舞う強誘電体ゲートデバイス。　　　　　　　　　　　　　　

Description

強誘電体ゲートデバイス

技術分野

本発明は、強誘電体を用いた素子およびゲートデバイス、特に誘電分極の保持特性およぴ角型比を向上させた強誘電体素子及びそれを用いた強誘電体ゲートデバイスに関する。背景技術

近年の電子機器の発達に伴い、データの大容量化が進んでいる。また、電源がオフされた後にもデータを保存するために、不揮発性のメモリが注目されている。不揮発性メモリとしては、フラッシュメモリや強誘電体メモリ（F e RAM) などが挙げられる。しかしながら、高速、大容量のデータを扱うためには、さらなる高速の不揮発メモリが必要となる。近年、 MFM I S (Metal Ferroelectric Metal Insulator Semiconductor)型の強誘電体ゲートデパイスが注目されている。しかし、 MFM I S型の強誘電体ゲートデバイスにおいては、強誘電体キャパシ夕（強誘電体薄膜）とゲート酸化膜とに印加される電圧の分配比が問題になる。図 1 0を用いて、その問題について説明する。

図 1 0の（a) は、常誘電体キャパシ夕 1 0 1および強誘電体キャパシ夕 1 0 2を直列接続した回路を示す回路図である。図 1 0の（a) に示した常誘電体キャパシ夕 1 0 1及び強誘電体キャパシタ 1 0 2は、それぞれ強誘電体ゲートデバイスにおけるゲート酸化膜及ぴ鱼誘電体薄膜を表している。強誘電体キャパシタ 1 0 2の一方の端子は接地されている。今、常誘電体キャパシタ 1 0 1の端子 I Nに電圧 Vppを印加する。このとき、強誘電体キャパシ夕 1 0 2の両端の電圧を Vf、常誘電体キャパシタ 1 0 1の両端の電圧 ¾Vcとし、常誘電体キャパシ夕 1 0 1および強誘電体キャパシ夕 1 0 2の各々に誘起される電荷を Qとする。強誘電体キャパシタ 1 0 2の電荷 Qと電圧 Vi は図 1 0の（b) に示すようなヒステリシス特' [生を示す。また、常誘電体キャパシ夕 1 0 1の電荷 Qと電圧 Vc との関係は、式 1のように表される。

Q = CcVc

= Cc (Vpp-Vf) (式 1 )

式 1で表される直線と上記したヒステリシス曲線との交点である点 A (図 1 0の (b) 参照）が、このときの動作点である。

常誘電体キャパシタ 1 0 1の電圧 Vpp を印加していた端子 I Nを 0 Vに戻せば、常誘電体キャパシタ 1 0 1の電荷 Qと電圧 Vc との関係は、式（2 ) のように表される。

Q = CcVc

= - CcV f (式 2 )

式 2で表される直線と上記したヒステリシス曲線との交点である点 B (図 1 0の (b) 参照）が、このときの動作点である。強誘電体キャパシタ 1 0 2の強誘電体の分極が保持されるため、常誘電体キャパシ夕 1 0 1と強誘電体キャパシタ 1 0 2との接続ノ一ドでは一 V hの電位が保持される。

この保持電圧 (-V h) を大きくするためには、強誘電体キャパシ夕 1 0 2に印加する電圧を大きくすることが望ましいが、端子 I Nに電圧を印加すると、常誘電体キャパシタ 1 0 1にも電圧が印加されるので、強誘電体の分極を充分に誘起できない。また、端子 I Nに印加する電圧をあまり大きくし過ぎると、常誘電体キャパシ夕 1 0 1の電界強度が耐圧以上になってしまう。また、強誘電体の角型比 M (= P r (残留分極） ZP s (自発分極)）（図 1 0の（b) 参照）を大きくすれば、保持電圧を増大させることが可能であるが、そのためには、強誘電体薄膜の結晶性を向上させなければならない。しかし、ノ )レクと同程度の角型比 M を有する強誘電体薄膜の結晶を形成することは困難である。

以上のように、常誘電体キャパシタ 1 0 1および強誘電体キャパシタ 1 0 2の直列接続回路において、両キャパシタ 1 0 1、 1 0 2の接続ノードに保持される電圧を大きくしたいが、強誘電体キャパシタ 1 0 2にのみ充分に高い電圧を印加することが困難であり、且つ強誘電体薄膜の角型比があまり大きくないという問題があった。発明の開示

上記の課題を解決するために、本発明は、印加される電圧に応じて抵抗またはキャパシ夕として振る舞うスィッチ素子を強誘電体キャパシタに直列に接続した強誘電体素子及びそれを用いた強誘電体ゲートデバイスを提供することを目的とする。

上記目的を達成する第 1の本発明に係る強誘電体素子は、強誘電体キャパシタと、該強誘電体キャパシ夕に直列に接続されるスィッチ素子とを備え、該スイツチ素子がツエナーダイォードカ、らなり、前記強誘電体素手の両端子に電圧が印加されるときに、前記強誘電体キャパシ夕が備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシ夕に印加されると、前記スィツチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシ夕が備えている強誘電体の抗電圧よりも小さい電圧が前記強誘電体キャパシ夕に印加されると、前記スィッチ素子はキャパシタとして振る舞う。

上記目的を達成する第 2の本発明に係る強誘電体素子は、強誘電体キャパシ夕と、 N型の電界効果型トランジスタおよび P型の電界効果型トランジスタから構成され、前記強誘電体キャパシ夕に直列に接続されるスィッチ素子とを備え、該スィツチ素子は、前記 N型および P型の電界効果型トランジス夕のソースが共に入力端子に接続され、前記 N型および P型の電界効果型トランジスタのドレインが共に強誘電体キャパシ夕の一端に接続され、前記 N型および P型の電界効果型トランジスタのゲートが前記強誘電体キャパシ夕の他端に接続されており、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スィツチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記抗電圧よりも小さい電圧が前記強誘電体キャパシ夕に印加されると、前記スィッチ素子はキャパシ夕として振る舞う。

上記目的を達成する第 3の本発明に係る強誘電体素子は、強誘電体キャパシタと、該強誘電体キャパシ夕に直列に接続されるスィッチ素子と、前記強誘電体キャパシタまたは前記スィツチ素子に直列に接続される常誘電体キャパシ夕とを備え、前記スィッチ素子がツエナーダイオードからなり、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシ夕が備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシ夕に印加されると、前記スィツチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記抗電圧よりも小さい電圧が前記強誘電体キヤ Λ°シ夕に印加されるとき、前記スィッチ素子はキャパシタとして振る舞う。

上記目的を達成する本発明に係る強誘電体ゲートデバイスは、強誘電体キャパシ夕と、スィッチ素子と、ソース、ドレイン、およびゲートを有する電界効果トランジス夕とを備え、前記強誘電体キャパシタの一端には入力端子が備えられ、前記強誘電体キャパシ夕の他端と前記スィツチ素子の一端とが接続され、前記スイッチ素子の他端と前記電界効果トランジスタのゲートとが接続され、前記スィッチ素子がッェナーダイオードからなる。図面の簡単な説明

第 1図は、本発明に係る強誘電体素子の第 1の実施の形態を示す回路図である。第 2図は、図 1に示した強誘電体素子の動作を説明するための図である。

第 3図は、図 1に示した強誘電体素子における誘電分極と印加電圧との関係のシミュレ一ション結果を示す図である。

第 4図は、本発明に係る強誘電体素子の第 2の実施の形態を示す回路図である。第 5図は、図 4に示した強誘電体素子における誘電分極と印力 Q電圧との関係のシミュレ一シヨン結果を示す図である。

第 6図は、本発明に係る強誘電体素子の第 3の実施の形態を示す回路図である。第 7図は、図 6に示した強誘電体素子における印加電圧と出力電圧との関係のシミュレーション結果を示す図である。

第 8図は、本発明に係る強誘電体ゲートデバイスの 1つの実施の形態を示す回路図である。

第 9図は、図 8に示した強誘電体ゲートデバイスにおけるドレイン電流と印加電圧との関係のシミュレ一ション結果を示す図である。

第 1 0図は、従来技術を説明する図であり、（a)は強誘電体キャパシ夕および常誘電体キャパシ夕を直列接続した回路図であり、（b)は（a)に示した回路図の動作を説明する図である。発明を実施するための最良の形態

以下、本発明に係る強誘電体素子及びそれを用いた強誘電体ゲートデバイスの実施の形態を添付図面に基づいて説明する。なお、本明細書において、「ゲートデパイス」とは、電界効果トランジスタに代表されるスイッチング素子を意味しており、具体的にはゲートに ON電圧を印加するとソースとドレインとの間に電流が流れ、ゲートに O F F電圧を印加するとソースとドレインとの間に電流が実質的に流れなくなる素子を意味している。

(本発明に係る強誘電体素子の第 1の実施の形態）

図 1は、本発明に係る強誘電体素子の第 1の実施の形態を示す回路図である。図 1に示すように、本実施の形態に係る強誘電体素子は、強誘電体キャパシタ 1 およびスィッチ素子 2が直列に接続されて構成されている。ここで、スィッチ素子 2は、順方向電圧に対しては通常のダイオードの電圧—電流特性を示し、逆方向電流に対しては端子間電圧が一定（ツエナ一電圧）になるツエナ一ダイオードであり、力ソード 2 cが強誘電体キャパシ夕 1に接続され、アノード 2 aが端子 S Sに接続されている。ツエナ一ダイオード（スィッチ素子 2 ) は、印加される電圧が所定の電圧以上の場合に抵抗として振る舞い、印加される電圧が所定の電圧よりも小さい場合にはキャパシタとして振る舞う、スィツチに類似する特性を持つ素子として扱うことができる。スィッチ素子 2の端子 S Sを接地し、強誘電体キャパシ夕 1の端子 I Nに電圧 V inを印加する。以下の説明において、強誘電体キャパシ夕 1の両端の電圧を Vf、スィッチ素子 2の両端の電圧を Vr とする。強誘電体キャパシ夕 1の強誘電体には、例えば夕ンタル酸スト口ンチウムビスマス（Y 1 ： S r B i ₂T a ₂O _g) を使用することができる。

図 2の（a)、（b) を用いて、スィッチ素子 2の動作を具体的に説明する。入力端子 I Nに印加される電圧 V inに応じて、スィッチ素子 2は、強誘電体キャパシ夕 1の両端の電圧 Vf が強誘電体キャパシ夕 1の強誘電体の抗電圧 Vc よりも小さい場合に、キャパシ夕として振る舞い、電圧 Vf が抗電圧 Vc以上の場合に、抵抗として振る舞う素子である。即ち、スィッチ素子 2は、そのような特性に設計されている。従って、図 1に示した強誘電体素子の回路図は、 Vfく Vcの場合、等価的に図 2の（a)に示した回路図のように表すことができ、 Vf≥Vcの場合、等価的に図 2の（b) に示した回路図のように表すことができる。

入力端子 I Nに印加される電圧 Vinが抗電圧 Vcよりも十分に大きい場合、強誘電体キャパシタ 1には抗電圧 Vc以上の電圧が印加されることとなり、上記したようにスィッチ素子 2は抵抗として振る舞う。このため、強誘電体キャパシ夕 1の両端の電圧 Vf は印加電圧 Vinと等しくなる。即ち、強誘電体キャパシ夕 1 には抗電圧 Vc以上の電圧 Vf (=Vin>Vc) が印カ卩され、強誘電体キャパシタ 1の強誘電体の分極が充分に誘起される。また、入力端子 I Nに印加される電圧 Vinが抗電圧 Vcよりも小さい場合、強誘電体キャパシ夕 1には抗電圧 Vcよりも小さい電圧しか印加されないために、上記したようにスィッチ素子 2はキャパシタとして振る舞う。即ち、入力端子 I Nに高電圧が印加されて強誘電体キャパシタ 1の強誘電体の分極が誘起された後、電圧 V inを小さくすると、スィッチ素子 2がキャパシ夕として振る舞い、強誘電体キャパシ夕 1の強誘電体の分極が保持されるので、角型比が増大する。

これらの特性向上を確認するためにシミュレーションを行なった。図 3は、スイッチ素子 2が抵抗として振る舞うときの抵抗値を 1 0 0 Ω、スィッチ素子 2がキャパシ夕として振る舞うときの容量を 1 0 p F、強誘電体キャパシ夕 1の強誘電体の抗電圧 Vc を 1. 5 Vとし、入力端子 I Nに— 1 0 V以上 1 0 V以下の範囲の電圧を印加する条件で、強誘電体キャパシ夕 1の強誘電体に誘起される分極 P rをシミュレーションした結果を示す。

図 3は、スィッチ素子 2を備えている本実施の形態に係る強誘電体素子と、スィツチ素子 2を備えていない強誘電体キャパシ夕 1のみに関して、入力端子 I N に印加される電圧 Vinと誘起される分極 P rとの関係を示している。図 3から分かるように、本実施の形態に係る強誘電体素子では、印加電圧 Vinを 0 Vから大きくして行くと約 6 Vで分極反転が起こる。強誘電体キャパシ夕 1の抗電圧 Vc を 1 . 5 Vとしてシミュレーションしたことを考慮すれば、本実施の形態に係る強誘電体素子の分極の保持特性が向上していることが分かる。さらに、角型比に関しては、スィツチ素子 2を備えていない強誘電体キャパシ夕 1のみの場合では 0 . 7 7であるが、これと比較して本実施の形態に係る強誘電体素子では 0. 9 2と大幅に増大した。

以上のように、強誘電体キャパシ夕 1にスィッチ素子 2を直列接続することによって、低い入力電圧で強誘電体キャパシ夕 1の強誘電体の分極を誘起させることが可能となった。また、強誘電体キャパシ夕 1の強誘電体の分極の保持特性が向上した。さらに、強誘電体素子の角型比が大幅に増大した。

なお、スィッチ素子 2は、電流値が所定の電圧値（しきい値）付近で急峻に変化する素子であり、且つ、上記したように、直列接続されている強誘電体キャパシ夕に印加される電圧 Vf と抗電圧 Vcとの大小関係に応じて、抵抗またはキャパシ夕として振る舞うように、しきい値が設計されていればよい。

また、強誘電体キャパシ夕 1の強誘電体として、上記では Y 1を挙げたが、分極においてヒステリシス特性を有する材料であれば如何なる物、例えばチタン酸ビスマス、チタン酸鉛等、さらには、電荷の偏りを禾 IJ用してデータを保持するポリフッ化ビエリデン三フッ化工チレン共重合体 (P (VD F/T r F E))等の高分子化合物を使用して強誘電体素子を構成しても、上記と同様の効果が得られる。また、スィッチ素子 2の端子 S Sを接地し、強誘電体キャパシタ 1の端子 I N に電圧 V inを印加する場合を説明したが、端子 I Nを接地し、端子 S Sに電圧 V inを印加してもよい。その場合にも上記と同様の効果を得ることができる。

(本発明に係る強誘電体素子の第 2の実施の形態）

図 4は、本発明に係る強誘電体素子の第 2の実施の形態を示す回路図である。本実施の形態に係る強誘電体素子は、強誘電体キャパシタ 1と、 N型の電界効果型トランジス夕である N型 MO Sトランジス夕 3および P型の電界効果型トランジス夕である P型 MO Sトランジスタ 4によって構成されるスィッチ素子とを接続して構成されている。強誘電体キャパシ夕 1の一端と、 N型 MO Sトランジス夕 3および P型 MO Sトランジスタ 4のドレインとは接続ノード C Pに接続され、強誘電体キャパシタ 1の他端、 N型 M〇 Sトランジス夕 3のゲ一ト、および P型 MO Sトランジスタ 4のゲートは端子 S Sに接続され、 N型 MO Sトランジスタ 3および P型 MO Sトランジスタ 4のソースは入力端子 I Nに接続されている。さらに、端子 S Sが接地され、 N型および P型 MO Sトランジスタ 3、 4のしきい値電圧の大きさは、強誘電体キャパシ夕 1の強誘電体の抗電圧 Vc と等しい値に設定されている。 N型 MO Sトランジスタ 3が備えられている基板は一 Vppに、 P型 MO Sトランジスタ 4が備えられている基板は Vppに設定されている。ここで、 Vppとは、入力端子 I Nに入力され得る電圧の最大値を意味する。このように基板を Vppまたは— Vppに設定する理由は、 p n順電流を防ぐためである。入力端子 I Nに入力され得る電圧の最大値は、分極が十分飽和するために必要な電圧であり、第 5図において— 5 Vおよび 5 Vの電圧として例示される。すなわち、この入力端子 I Nに入力され得る電圧の最大値は、第 5図に示される一対のヒステリシス曲線が合流する部分に対応する電圧である。

以下の説明においては、第 1の実施の形態と同様に、入力端子 I Nに印加する電圧を Vin、強誘電体キャパシタ 1の両端の電圧を Vf とする。強誘電体キャパシタ 1の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Y 1 ： S r B i ₂T a ₂0₉) を使用することができる。

ここで、 N型 MO Sトランジスタ 3および P型 MO Sトランジスタ 4は、強誘電体キャパシタ 1の両端に印加される電圧 Vf が Vc以上の値になると、 N型 MO Sトランジスタ 3がオンとなり、電圧 Vfが— Vc以下の値になると、 P型 MO S トランジス夕 4がオンとなり、電圧 V f がー Vcよりも大きく Vcよりも小さい値であれば、何れの MO トランジス夕 3、 4もオフとなるように設計されている。即ち、 N型 MO Sトランジスタ 3および P型 MO Sトランジスタ 4によって構成されているスィッチ素子は、 Vf≥Vcまたは Vf≤— Vcであれば抵抗として振る舞い、 -Vc<Vf.<Vcであればキャパシ夕として振る舞う。.従って、第 1の実施の形態に係る強誘電体素子と同様の効果が得られる。

この効果を確認するために、シミュレーションを行なった。図 5は、強誘電体キャパシタ 1の強誘電体の抗電圧 Vc を 1 . 5 Vとし、入力端子 I Nに一 5 V以上 5 V以下の範囲の電圧を印加する条件で、強誘電体キャパシタ 1に誘起される分極をシミュレーションによって解析した結果を示す。図 5は、 N型および P型 MO Sトランジスタ 3、 4によって構成されるスィッチ素子を備えた本実施の形態に係る強誘電体素子と、スィツチ素子を備えていない強誘電体キャパシ夕 1のみに関して、入力端子 I Nに印加される電圧 Vinと強誘電体に誘起される分極 P rとの関係を示している。図 5から分かるように、本実施の形態に係る強誘電体素子では、印加電圧 Vinを 0 Vから大きくして行くと約 3 Vで分極反転が起こつている。強誘電体キャパシタ 1の抗電圧 V cを 1 . 5 Vとしてシミュレーションしたことを考慮すれば、本実施の形態に係る強誘電体素子の分極の保持特性が向上していることが分かる。これによつて、角型比が、スィッチ素子を備えていない強誘電体キャパシ夕の 0. 7 7に比べて、本実施の形態に係る強誘電体素子では 0. 9 5と大幅に増大した。

以上のように、強誘電体キャパシタ 1に、 N型および P型 MO Sトランジスタ 3、 4によって構成されるスィッチ素子を直列接続することによって、第 1の実施の形態の強誘電体素子と同様の効果を実現でき、誘電分極の保持特性および角型比を大幅に向上することができた。

上記では、強誘電体キャパシタ 1の強誘電体として、 Y 1を挙げたが、分極においてヒステリシス特性を有する材料であれば如何なる物、例えばチタン酸ビスマス、チタン酸鉛等、さらには、電荷の偏りを利用してデータを保持するポリフッ化ビ二リデン三フッ化工チレン共重合体 (P (VD F/T r F E))等の高分子化合物を使用して強誘電体素子を構成しても、上記と同様の効果が得られる。

(本発明に係る強誘電体素子の第 3の実施の形態）

図 6は、本発明に係る強誘電体素子の第 3の実施の形態を示す回路図である。図 6に示すように、本実施の形態に係る強誘電体素子は、図 1に示した第 1の実施の形態に係る強誘電体素子と常誘電体キャパシタ 5とが直列に接続されて構成されている。強誘電体キャパシタ 1の端子 I Nを所定の電圧 Vinを印加する入力端子とし、常誘電体キャパシタ 5側の端子 S Sを接地し、スィッチ素子 2と常誘電体キャパシ夕 5との接続ノードに出力端子 OUTを設けている。常誘電体キヤパシタ 5の容量は、例えば 1 0 p Fであり、強誘電体キャパシタ 1の強誘電体は、例えばタンタル酸ストロンチウムビスマス（Y 1： S r B i ₂T a ₂〇₉)である。入力端子 I Nに印加される電圧 V inが強誘電体キャパシ夕 1の強誘電体の抗電圧 Vじよりも十分に大きい場合、強誘電体キャパシタ 1には抗電圧 V c以上の電圧が印加されることとなり、第 1の実施の形態において説明したように、スィツチ素子 2は抵抗として振る舞う。このため、入力端子 I Nと出力端子 OUTとの間の電圧は強誘電体キャパシ夕 1のみに印加され、強誘電体キャパシ夕 1の強誘電体の分極が充分に誘起される。また、入力端子 I Nに印加される電圧 Vinが抗電圧 Vcよりも小さい場合、強誘電体キャパシ夕 1には Vcよりも小さい電圧しか印加されないために、スィッチ素子 2はキャパシ夕として振る舞う。即ち、入力端子 I Nに高電圧が印加されて強誘電体キャパシ夕 1の強誘電体の分極が誘起された後、電圧 Vinを小さくすると、スィッチ素子 2がキャパシタとして振る舞レ強誘電体キャパシタ 1の強誘電体の分極が保持されるので、角型比が増大する。これにより、出力端子 OUTに保持される電圧も増大する。

これらの特性向上を確認するためにシミュレーションを行なった。図 7は、スイッチ素子 2が抵抗として振る舞うときの抵抗値を 1 0 0 Ω、スィッチ素子 2がキャパシ夕として振る舞うときの容量を 1 0 p F、常誘電体キャパシタ 5の容量を 1 0 p F、強誘電体キャパシタ 1の強誘電体の抗電圧 V cを 1 . 5 Vとし、入力端子 I Nに— 1 0 V以上 1 0 V以下の範囲の電圧を印加する条件で、出力端子 OUTの電圧 Voutをシミュレーションした結果を示す。

図 7は、スィッチ素子 2を備えている本実施の形態に係る強誘電体素子と、スィツチ素子 2を備えていない強誘電体キャパシ夕 1および常誘電体キャパシ夕 5 の直列接続回路に関して、入力端子 I Nに印加される電圧 Vinと出力端子 OUT の電圧 Vout との関係を示している。図 7から分かるように、入力端子 I Nへの印加電圧 Vinが 0 Vのときにおける強誘電体素子の保持電圧、即ち端子 OUTに保持される電圧 Vout は、スィッチ素子 2を備えていない強誘電体キャパシタ 1 および常誘電体キャパシタ 5の直列接続回路では約 1 . 1 Vであるが、本実施の形態に係る強誘電体素子では約 2. 6 Vと大幅に増大している。これは、第 1の実施の形態に係る強誘電体素子に関して説明したように、強誘電体キャパシ夕 1 にスィツチ素子 2を直列接続することによって角型比が増大したためである。以上のように、第 1の実施の形態係る強誘電体素子のスィッチ素子 2にさらに常誘電体キャパシタ 5を直列接続し、全体として別の強誘電体素子とすることによって、スィツチ素子 2と常誘電体キャパシ夕 5との間の接続端子 OUTの保持電圧 Voutを増大させることが可能となった。

上記では、スィツチ素子 2と常誘電体キャパシ夕 5とを接続する場合を説明したが、強誘電体キャパシタ 1とスィッチ素子 2の位置を入れ換えて、強誘電体キャパシタ 1と常誘電体キャパシタ 5とを接続し、その接続ノードを出力端子〇U Tとしてもよい。また、強誘電体キャパシタ 1およびスィッチ素子 2の位置関係を保持したまま、強誘電体キャパシ夕 1およびスィツチ素子 2と常誘電体キャパシタ 5とを入れ換えて、強誘電体キャパシタ 1と常誘電体キャパシ夕 5とを接続し、その接続ノードを出力端子 OUTとしてもよい。さらに、強誘電体キャパシ夕 1およぴスィツチ素子 2の位置を入れ換え、強誘電体キャパシ夕 1およびスィツチ素子 2と常誘電体キャパシ夕 5と入れ換えて、スィツチ素子 2と常誘電体キャパシタ 5とを接続し、その接続ノ一ドを出力端子 OUTとしてもよい。これらの場合にも上記と同様の効果を得ることができる。

(本発明に係る強誘電体ゲートデバイスの 1つの実施の形態）

図 8は、本発明に係る強誘電体ゲートデパイスの 1つの実施の形態を示す回路図である。本実施の形態に係るゲートデバイスは、図 1に示した強誘電体素子と、スイツチ素子 2であるツエナ一ダイオードのアノード 2 aがゲートに接続された MO Sトランジスタ 6とを備えて構成されている。スィッチ素子 2と MO Sトランジスタ 6のゲートとの接続ノードに端子 F Gを設けている。ここで、 MO Sトランジスタ 6のドレインには 1 . 0 Vの電源電圧 Vddが印加され、 MO Sトランジス夕 6のソースおよび基板は接地されている。 MO Sトランジスタ 6には、一例として、ゲート長 0. 5 m、ゲート幅 5 zm、しきい値電圧 0. 6 の1^型 MO Sトランジスタを使用することができる。また、強誘電体キャパシ夕 1の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Y 1 ： S r B i ₂T a ₂ 0₉) を用い、強誘電体の面積を、例えば MO Sトランジスタ 6のゲート面積の約 1 Z 1 0とすることができる。

MO Sトランジスタ 6のドレイン電流 I ds を解析するためにシミュレーションを行なった。図 9は、スィッチ素子 2が抵抗として振る舞うときの抵抗値を 1 0 0 Ω、スィッチ素子 2がキャパシタとして振る舞うときの容量を 1 0 p F、強誘電体キャパシ夕 1の強誘電体の抗電圧 Vc を 1 . 5 Vとし、入力端子 I Nに一 1 0 V以上 1 0 V以下の範囲の電圧を印加する条件で、ドレイン電流 I dsをシミユレーションした結果を示す。図 9は、スィツチ素子 2を備えた本実施の形態に係る強誘電体ゲートデバイスと、従来の MFM I S構造のゲートデバイス、即ちスィッチ素子 2を備えていない強誘電体キャパシタ 1のみをゲートに接続したゲートデパイスに関して、入力端子 I Nに印加される電圧 V inとドレイン電流 I dsとの関係を示している。図 9 から分かるように、従来の MFM I S構造のゲートデバイスのメモリウィンドウ W1 は約 3 . I Vであったが、本実施の形態に係る強誘電体ゲートデパイスのメモリウィンドウ W2 は約 1 0. 7 Vと大幅に増大している。これは、本発明に係る強誘電体素子の第 3の実施の形態に関する説明と同様に、端子 F Gの保持電圧が増大し、これによつて MO Sトランジスタ 6のしきい値を従来の M FM I S構造よりも大幅に変化させることが可能であるからである。

なお、本実施の形態に係る強誘電体ゲートデバイスのメモリウインドウ W2は、従来の MFM I S構造のゲートデバイスのメモリウィンドウ W1 の 2倍以上 5倍. 以下となることが好ましい。 2倍未満では本発明の効果を充分に得ることができず、 5倍を超えることは設計上困難である場合が多い。

以上のように、本実施の形態に係る強誘電体ゲートデパイスは、従来の M F M I S構造のゲートデバイスよりもメモリウィンドウを増大させることが可能である。

上記では、スィッチ素子 2と MO Sトランジスタ 6のゲートとを接続する場合を説明したが、強誘電体キャパシ夕 1とスィッチ素子 2の位置を入れ換えて、強誘電体キャパシ夕 1と MO Sトランジスタ 6のゲートとを接続し、その接続ノードを端子 F Gとしてもよい。その場合にも上記と同様の効果を得ることができる。産業上の利用の可能性

本発明によれば、従来よりも低い入力電圧で強誘電体の分極を誘起させることができ、強誘分極の保持特性および角型比が向上した強誘電体素子を提供することが可能となる。また、この強誘電体素子をゲートデバイスに使用することによつて、従来の MFM I S型の強誘電体ゲートデバイスよりも、低い入力電圧で強誘電体の分極を誘起させることができ、誘電分極の保持特性、角型比およびメモリウインドウが向上した強誘電体ゲートデバイスを提供することが可能となる。

Claims

請求の範囲

1 . 強誘電体キャパシ夕と、

スィッチ素子と、

ソース、ドレイン、およびゲートを有する電界効果トランジスタとを備え、前記強誘電体キャパシ夕の一端には入力端子が備えられ、

前記強誘電体キャパシタの他端と前記スィッチ素子の一端とが接続され、前記スィツチ素子の他端と前記電界効果トランジス夕のゲートとが接続され、前記スィツチ素子がツエナーダイォードからなる強誘電体ゲートデパイス。

2. 前記入力端子に電圧が印加されるときに、前記強誘電体キャパシ夕が備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシ夕に印加されると、前記スィツチ素子は抵抗として振る舞い、

前記入力端子に電圧が印加されるときに、前記強誘電体キャパシ夕が備えている強誘電体の抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されると、前記スィツチ素子はキャパシタとして振る舞う請求項 1に記載の強誘電体ゲートデバイス。

3 . 前記ツエナーダイォードのアノード端が前記電界効果トランジス夕のゲ一トに接続されており、

前記ツエナーダイォードのカソード端が前記強誘電体の他端に接続されている請求項 1に記載の強誘電体ゲートデバイス。

4. 前記電界効果トランジス夕は、 MO Sトランジス夕である請求項 1に記載の強誘電体ゲー卜デバイス。

5 . 前記強誘電体キャパシ夕が、タンタル酸ストロンチウムビスマス、チタン酸ビスマス、チタン酸鉛、およびポリフッ化ビニリデン三フッ化工チレン共重合体からなる群の中の 1つの強誘電体材料を備えている請求項 1に記載の強誘電体ゲ一卜デバイス。

6. 前記強誘電体キャパシ夕は、

強誘電体材料として夕ンタル酸スト口ンチウムビスマスを備え、

前記強誘電体材料の面積が、前記ゲ一トの面積の約 1/10である請求項 1に記載の強誘電体ゲートデパイス。