JPH06282996A - 強誘電体ゲートトランジスタメモリセルの駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】強誘電体ゲートトランジスタを、ＳＲＡＭやＤ
ＲＡＭと同一の書き込み，消去，読み出し時間を持った
非破壊型の不揮発性メモリとして使用できるようにする
こと。 【構成】強誘電体ゲートトランジスタは、ｐ型半導体１
０上にｎ型ソース及びドレイン領域１２，１４を形成
し、それらの間のチャネル領域１６上に強誘電体薄膜１
８を形成し、その上部にゲート電極２０をつけた構造を
有している。上記強誘電体１８に電圧Ｖ_g を加えて分極
を第１の方向に分極化してメモリ情報を消却する。ま
た、上記強誘電体１８の抗電圧よりも低く且つ上記電圧
Ｖ_g とは逆極の電圧Ｖ_W を上記強誘電体１８に加えるこ
とによりメモリ情報を書き込む。そして、上記ドレイン
１２に上記電圧Ｖ_W よりも低く且つ上記電圧Ｖ_g とは逆
極の電圧Ｖ_DRを加えてドレイン電流Ｉ_DSを読み取ること
によりメモリ情報を読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体ゲートトラン
ジスタメモリセルの駆動方法に係り、特に、メモリ情報
の非破壊読み出し方法に関する。

【０００２】

【従来の技術】従来より、強誘電体材料がヒステリシス
特性を有し、この特性を利用してデータを記録できるこ
とが一般に知られている。図１３は、強誘電体のヒステ
リシス特性図であり、横軸に電界（又は電圧）Ｅ、縦軸
に分極量Ｐを示している。同図に於いて、電圧が０の時
の２つの分極状態Ａ，Ｃのそれぞれにディジタル信号の
“１”と“０”を対応させることにより、メモリとして
使用できる。

【０００３】例えば今、このような強誘電体に“１”信
号が記憶され、分極Ａの状態であるとする。このとき、
正方向の読み出しパルスＥ_r を加えると、分極はＡから
Ｂへ移りＣに戻る。この時、強誘電体から発生し不図示
読み出し回路へ流入する電荷量は、Ｑ_CB−Ｑ_AB＝Ｑ_SWで
ある。もし、“０”の信号を持つＣ状態にあったとする
と、Ｑ_AB＝Ｑ_BAで、合計で“０”となる。これによっ
て、メモリとして使用できる。

【０００４】このような特性をメモリとして利用した試
みは、特開昭５５−１２６９０５号明細書に開示されて
いる。また、ここに開示された方法は、「Polar Dielec
trics and thin applications 」J.C.Burfoot and Ceor
ge W.Tayler に詳しい。

【０００５】また、このような特性を持つ強誘電体薄膜
を極めて薄く（例えば１００ｎｍ〜４００ｎｍ程度）Ｓ
ｉウェハ上に積層してメモリセルを形成し、このメモリ
セルを選択するトランジスタと組み合わせてメモリ装置
を構成した試みは、例えば、J.F.Scott and C.A.P.Arau
jo "Science" 246号 P.1400 (1989)に詳しい。

【０００６】さらに、特開平１−１５８６９１号明細書
（ショウズイコ他）は、強誘電体膜とパスゲートトラン
ジスタを対として強誘電体膜に保持分極量（remanent p
olarization ）の形で蓄えられた“１”／“０”情報を
比較して読み出す方法を開示している。また、特開平１
−２７８０６３号明細書（エス・シェフィールドイート
ンジェニア）は、ＤＲＡＭ型メモリセルに緩和作用を持
つ強誘電体を使用することを提案している。

【０００７】一方、特開平２−１７７０７７号明細書
（レイセオンクリショナ・ラテバリ）は、４個のドライ
バ回路につながる強誘電体容量で１つのメモリセルを構
成し、ダイオードの非線形しきい値特性を持つ素子をそ
の容量の前後に使用することにより半選択状態を回避す
る構成を取っている。

【０００８】一方、強誘電体フィルムを半導体基板の上
に積層して、その電流や抵抗をコントロールしようと言
う方法が試されてきた。過去のそのような試みは、Carl
oc A.Pazde Araujo and George W.Taylor "Integrated
Ferroelectrics" Ferroelectrics, 1991 Vol.116 P.215
〜P.228 に詳しい。図１４の（Ａ）〜（Ｃ）は、過去に
試みられてきた例である。即ち、（Ａ）及び（Ｂ）はバ
ルク強誘電体（BulK Ferroelectrics ）上に半導体を付
けたものであり、（Ｃ）はｎ型半導体上に強誘電体を積
層したものである。

【０００９】同図の（Ｃ）に示す構造は、強誘電体の分
極量Ｐによって半導体界面に分極量Ｐと逆向きの電荷が
表われる。この分極による電荷によるスレッシュホール
ド電圧Ｖ_thのシフト量は、

【００１０】

【数１】 と表される。ただしここで、Ｃ_SiO2はゲート酸化膜によ
る容量、Ｑ_P は分極による電荷量である。

【００１１】このような構造は古くから知られたもので
あるが、最近、特開昭５２−１１４２２９号明細書（鈴
木）に開示されているように、コンデンサ２個とＭＯＳ
ＦＥＴ３個、強誘電体１個で作るメモリセルが提案され
ている。

【００１２】

【発明が解決しようとする課題】しかしながら、図１４
の（Ｃ）の構造で代表される従来の強誘電体ゲートトラ
ンジスタ（ＦＧＴ）は、電荷量を読み出すにはソース−
ドレイン間に電圧を加える必要があるが、この電圧によ
って強誘電体の分極が劣化してしまうため、非破壊読み
出しが困難であるという問題を有している。

【００１３】本発明は、上記の点に鑑みてなされたもの
で、強誘電体ゲートトランジスタを、ＳＲＡＭやＤＲＡ
Ｍと同一の書き込み，消去，読み出し時間を持った非破
壊型の不揮発性メモリとして使用できるようにする強誘
電体ゲートトランジスタメモリセルの駆動方法を提供す
ることを目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明による強誘電体ゲートトランジスタメモリ
セルの駆動方法は、第１の型の半導体上に第２の型のソ
ース及びドレイン領域が形成され、これらソース及びド
レイン領域間のチャネル領域上に強誘電体薄膜を形成
し、その上部にゲート電極として導電性電極をつけた強
誘電体ゲートトランジスタ構造を有する強誘電体ゲート
トランジスタメモリセルに於いて、上記強誘電体に第１
の電圧を加えて分極を第１の方向に分極化してメモリ情
報を消却させ、書き込み時には、上記強誘電体の抗電圧
よりも低く且つ上記第１の電圧とは逆極の第２の電圧を
上記強誘電体に加えることによりメモリ情報を書き込
み、読み出し時には、上記ドレインに上記第２の電圧よ
りも低く且つ上記第１の電圧とは逆極の第３の電圧を加
えてドレイン電流を読み取ることによりメモリ情報を読
出すことを特徴としている。

【００１５】

【作用】即ち、本発明の強誘電体ゲートトランジスタメ
モリセルの駆動方法は、上記の問題点を解決し、全く新
しいメモリを構成するために、全く新しい現象を発見し
新しく適用することとしたものである。

【００１６】図２は、強誘電体の容量−電圧特性を示す
図である。ここで、容量は、ＬＣＲメータを用い、ある
印加電圧に保持した状態で、１ＫＨｚ，５０ｍＶのＡＣ
信号をスーパインホーズした波形を強誘電体に加え、そ
のインピーダンスを評価した。

【００１７】電圧を加える順番は、ａ→ｂ→ｃ→ｄ→ｅ
→ｆの順で、ａは初期状態、ｂは上部電極（Top electr
ode ）方向に分極（poling）した状態、ｄは下部電極
（Bottom electrode）の方向に分極した状態である。こ
こで、容量は、強誘電体の抗電界Ｖ_C にピークを持つよ
うなヒステリシスカーブを描く。一方、図３は、分極し
た状態から１部デポール（depole）又は一部変化（part
ial switching ）した状態を示す。

【００１８】ａ’はｗ’まで分極した後の０バイアス状
態で、このａ’からｗ’、ｗ’からａ’をくり返し反復
した場合はａ’→ｗ’→ａ’と同じトレース（trace ）
を通る。

【００１９】一方、ａ’の０バイアス状態からｂ’（こ
れは抗電圧Ｖ_C よりも小さな電圧である）まで持ってい
くと、即ちＶ_B では、容量は高くなる。その後、電圧を
取り除く、即ち０バイアスに戻しても、容量はａ’より
も高いｃ’の値を持つ。このｃ’からｂ’まで、即ち抗
電界Ｖ_C まで電圧を加えても、ｃ’←→ｂ’の間を往復
するのみで、劣化がない。本発明は、このような現象を
利用するものである。

【００２０】図１の（Ａ）乃至（Ｃ）は、この現象の実
際のデバイスへの適用を示す図である。ここで、（Ａ）
は回路、（Ｂ）は構造、（Ｃ）は消去，書き込み，読み
出しの各サイクルでのパルスの印可シークエンスを示し
ている。

【００２１】同図の（Ｂ）に示すように、構造的には、
従来の強誘電体ゲートトランジスタ（ＦＧＴ）と同様で
ある。即ち、ｐ型の半導体（Ｓｉ）基板１０上に、ｎ型
のソース領域１２及びドレイン領域１４を形成し、これ
らソース及びドレイン領域１２，１４間のチャネル領域
１６上に強誘電体薄膜１８を形成し、その上部にゲート
電極としての導電性電極２０をつけたＭＯＳ型トランジ
スタ構造を有している。ここで、本ＭＯＳ型トランジス
タのスレッシュホールド電圧Ｖ_thは、次式で与えられ
る。

【００２２】

【数２】

【００２３】ただしここで、ｄ_f は強誘電体１８の厚
さ、Ａ_f 及びε_f は強誘電体１８の面積及び誘電率、ε
_S ，Ｎ_A ，Ｖ_BS，ψ_B はＳｉのチャネル領域１６の誘電
率，濃度，基板電圧，表面ポテンシャルであり、Ｖ_FBは
フラットバンド（Flat band ）電圧、ΔＰは電圧をｂ点
まで加えた時の反転分極である。ここで、反転分極ΔＰ
の影響を無視するために、ｂ点の電圧を抗電圧Ｖ_C の１
／２以下にすることが望ましい。強誘電体１８の誘電率
ε_f が状態によって変化する時に、スレッシュホールド
電圧Ｖ_thが変化する。また、電流変化は

【００２４】

【数３】 と表される。よって、強誘電体１８の誘電率ε_f の増大
により、これに対応するドレイン電流Ｉ_DSが変化分とし
て出力される。

【００２５】強誘電体１８の誘電率ε_f は、３００〜１
０００と極めて大きいため、この誘電率ε_f の変化がわ
ずか１％でもドレイン電流Ｉ_DSは大きく変化する。この
ため、メモリのみならず、アナログ素子やニューロ素子
にも使用可能となる。本発明は、従来の分極の変化、即
ち分極領域（domain）の反転を利用したものではない。

【００２６】以下、これを図４の（Ａ）乃至（Ｃ）を参
照して説明する。同図の（Ａ）はＣ−Ｖ特性を示す図
で、ここでは誘電率ε−Ｖ特性を示している。また、
（Ｂ）はＱ_SW−Ｖ特性を示す図で、ここで電荷量Ｑ
_SWは、保持分極量Ｐ_r の２倍に相当する。（Ｃ）は
（Ａ）及び（Ｂ）中の各点に相当する分極領域の構造
（structure）を示している。

【００２７】ここで、記号“↓”は下向き分極状態を、
“↑”は上向きを表し、（０），（Ｉ），（II），（II
I ）は各状態である。（Ｉ）及び（II）の状態は“↓”
に書き込み後、わずかに“＋”（正）の電圧をかけた場
合である。ここで、（III ）の状態は、抗電圧Ｖ_C に相
当する電圧である。同図（Ｂ）のＱ_SW−Ｖ特性図からわ
かるように、（II）の状態は、電荷量Ｑ_SWの立ち上る直
前の点である。即ち、（Ｉ）及び（II）の状態は、分極
反転又は（III ）の状態にみられる分極領域の一部変化
（Partial Switching ）を伴わない反転である。

【００２８】（II）及び（Ｉ）の状態は、分極の変化は
ないが、誘電率（容量）εには大きな変化があり、これ
は特に、表面や粒界（grain boundary）の近くの空間電
荷領域の緩和現象と密接に結びついているものと考えら
れる。表面や粒界の空間電荷層がＣ−Ｖ特性やヒステリ
シス特性にどう関わるかは、T.Mihara et al "Proc,Int
ernational Symposium of Integrated Ferroelectrics
- 91" P.116 (1991)に詳しく開示されている。

【００２９】この（Ｉ）及び（II）の緩和状態又は（II
I ）の一部変化（Partial Switching ）の状態は抗電界
Ｅ_c 以下の弱い電界により、“↓”のような強く束縛さ
れた状態から、何らかの緩和された状態で且つ不可逆の
過程が起ったものと考えられる。

【００３０】この現象を利用した図１の（Ａ）の強誘電
体ゲートトランジスタは、図４の（Ｄ）に示すようなド
レイン電流Ｉ_DS−ゲート電圧Ｖ_g 特性を示す。ここで、
“０”状態とは“↓”下向き分極を示し、“１”状態と
は（Ｉ），（II），（III ）の状態を示す。実際に使用
する場合は、（Ｉ）及び（II）の状態が好ましい。（II
I ）の状態は、すでに一部変化を起こしているので、変
化電荷量（Switchingcharge）が出てしまう。この変化
電荷量は、第１回目のパルスでは大きく、第２回目以降
は小さい。即ち、第１回目と第２回目以降でドレイン電
流ＩDSが違ってくる。

【００３１】図１の（Ｃ）は、与える電圧のシークエン
スを示している。ここで、Ｖ_g はゲート電圧、Ｖ_D はド
レイン電圧を示す。また、Ｖ_SUはセットアップ（消去）
電圧、Ｖ_W は書き込み電圧、Ｖ_DRは読み出しドレイン電
圧をそれぞれ示している。

【００３２】まず、消去サイクルでは、負のセットアッ
プ電圧ＶSUをゲート電圧Ｖ_g として与える。この場合、
ドレイン１４はソース１２と同じレベル且つ基板電圧Ｖ
_SUB＝Ｖ_D ＝Ｖ_S の状態が望ましい。

【００３３】その後、書き込みサイクルでは、ゲート電
圧Ｖ_g として、抗電圧Ｖ_C よりも小さく、且つ図４の
（Ａ）乃至（Ｃ）に於ける（Ｉ）及び（II）、又は場合
によっては（III ）の電圧を加える。これによって、強
誘電体１８に書き込まれて、誘電率（容量）εが増大す
る。この容量εは、例え電圧を取り去ったとしても、保
存される。

【００３４】次に、読み出しサイクルに於いては、ドレ
イン電圧Ｖ_D として、読み出しドレイン電圧Ｖ_DRの電圧
を加える。この読み出しドレイン電圧Ｖ_DRも、上記書き
込み電圧Ｖ_W より小さくなければならない。書き込み電
圧Ｖ_W より小さいと、強誘電体１８の状態、即ち誘電率
（容量）εは変化せず、メモリの状態は変化しない。即
ち、非破壊読み出しが可能となる。出力される信号は、
ドレイン電流Ｉ_DSに示すようになる。

【００３５】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。 （第１実施例）図５の（Ａ）乃至（Ｃ）は、本発明の第
１実施例を示す図である。

【００３６】特に、（Ａ）はｎチャネルの強誘電体ゲー
トトランジスタ（ＦＴＧ）である。このｎ型ＦＴＧは、
ｐ型Ｓｉ基板１０の上に、ｎ⁺ の高濃度拡散層であるソ
ース領域１２及びドレイン領域１４を形成する。この場
合、不純物にＰ，Ａｓ等を使用し、濃度は１０¹⁹〜１０
²²ｃｍ^-3とする。ｘ_j （接合層）は０．５〜０．１μｍ
が望ましい。この上に、自然酸化膜をつけないようにク
リーンに保って、強誘電体１８を堆積する。

【００３７】ここで、強誘電体１８の材料はよらない
が、通常、Ｓｉ表面に直接、強誘電体をつけることは極
めて難しい。つまり強誘電体の結晶化のための酸素中で
の熱処理で、表面のＳｉ−強誘電体界面の酸化、又はシ
リサイド化によって、好ましくない酸化膜が生じたり、
直列の容量がはいり、抗電圧を上げ且つ強誘電体の分極
量Ｐを小さくしてしまう。そこで、強誘電体材料の内で
も、Ｓｉとの界面が極めて安定しているＢｉ系の強誘電
体を使用するのが好ましい。また、ＬｉＮｂＯ₃，Ｌｉ
ＴａＯ₃ ，ＮａＮＯ₂ ，ＢａＭｇＦ₄ ，ＢｉＴａＯ₃ ，
ＢａＴｉＯ₃ ，（Ｂａ，Ｓｎ）ＴｉＯ₃ 、もちろんＰＺ
Ｔ，ＰＬＺＴや他のタングステン−ブロンズ系でも良
い。また、堆積の方法は何でも良い。通常、ゾルゲル法
（Sol −ｇｅｌ），スパッタリング，ＭＯＣＶＤが用い
られる。

【００３８】強誘電体１８の上には、上部電極２０を形
成する。この電極２０としては、特性を最も引き出すた
めには、Ｐｔ，Ａｇ等の金属を用いて、酸素中でアニー
ルすることが好ましい。もちろん、多結晶Ｓｉ，Ａｌ，
ＴｉＮ，Ｔｉ，Ｔａ，等、別の材料を使用しても良い。

【００３９】同図の（Ｂ）は、ｐ型ＦＧＴの構造を示す
図で、同図（Ａ）のｎ型ＦＧＴと逆極性の半導体を用い
たものである。即ち、ｎ型Ｓｉ基板１０’上にｐ^＋ の
高濃度拡散層であるソース領域１２’及びドレイン領域
１４’が形成され、その上に強誘電体１８が堆積され
て、上部電極２０が形成されている。同図の（Ｃ）は、
上記ｎ型及びｐ型のＦＧＴのドレイン電流Ｉ_DS−ゲート
電圧Ｖ_g の特性を、同一の図内に示すものである。本実
施例では、分極

【００４０】

【数４】 の量が、極性のみではなく、誘電率（容量）εそのもの
の変化なので、ｐ型もｎ型も同一の割合でドレイン電流
Ｉ_DSが増加すると言うメリットがある。 （第２実施例）図６は、本発明の第２実施例のＦＧＴの
構造を示す図である。本実施例の場合、強誘電体が２層
（１８，２２）となっている。

【００４１】通常、Ｂｉ系のレイヤードペロブスカイト
構造の強誘電体は、Ｓｉとの整合は良いが、誘電率εが
小さく、分極量Ｐも小さい。一方、ＰＺＴ等のＰｂ系ペ
ロブスカイト強誘電体は分極量Ｐや誘電率εが大きい
が、Ｓｉとの整合は悪い。このため、Ｂｉ系レイヤード
ペロブスカイトを下地（強誘電体層２２）に、ＰＺＴを
その上（強誘電体層１８）にする、２層構造としてい
る。この場合、最初から多結晶で考えると、ラテスミス
マッチ（lattice mismatch）はあまり問題にならない。
但し、結晶化温度の高いものを第１層（２２），ＰＺＴ
のように結晶化温度の低いものを上部（１８）とする。 （第３実施例）

【００４２】図７は、本発明の第３実施例のＦＧＴの構
造を示す図である。本実施例は、上記第２実施例に於け
る第１層の強誘電体２２の代りに、誘電体２４を使用し
たものである。

【００４３】通常、強誘電体は、誘電率ε＝２００〜１
０００と大きいため、この緩和によるΔεの効果を出す
ためには、極めて大きい誘電率εを持つ誘電体でなけれ
ば意味がある。例えば、Ｔａ₂ Ｏ₅ ，ＢＳＴ，（Ｂａ，
Ｓｒ）ＴｉＯ₃ ，ＢａＴｉＯ₃ ，ＳｒＴｉＯ₃ ，ＹＯ₃
等が考えられる。この内、いくつかは強誘電体である
が、ここでは誘電体として使う。

【００４４】この誘電体フィルム２４の厚さは、誘電率
εによって変化する。ゲート酸化膜のトータルな容量を
大きくするためにも、ε／ｄの値を、強誘電体１８と同
程度にする必要がある。 （第４実施例）

【００４５】図８は、本発明の第４実施例のＦＧＴの構
造を示す図である。本実施例の場合、Ｓｉ界面に誘電体
２４を介してメタル２６を作り、その上に強誘電体１８
を積層する。

【００４６】ＰＺＴのようなＰｂ系ペロブスカイト強誘
電体は、分極量Ｐが３０μＣ／ｃｍ² 、誘電率ε＝１０
００以上、Δε＝１００〜２００程度と極めて大きい
が、その能力を最大限引き出すには、酸化時に酸化した
りシリサイド化しない高融点ＰｔやＡｓ等の貴金属が必
要である。このため、同図に示すように、メタル２６の
上に強誘電体１８を堆積する方式を取る。 （第５実施例）図９の（Ａ）及び（Ｂ）は、メモリの駆
動まで考えた場合のメモリセルである。

【００４７】図９の（Ａ）は、ＦＧＴ２８と、２個のパ
スゲートトランジスタ（ＭＯＳＦＥＴ）３０，３２を含
むメモリセルの回路構成図であり、（Ｂ）はその具体的
なテバイス構造（メモリセル）の一例である。即ち、２
個の多結晶Ｓｉによるパスゲート３４，３６を先に形成
し、その後、多結晶Ｓｉを酸化してＳｉＯ₂ （保護膜）
３８を形成し、その内の２個のゲート３４，３６間のＳ
ｉＯ₂ を取り除き、ここへ強誘電体１８を形成する。即
ち、セルフアライン型でコンパクトに作る。 （第６実施例）

【００４８】図１０の（Ａ）は、ＦＧＴ２８と１個のパ
スゲートトランジスタ３０を含むメモリセルの回路構成
図であり、（Ｂ）はそのメモリセルを具現化するための
構造である。構造的には、第５実施例の簡略形であるた
め、その詳細は省略する。 （第７実施例）図１１の（Ａ）は、メモリ回路の一例を
示す。メモリセル４０としては、前述の第５実施例の構
成のものを使用している。

【００４９】同図の（Ｂ）は、そのタイムチャートであ
る。即ち、メモリのセル選択は、行選択線Ｗ_i ，列選択
線Ｄ_i を選択することにより行う。メモリへの消去は、
行選択線Ｗ_i を選び、ゲート電圧Ｖ_F と、ソース電圧Ｖ
_C ，ドレイン電圧Ｖ_D で決定する。書き込みは、セル４
０を行選択線Ｗ_i と列選択線Ｄ_i で選択して、ゲート電
圧Ｖ_F にわずかの書き込み電圧Ｖ_W を与えることにより
行う。また、読み出しは、行選択線Ｗ_i と列選択線Ｄ_i
で選択して、列選択線Ｄ_i の電圧Ｖ_D （もちろん書き込
み電圧Ｖ_W 以下）を、電流としてセンスアンプ４２で検
出する。 （第８実施例）

【００５０】図１２は、よりメモリセルを単純化した場
合の、つまり第６実施例の構造のメモリセル４４を使用
した場合のメモリ回路を示す図である。この場合、列方
向の全ビットは、同一のタイミングで消去されることと
なる。

【００５１】

【発明の効果】以上詳述したように、本発明によれば、
強誘電体ゲートトランジスタを、ＳＲＡＭやＤＲＡＭと
同一の書き込み，消去，読み出し時間を持った非破壊型
の不揮発性メモリとして使用できるようにした強誘電体
ゲートトランジスタメモリセルの駆動方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】（Ａ）乃至（Ｃ）はそれぞれ本発明の原理を適
用した強誘電体ゲートトランジスタを示す図で、（Ａ）
は回路図、（Ｂ）は構造図、（Ｃ）はタイミングチャー
トである。

【図２】本発明の原理を説明するための強誘電体の容量
−電圧特性を示す図である。

【図３】本発明の原理を説明するための分極した状態か
ら１部デポール又は一部変化した状態を示す強誘電体の
容量−電圧特性を示す図である。

【図４】（Ａ）乃至（Ｄ）はそれぞれ本発明の原理を説
明するための図で、（Ａ）は強誘電体のＣ（ε）−Ｖ特
性図、（Ｂ）はＱ_SW−Ｖ特性図、（Ｃ）は（Ａ）及び
（Ｂ）中の各点に相当する分極領域の構造を示す図、
（Ｄ）は図１の（Ａ）の強誘電体ゲートトランジスタの
Ｉ_DS−Ｖ_g 特性図である。

【図５】（Ａ）乃至（Ｃ）はそれぞれ本発明の第１実施
例を示す図で、（Ａ）はｎ型強誘電体ゲートトランジス
タの構造図、（Ｂ）はｐ型強誘電体ゲートトランジスタ
の構造図、（Ｃ）は（Ａ）及び（Ｂ）の強誘電体ゲート
トランジスタのＩ_DS−Ｖ_g 特性を同一の図内に示すもの
である。

【図６】本発明の第２実施例の強誘電体ゲートトランジ
スタの構造図である。

【図７】本発明の第３実施例の強誘電体ゲートトランジ
スタの構造図である。

【図８】本発明の第４実施例の強誘電体ゲートトランジ
スタの構造図である。

【図９】（Ａ）及び（Ｂ）はそれぞれ本発明の第５実施
例を説明するための図で、（Ａ）はメモリセルの回路構
成図、（Ｂ）はその構造図である。

【図１０】（Ａ）及び（Ｂ）はそれぞれ本発明の第６実
施例を説明するための図で、（Ａ）はメモリセルの回路
構成図、（Ｂ）はその構造図である。

【図１１】（Ａ）及び（Ｂ）はそれぞれ本発明の第７実
施例を説明するための図で、（Ａ）は第５実施例の構成
のメモリセルを用いたメモリ回路の回路構成図、（Ｂ）
はそのタイミングチャートである。

【図１２】本発明の第７実施例を説明するための第６実
施例の構成のメモリセルを用いたメモリ回路の回路構成
図である。

【図１３】強誘電体のヒステリシス特性図である。

【図１４】（Ａ）乃至（Ｃ）はそれぞれ従来の強誘電体
ゲートトランジスタの構造を示す図である。

【符号の説明】

１０，１０’…半導体基板、１２，１２’…ソース領
域、１４，１４’…ドレイン領域、１６…チャネル領
域、１８，２２…強誘電体薄膜、２０…電極、２４…誘
電体、２６…メタル、２８…強誘電体ゲートトランジス
タ（ＦＧＴ）、３０，３２…パスゲートトランジスタ
（ＭＯＳＦＥＴ）、３４，３６…パスゲート、３８…Ｓ
ｉＯ₂ （保護膜）、４０，４４…メモリセル、４２…セ
ンスアンプ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三原 孝士 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 中野 洋 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の型の半導体上に第２の型のソース
   及びドレイン領域が形成され、これらソース及びドレイ
   ン領域間のチャネル領域上に強誘電体薄膜を形成し、そ
   の上部にゲート電極として導電性電極をつけた強誘電体
   ゲートトランジスタ構造を有する強誘電体ゲートトラン
   ジスタメモリセルに於いて、 前記強誘電体に第１の電圧を加えて分極を第１の方向に
   分極化してメモリ情報を消却させ、 書き込み時には、前記強誘電体の抗電圧よりも低く且つ
   前記第１の電圧とは逆極の第２の電圧を前記強誘電体に
   加えることによりメモリ情報を書き込み、 読み出し時には、前記ドレインに前記第２の電圧よりも
   低く且つ前記第１の電圧とは逆極の第３の電圧を加えて
   ドレイン電流を読み取ることによりメモリ情報を読出
   す、 ことを特徴とする強誘電体ゲートトランジスタメモリセ
   ルの駆動方法。