JPH04171758A

JPH04171758A - Ｍｉｍ構造半導体メモリ

Info

Publication number: JPH04171758A
Application number: JP2298230A
Authority: JP
Inventors: Masamichi Morimoto; 森本　正倫; Hiroshi Nakano; 洋中野
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1990-11-02
Filing date: 1990-11-02
Publication date: 1992-06-18
Anticipated expiration: 2015-03-27
Also published as: JP3024995B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体メモリ装置に係り、特に導電体（Ｍｅｔ
ａｌ）−絶縁物（Ｉｎｓｕｌａｔｏｒ）−導電体（Ｍｅ
ｔａｌ）のＭＩＭ構造の非線形導電率素子を有するメモ
リ装置に関する。

（従来技術）一般に格納されるデータの保持時間か原理的には、無限
大という特徴を持つ強誘電体からなる記憶保持部（媒体
）が用いられる半導体メモリ装置がある。この半導体メ
モリ装置を構成するには、前記記憶保持部のほかに、デ
ータを読出し／書込みする制御を行うスイッチ部が必要
となる。

前記スイッチ部には、通常、ＭＯＳスイッチ若しくは、
ＭＩＭスイッチか用いられている。

これらのスイッチの特徴として、ＭＩＭスイッチは、比
較的形成し易く、また、記憶保持部上にも形成できる便
利なスイッチである。しかし切換え動作に関しては、Ｍ
ＯＳスイッチより動作が遅い。

このようなＭＩＭスイッチを用いたメモリ素子には、例
えば、本発明出願人か出願した特願平１−８４４４６号
に開示される第７図に示したＭＩＭスイッチとキャパシ
タを組み合わせてｌセルとし、該セルを２次元アレイに
形成したメモリ素子かある。

このメモリ素子には、強誘電体キャパシタが用いられて
いないが、キャパシタ材料に強誘電体を用いるものとし
て、本発明出願人が出願した特願平１−２４５２６０号
に開示されている。このメモリ素子は、情報担体に関し
て、分極電荷をどちらに担わせるか区別されていず、又
その使い分けが行われていない。

第７図の２次元アレイは、ＭＩＭスイッチ１とキャパシ
タ２の直列接続したセル（以下、ＭＩＭセルと称する）
３を格子状に配置したＸ、Ｙアドレス型の２次元メモリ
アレイである。

この２次元メモリアレイへの書込みは、前記Ｘ。

ＹアドレスのＸ、Ｙライン４，５のそれぞれ１ラインを
選択して所望セルに書込みを行う。

また読出しは、同様に所望セル３を選択して、前記書込
みに対して逆バイアスを印加して読出し、読出されたデ
ータをキャパシタ６に充電して、アンプ７によって充電
されたキャパシタ電圧を増幅して読み出すことにより行
う。

そして第８図は、前記ＭＩＭセルの積層構造を示す断面
図である。

この構造は、例えば、絶縁性を有するガラス等の基板８
上に第１導電体電極９が形成される。その導電体電極り
上に絶縁体膜１０を形成し、さらにその上層に第２導電
体電極１１を形成している。

そして第２導電体電極１１に入力端子Ｖｌｎ及び、第１
導電体電極５に出力端子ｖ　ｏｕｔが設けられている。

さらに前記第１導電体電極９には、一端が接地されるキ
ャパシタ１２の他端が接続されている。

また、ｒＲ，Ｗｏｍａｃｋ　ｅｔ　ａｌ　Ｐｒｏｃ、ｏ
ｒＩＥＥＥ　ｌ５ｃｃ１９８９　Ｐ２４２〜２４３」に
は、半導体基板上に形成されるＭＯＳスイッチをデータ
の入出力用スイッチとして用いた強誘電体メモリに関す
ることが記載されている。

このＭＯＳスイッチを用いた強誘電体メモリ構成を第９
図に示す。

すなわち、各セルは、強誘電体キャパシタ１３とＭＯ３
ＦＥＴ１４からなるメモリ素子１５である。前記メモリ
素子ユ５はワード線１６とビット線１７ａ、１７ｂにそ
れぞれ接続され、格子状に配置されている。そして所望
のメモリ素子１５を選択してアドレスとデータの入出力
が行われる。

ここから読み出されたデータ出力はセンスアンプ〕８で
読み取られる。

（発明が解決しようとしている課題）しかし、前述した従来のＭＩＭスイッチとキャパシタ（
強誘電体キャパシタを含む）からなるメモリ素子は、デ
ータの呼び出される速度が、最高速度でも、ＩＯμｓｅ
ｃ程度と他の構造のメモリ素子と比較すると遅い。

ところが、処理時間の高速化に伴い、入力時間以上に高
速アクセスを要求されている。他にも、従来の前記メモ
リ素子の構成では、ＭＩＭスイッチが両極性スイッチと
しての特徴が必ずしも十分利用されていない。

また、ＭＯＳスイッチを用いたメモリ素子においては、
ＭＯ８構造に形成するにあって、製造工程が複雑であり
、集積化するために多くの問題点が残されている。さら
に従来から多用されるＭＯＳスイッチを用いたメモリ素
子は、１個のＭＯＳスイッチで複数のセルのデータの入
出力制御を行っているため、本来のＭＯＳスイッチの有
するスイッチング駆動性能を低下させて使用されている
。

そこで、本発明は、構造が簡素化されスイッチング駆動
が高速で両極性を有するＭＩＭスイッチで構成されたメ
モリ素子を提供することを目的とする。

（課題を解決するための手段）本発明は上記目的を達成するために、半導体基板上に形
成された絶縁膜を介して設けられたゲート電極と該ゲー
ト電極の両側に形成された電流通路電極からなる出力手
段と、前記出力手段のゲート電極上に形成された強誘電
体膜からなる分極電荷蓄積手段と、前記分極電荷蓄積手
段の強誘電体膜上に形成される第１の導電膜−ラングミ
ュア・ブロジェット膜の絶縁体トンネル層−第２の導電
膜のＭＩＭ積層構造の非線形導電率素子からなる入力手
段とで構成されるＭＩＭ構造半導体メモリを提供するこ
とができる。

（作　用）以上のように構成されたＭＩＭ構造の半導体メモリ素子
は、入力用素子としての両極性（正負）の情報も保持で
きるＭＩＭ構造のスイッチを用いて、強誘電体への書き
込み手段としてすぐれ、且つ読出し速度の高速化（１０
〜１００　ｎ　５ｅｅ）ができる。

さら−に前記強誘電体膜上にＭＩＭ構造のスイッチが形
成できるため構造の簡素し高集積化が図れる、と共に前
記強誘電体膜への正負電極双方の分極電荷と同一スイッ
チで書き込みができるため、構造が簡略化され集積度が
向上できる。また、格納された情報が電荷の形で長時間
に渡って直接的に読出しすることが可能になる。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａ）乃至（Ｃ）は、本発明に係る第１実施例と
して、メモリ素子の回路構成を示し、第２図（ａ）及び
（ｂ）はそのメモリ素子の積層構造を示す。

すなわち第１図（ａ）に示すメモリ素子の回路構成は、
ＭＩＭスイッチ２０が強誘電体キャパシタ２１を介して
ノーマリオン型のＭＯＳＦＥＴ・　　２２のゲートと直
列接続されて構成される。そして前記ＭＩＭスイッチ２
０の他方は、複数の書込み線のうちの１つの書込み線Ｗ
ｘに接続される。

また前記ＭＯ８ＦＥＴ２２の電流通路は、一端が書き込
み線若しくは読出し線（Ｗｙ、Ｒｙ）に接続され、他端
が１つの読出し線Ｒｘに接続される。

また、第１図（ｂ）は前記ＭＩＭスイッチ２０の等価回
路の構成を示す。つまり前記ＭＩＭスイッチ２０は、非
線形導電率素子であり、絶縁トンネル膜を両側から金属
膜で挟んだ構造を有するため、電流が双方向に流れるよ
うに配置されたダイオード２０ａと、これに並列接続さ
れたキャパシタ２０ｂによって構成されている。

そして第１図（Ｃ）には、強誘電体キャパシタ２１の等
価回路の構成を示す。つまり、いずれか一方に流れる電
流源２１ａと、これに並列接続されたキャパシタ２１ｂ
によって構成されている。

そして第２図（ａ）に示すように、そのメモリ素子の積
層構造は、まず半導体基板２４上にゲート酸化膜２５が
形成される。さらに前記ゲート酸化膜２５上にフローテ
ィングゲート電極２６が形成される。このフローティン
グゲート電極２６を覆うように、例えばポリイミド等の
強誘電体膜２７が形成される。

−１０＝さらに前記強誘電体膜２７上にＭＩＭスイッチとなる第
１の導電体膜２８とトンネル絶縁膜２９と第２の導電体
膜３０とが積層されて形成される。

また、第２図（ｂ）に示した構造は、半導体基板２４上
にケート酸化膜２５か形成され、その上層に強誘電体膜
２７が形成される。さらに前記強誘電体膜２７上にラン
グミュア・ブロジェット膜のトンネル絶縁膜２９と第２
の導電体膜３０とが積層されて形成される。

これはＭＩＭスイッチ２０がＭＯ８ＦＥＴ２２のゲート
に強誘電体キャパシタ２１を介して接続させる方法とし
て、第２図（ｂ）のように直接的に、又は第２図（ａ）
のように間接的にゲート酸化膜上に強誘電体膜を設ける
場合である。

そして第２図（ａ）及び（ｂ）のどちら構造も、積層さ
れた各層が、後述する第４図に示す構造のように各層を
接続するための配線を設ける必要かなく、リークも非常
に小さく押えることができる。

従って、書き込まれた分極電荷はそのまま保持され、第
１図の示す前記強誘電体膜２７の有する並列容量にたま
る電荷によって中和する効果を無視できる。よって、第
１図に示す構成で分極電荷をゲートに印加して直接読取
ることか可能である。

なお、前記ＭＯ８ＦＥＴ２Ｂにノーマリオン型を用いた
のは、ノーマリオフ型では、例えばｎチャンネルの場合
、負信号が入力されたときゲート電圧により前記半導体
基板２４とチャンネル間で短絡する可能性がある。

次に第２の実施例として、第３図にメモリ素子の回路構
成を示し、第４図にはそのメモリ素子の積層構造を示す
。

第３図に示すように、ＭＩＭスイッチ３０の一方は、抵
抗Ｒ１が並列接続する強誘電体キャパシタ３１の一方に
接続される。また前記ＭＩＭスイッチ３０の他方は、複
数の書込み線のうちの１つの書込み線Ｗｘに接続され、
前記強誘電体キャパシタ３１の他方は書き込み線ｗｙに
接続される。

さらに前記ＭＩＭスイッチ３０の他方は、正方向のダイ
オード３２を介して、ＭＯＳトランジスタ３３のゲート
に接続される。そして前記ダイオ−１２＝一ト３２のカソードは、並列接続された抵抗Ｒ２とキャ
パシタＣＲを介して設置されている。

また、前記ＭＯＳトランジスタ３３の電流通路の一方は
読出し線Ｒｘに接続され、その他方は読出し線Ｒｙに接
続されている。

そしてこのような構成のメモリ装置は、強誘電体キャパ
シタ３１とＭＯＳトランジスタ３３間には、配線等を通
して弱い電流漏れか生じる。そのため−旦データが書き
込まれた分極電荷は、いずれは中和状態になる。

従って、この分極電荷からデータを読み出すには、電極
電荷に閾値電圧以上の電圧を強誘電体キャパシタ３１に
印加することにより、一時的に前記キャパシタＣＲに格
納させ、その後、ＭＯＳトランジスタ３３のゲートを通
して読出し線に読み出している。しかしこのような読出
しは、破壊読み出すになるため、再書込みさせてデータ
を保持させることが必要である。

そして第４図にこのメモリ素子の積層構造を示す。

このメモリ素子の構造は、まず半導体基板３４上にフィ
ールド絶縁膜３５とゲート絶縁膜３６が形成される。そ
して前記ゲート絶縁膜３６上にゲート電極膜３７が形成
され、さらに前記フィールド絶縁膜３５上に前記ゲート
電極膜３７に接続する金属からなる配線膜３８が形成さ
れる。

さらに前記配線膜３８′上に強誘電体膜３９か形成され
、前記強誘電体キャパシタ３１を構成する。

そして前記強誘電体膜３９上には、第１導電体膜４０−
ラングミュア・ブロジェット膜のトンネル絶縁膜４１−
第２導電体膜４２のＭＩＭ構造の前記ＭＩＭスイッチ３
０が形成される。

次に第５図は第４図のメモリ素子のセルを並べて２次元
アレイに構成したメモリ装置である。

このメモリ装置は、前述したメモリ素子のセル５１を格
子状に配置して、書込み線Ｗｘ、Ｗｙと読出し線Ｒｘ、
Ｒｙてそれぞれ配線したものである。

そして、読出しは、ＭＯＳトランジスタ５２の電流通路
（ソース・ドレイン間）に流れる電流を電流アンプ５３
等で出力される。ただし、簡略化のため、前記セルにお
けるキャパシタＣＲは省略し、前記ＭＯ３）ランジスタ
５２のゲート容量で代用している。この場合は、前記強
誘電体キャパシタ５４を前記ＭＯＳトランジスタ５２と
は別の場所に形成して配線で、前記強誘電体キャパシタ
５４と前記ＭＯＳトランジスタ５２のゲートを接続して
いる。

次に第６図に第３の実施例として、メモリ素子の回路構
成を示す。

このメモリ素子は前述した実施例１のメモリ素子を改良
したものであり、書込み線Ｗｘに接続されたＭＩＭスイ
ッチ５５が強誘電体キャパシタ５６に直列接続して、こ
の強誘電体キャパシタ５６が、読取り用のインバータ接
続されたＭＯＳトランジスタの各ゲートに接続している
。前記ＭＯＳトランジスタは、ｎチャンネル形ＭＯＳト
ランジスタ５７とｐチャンネル形ＭＯＳ）ランジスタ５
８の２個のトランジスタがインバータ接続されたもので
ある。

すなわち、前記強誘電体キャパシタ５６からインバータ
接続されたＭＯＳトランジスタの各ゲートに書込まれた
電荷の正負に応じて、どちらか−方のＭＯＳ）ランジス
タが動作して、そのデータか読み取れるように構成され
ている。

以上のように構成されたＭＩＭ構造の半導体メモリ素子
は、入力用素子としての両極性（正負）の情報も保持で
きるＭＩＭ構造のスイッチを用いて、強誘電体への書き
込み手段としてすぐれ、且つ読出し速度の高速化（１０
〜１００　ｎ　５ｅｅ）ができる。

さらに前記強誘電体膜への正負電極双方の分極電荷と同
一スイッチで書き込みができるため、構造が簡略化され
集積度が向上できる。また、格納された情報が電荷の形
で長時間に渡って直接的に読出しすることが可能になる
。

また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。

［発明の効果コ以上詳述したように本発明によれば、構造が簡素で高集
積化され、スイッチング駆動が高速で両極性の情報も保
持できるＭＩＭ構造のスイッチで構成されたメモリ素子
を提供することができる。

【図面の簡単な説明】

第１図（ａ）乃至（Ｃ）は本発明に係る第１実施例のメ
モリ素子の回路構成を示す回路図、第２図（ａ）及び（
ｂ）は第１実施例のメモリ素子の積層構造を示す構造図
、第３図は第２の実施例のメモリ素子の回路構成を示す
回路、第４図は第２の実施例のメモリ素子の積層構造を
示す構造図、第５図は第４図のメモリ素子のセルを並べ
て２次元メモリアレイに構成した構成図、第６図は第３
の実施例のメモリ素子の回路構成を示す回、路図、第７
図はＭＩＭセルを格子状に配置したＸ、Ｙアドレス型の
２次元メモリアレイの構成図、第８図は第７図のＭＩＭ
セルの積層構造を示す断面図、第９図はＭＯＳスイッチ
を用いた強誘電体メモリの構成を示す構成図である。１．２０・・・ＭＩＭスイッチ、２，６，２０ｂ・・・
キャパシタ、−３・・・ＭＩＭセル、７・・・アンプ、
２０ａ・・・ダイオード、２１・・・強誘電体キャパシ
タ、２１ａ・・・電流源、２２・・・ノーマリオン型Ｍ
Ｏ８ＦＥＴ、２４・・・半導体基板、２５・・・ゲート
酸化膜、２６・・・フローティングゲート電極、２７・
・・強誘電体膜、２８・・・第１の導電体膜、２９・・
・トンネル絶縁膜、３０・・・第２の導電体膜、Ｗｘ、
Ｗｙ・・・書き込み線、Ｒｘ、Ｒｙ・・・読出し線。出願人代理人　弁理士　坪井　　淳Ｌ１″）　　　　ぐ０つ　　　　　Ｃつ（−５−一）＼才ＣつＮ　　　　　　　　　　　　　　　　　　　　　　　　
　　　＼↑■ 一一一へ−一一−Ｊ

Claims

【特許請求の範囲】１、半導体基板上に形成される絶縁膜を介して設けられ
たゲート電極及び、該ゲート電極の両側に形成された電
流通路電極からなる出力手段と、前記出力手段のゲート
電極上に形成された強誘電体膜からなる分極電荷蓄積手
段と、前記分極電荷蓄積手段の強誘電体膜上に形成される第１
の導電膜−ラングミュア・ブロジェット膜の絶縁体トン
ネル層−第２の導電膜のＭＩＭ構造の非線形導電率素子
からなる入力手段とを具備することを特徴とするＭＩＭ
構造半導体メモリ。２、半導体基板上に形成されたゲート酸化膜及び、該ゲ
ート酸化膜の両側に形成された電流通路電極からなる出
力手段と、前記ゲート酸化膜上に直接形成された強誘電体ラングミ
ュア・ブロジェット膜からなる分極電荷蓄積手段と、前記強誘電体ラングミュア・ブロジェット膜上に形成さ
れた絶縁体トンネル層及び該絶縁体トンネル層上に形成
された導電膜からなる入力手段とで構成され、積層され
た各手段が直接接続され、書き込まれたデータを分極電
荷として保持し、該分極電荷で直接前記出力手段を駆動
させてデータ出力させることを特徴とするＭＩＭ構造半
導体メモリ。３、ＭＩＭ積層構造の前記非線形導電率素子と前記強誘
電体キャパシタとが直列接続され、その接続箇所から整
流素子を介して前記出力手段の制御電極に接続され、前
記整流素子の出力される分極電荷を一時的に保持するキ
ャパシタが接続され、強誘電体キャパシタが分極電荷か
らデータを読み出すにあって、分極電荷の閾値電圧以上
の電圧を強誘電体キャパシタに印加することにより、一
時的に前記キャパシタに格納させた後、出力手段の制御
電極を駆動させて出力することを特徴とする請求項１記
載のＭＩＭ構造半導体メモリ。４、前記ＭＩＭ構造半導体メモリの各セルが３次元的に
配置されたアレイ構造を有する請求項１記載のＭＩＭ構
造半導体メモリ。５、前記ＭＩＭ構造半導体メモリの各セルが３次元的に
配置されたアレイ構造を有する請求項２記載のＭＩＭ構
造半導体メモリ。