KR102316937B1 - 셀렉터 전압 보상 기능을 갖는 자기 랜덤-액세스 메모리 - Google Patents
셀렉터 전압 보상 기능을 갖는 자기 랜덤-액세스 메모리 Download PDFInfo
- Publication number
- KR102316937B1 KR102316937B1 KR1020190162847A KR20190162847A KR102316937B1 KR 102316937 B1 KR102316937 B1 KR 102316937B1 KR 1020190162847 A KR1020190162847 A KR 1020190162847A KR 20190162847 A KR20190162847 A KR 20190162847A KR 102316937 B1 KR102316937 B1 KR 102316937B1
- Authority
- KR
- South Korea
- Prior art keywords
- current
- selector
- voltage
- circuit
- capacitor
- Prior art date
Links
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 14
- 230000015654 memory Effects 0.000 title abstract description 61
- 230000005415 magnetization Effects 0.000 claims abstract description 32
- 239000003990 capacitor Substances 0.000 claims description 57
- 230000000694 effects Effects 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 3
- 150000004770 chalcogenides Chemical group 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 27
- 230000000875 corresponding effect Effects 0.000 description 14
- 230000006399 behavior Effects 0.000 description 10
- 229920008347 Cellulose acetate propionate Polymers 0.000 description 8
- 238000009470 controlled atmosphere packaging Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000004088 simulation Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 5
- 230000005294 ferromagnetic effect Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000011664 signaling Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000005355 Hall effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000013403 standard screening design Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000011410 subtraction method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1697—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1693—Timing circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
자기 랜덤-액세스 메모리(MRAM) 회로가 본 명세서에서 제공된다. 하나의 예시적인 구현예에서, MRAM 회로는 셀렉터 소자와 직렬로 자기 터널 접합(MTJ) 소자에 연결된 제어 회로를 포함한다. 이 제어 회로는 셀렉터 소자가 도전 상태에 있을 때 셀렉터 소자를 통한 전류를 조정하도록 구성된다. 이 회로는 또한 셀렉터 소자를 통한 전류의 조정들에 기초하여 도전 상태에 있는 셀렉터 소자를 가로지르는 오프셋 전압을 보상하도록 구성된 보상 회로를 포함한다. MTJ 소자의 자화 상태를 보고하도록 출력 회로가 또한 구성된다.
Description
본 발명의 태양은 자기 터널 접합 소자(magnetic tunnel junction element)를 채용하는 자기 랜덤-액세스 메모리(magnetic random-access memory) 디바이스의 분야에 관한 것이다.
자기 랜덤-액세스 메모리(MRAM)는 정적(static) RAM(SRAM) 및 동적(dynamic) RAM(DRAM)과 같은 랜덤-액세스 메모리(RAM) 기술에 대한 저전력 및 비휘발성 대안을 제공하는 잠재력을 갖는 신흥 메모리/저장 기술이다. MRAM은 솔리드-스테이트 저장 드라이브(SSD)와 같은 대용량(bulk) 저장 환경에서 또한 채용될 수 있다. 그러나, MRAM은 DRAM-경쟁 디바이스에 통합하기 어려운 것으로 입증되었다. DRAM 디바이스는 전형적으로 대부분의 다른 경쟁 메모리 기술들을 능가하는 밀도 및 비트당 비용(per-bit cost)을 갖는다.
MRAM-기반 메모리를 위해 다양한 접근법이 채용될 수 있다. 하나의 그러한 접근법은 교차점 구성(cross-point configuration)을 포함하는데, 이는 저항성 RAM 기술에 또한 적용될 수 있다. 교차점 구성에서, 메모리 셀들이 행(row)들 및 열(column)들을 통해 연결된 큰 어레이들로 배열되고, 이때 행과 열의 각각의 접합부에 메모리 셀이 있다. 그러나, 교차점 구성은 MRAM과 같은 이들 신흥 메모리 기술을 사용하여 고밀도 구성으로 형성하기 어려울 수 있다. 프로그래밍 동작 동안 각각의 셀을 격리시키는 선택 회로로 메모리 셀들이 개별적으로 배열될 때 어려움이 발생할 수 있다. 일부 MRAM 구현예는 각각의 메모리 셀에 연결된 3-단자 트랜지스터들을 가지며, 이는 MRAM 디바이스의 목표 밀도를 감소시키면서 연관된 부품 수를 상당히 증가시킨다.
자기 랜덤-액세스 메모리(MRAM) 회로가 본 명세서에서 제공된다. 하나의 예시적인 구현예에서, MRAM 회로는 셀렉터 소자(selector element)와 직렬로 자기 터널 접합(MTJ) 소자에 연결된 제어 회로를 포함한다. 이 제어 회로는 셀렉터 소자가 도전 상태(conductive state)에 있을 때 셀렉터 소자를 통한 전류를 조정하도록 구성된다. 이 회로는 또한 셀렉터 소자를 통한 전류의 조정들에 기초하여 도전 상태에 있는 셀렉터 소자를 가로지르는 오프셋 전압을 보상하도록 구성된 보상 회로를 포함한다. MTJ 소자의 자화 상태(magnetization state)를 보고하도록 출력 회로가 또한 구성된다.
본 발명의 많은 태양은 하기 도면들을 참조하여 더 잘 이해될 수 있다. 이들 도면과 관련하여 몇몇 구현예가 설명되지만, 본 발명은 본 명세서에 개시된 구현예로 제한되지 않는다. 그와 반대로, 모든 대안, 수정, 및 등가물을 포함시키고자 한다.
도 1은 일 구현예에서의 메모리 어레이 및 연관된 회로를 예시하는 도면.
도 2는 일 구현예에서의 메모리 셀을 예시하는 도면.
도 3은 일 구현예에서의 메모리 셀에 대한 예시적인 제어 및 출력 회로를 예시하는 도면.
도 4는 일 구현예에서의 메모리 셀에 대한 예시적인 제어 및 출력 회로를 예시하는 도면.
도 5는 일 구현예에서의 메모리 셀의 예시적인 시그널링 및 성능을 예시하는 도면.
도 6은 일 구현예에서의 메모리 셀에 대한 예시적인 제어 및 출력 회로를 예시하는 도면.
도 7은 일 구현예에서의 메모리 셀의 예시적인 시그널링 및 성능을 예시하는 도면.
도 8은 일 구현예에서의 메모리 셀의 예시적인 동작들을 예시하는 도면.
도 9는 일 구현예에서의 셀렉터 소자의 예시적인 특성들을 예시하는 도면.
도 1은 일 구현예에서의 메모리 어레이 및 연관된 회로를 예시하는 도면.
도 2는 일 구현예에서의 메모리 셀을 예시하는 도면.
도 3은 일 구현예에서의 메모리 셀에 대한 예시적인 제어 및 출력 회로를 예시하는 도면.
도 4는 일 구현예에서의 메모리 셀에 대한 예시적인 제어 및 출력 회로를 예시하는 도면.
도 5는 일 구현예에서의 메모리 셀의 예시적인 시그널링 및 성능을 예시하는 도면.
도 6은 일 구현예에서의 메모리 셀에 대한 예시적인 제어 및 출력 회로를 예시하는 도면.
도 7은 일 구현예에서의 메모리 셀의 예시적인 시그널링 및 성능을 예시하는 도면.
도 8은 일 구현예에서의 메모리 셀의 예시적인 동작들을 예시하는 도면.
도 9는 일 구현예에서의 셀렉터 소자의 예시적인 특성들을 예시하는 도면.
종래의 트랜지스터-기반 메모리 및 저장을 대체할 수 있는 몇몇 메모리 저장 기술이 등장하였다. 이들은 저항성(resistive) 랜덤-액세스 메모리(RRAM), 상변화(phase-change) 메모리(PCM), 및 자기 랜덤-액세스 메모리(MRAM)뿐만 아니라 다른 것들을 포함한다. 이들 중에서도, MRAM은 임베디드 SRAM에 대한 저전력 대안을 제공하고, 독립형 DRAM에 대한 비용 효과적인 비휘발성 대체를 제공하는 잠재력을 갖는다. DRAM과 경쟁하거나 이를 대체하기 위해, MRAM은 충분히 조밀한 어레이들로 형성되어야 한다. 이는 DRAM의 저비용 및 고밀도로 인해 난제일 수 있고, MRAM은 DRAM의 낮은 오류 레벨을 나타내도록 만들어져야 한다. 교차점 어레이는 MRAM의 조밀한 어레이를 구현하기 위한 하나의 접근법이다. MRAM 셀은 전형적으로 이진 비트를 나타내는 2개의 저장 상태를 가지며, 이때 각각의 상태는 본질적으로 선형인 전류-전압 관계를 갖는다. 따라서, 어레이들에서 MRAM 셀들을 서로 전기적으로 격리시키기 위해 개별의 또는 별개의 선택 디바이스가 전형적으로 사용된다. 이들 선택 디바이스는 음성/양성 금속 산화물 반도체 트랜지스터와 같은, 3-단자 트랜지스터 셀렉터를 포함할 수 있다. 그러나, 각각의 메모리 셀에 대해 트랜지스터 셀렉터를 포함시키는 것은 셀렉터의 큰 크기뿐만 아니라 게이트 제어 라인들을 각각의 메모리 셀에 경로설정할 필요성으로 인해 셀 크기를 크게 증가시키고 MRAM 어레이들에 대한 밀도를 감소시킬 수 있다. 또한, 전술된 2개의 MRAM 상태의 셀 저항은 전형적으로 저항 값들이 단지 2 내지 3배 떨어져 있기 때문에, 채용되는 임의의 셀렉터는 비선형 거동을 가져야 한다. 이러한 비선형 거동은 저전압에서 높은 저항 및 고전압에서 낮은 저항에 대응할 것이다. 또한, 바람직한 셀렉터는 또한 문턱 스위칭(threshold switching) 거동을 가질 수 있고, 여기서 일단 문턱 전압과 같은 문턱 스위칭 조건이 충족되면, 셀렉터는 어느 정도의 히스테리시스와 함께 선택된 상태로 유지된다.
본 명세서에서 논의된 바와 같은 MRAM 셀들은 하나 이상의 자성 상태로서 데이터를 저장하는 하나 이상의 자성 소자로 형성될 수 있는 비휘발성 메모리(non-volatile memory, NVM) 소자를 포함한다. MTJ 디바이스는 전형적으로 강자성 층의 자화 상태를 가역적으로 스위칭하기 위해 스핀 분극된 전류(spin polarized current)를 채용한다. MTJ는 자기-저항 효과인 터널 자기 저항(tunnel magnetoresistance, TMR)을 사용하여 동작한다. MTJ는 전형적으로 전자들이 하나의 강자성 층으로부터 다른 강자성 층으로 양자 역학적으로 터널링할 수 있는 얇은 절연체 층에 의해 분리된 2개의 강자성 재료 층으로 구성된다. MTJ의 하나의 강자성 층은 고정된 자화 상태를 갖는 고정층(pinned layer)이라고 지칭될 수 있는 반면, MTJ의 다른 강자성 층은 자화 상태에서 변화할 수 있는 자유층(free layer)을 포함한다. 2개의 강자성 층을 분리하는 얇은 절연체를 포함하는 중간층이 산화물 재료 또는 다른 적합한 전기 절연체로 형성될 수 있다. MTJ의 자유층 및 고정층을 회로 내의 다른 구성요소들에 인터페이스하기 위해 전기 단자들이 형성될 수 있다.
MTJ 소자들의 수직 또는 평행 배열들이 MRAM 셀들에서 채용될 수 있는데, 이는 대응하는 반도체 기판(substrate)의 표면에 대해 MTJ 소자 내의 자기 모멘트들에서의 바람직한 정렬 방향과 연관된 자기 이방성(magnetic anisotropy)의 유형을 나타낸다. 제1 유형의 MTJ 구성은 균일한 수직 스핀-전달 토크(spin-transfer torque, STT) 배열을 포함하는데, 이는 전형적으로 적어도 3개의 적층된 재료 층으로 형성된 2-단자 디바이스를 포함한다. 이들 3개의 층은 고정층과 자유층 사이에 배치된 터널 장벽 층을 포함한다. 자유층 및 고정층은 STT MTJ의 2개의 단자에 연결된다. 다른 유형의 MTJ는 3-단자 스핀 홀 효과(Spin Hall Effect, SHE) MRAM 셀에서 채용될 수 있는 스핀 궤도 토크(spin orbit torque, SOT) MTJ 소자를 포함한다.
전술된 STT MTJ 소자와 같은 MTJ 소자는 전형적으로 내부에 저장된 상이한 논리 값들 또는 데이터 값들에 대응할 수 있는 2개의 상이한 상태에 놓일 수 있다. 이들 상태는 MTJ 소자의 자화 상태에 의존하는데, 이는 MTJ 소자에 의해 현재 나타내어진 자기 저항 값에 대응한다. 본 명세서에서 논의된 MTJ 소자의 변경가능한 자화 상태들은 2개의 상태, 즉 평행 상태 및 반평행(anti-parallel) 상태 사이에서 변경될 수 있다. 평행 상태는 MTJ 소자의 자유층과 고정층이 동일한 자화 상태에 있을 때 발생한다. 반평행 상태는 MTJ 소자의 자유층과 고정층이 상이한 자화 상태에 있을 때 발생한다. 자화 상태들에 데이터 값들이 할당될 수 있는데, 예컨대 다른 구성들 중에서도, 반평행 상태에 대한 논리 '0' 및 평행 상태에 대한 논리 '1'이 있다.
이제 MTJ 소자를 채용하는 MRAM 디바이스를 구현하기 위한 향상된 구조로 가면, 도 1이 제시된다. 도 1은 메모리 어레이(110) 및 다양한 주변 회로를 포함하는 메모리 시스템(100)을 예시하는 시스템 다이어그램이다. 이러한 주변 회로는 다양한 제어, 인터페이스, 및 감지 회로를 포함한다. 도 1에서, 시스템(100)은 행 디코더 회로(120), 열 디코더 회로(130), 감지 회로(140), 출력 회로(150) 및 버퍼 회로(160)를 추가로 포함한다. 다양한 통신 링크 및 신호 라인이 도 1에 도시되어 있지만, 이들 라인의 특정 구현예는 달라질 수 있다. 전형적으로, 행 및 열 신호 라인들이 메모리 어레이(110)에 채용되어 교차점 메모리 배열을 형성할 것이다. 이 교차점 메모리 배열은 행 및 열의 각각의 접합부에서 메모리 셀을 포함한다. 메모리 어레이(110)는 따라서 'm' 수량의 행 및 'n' 수량의 열을 포함하여, 개별 메모리 셀에 각각 대응하는 접합부들의 'm' x 'n' 어레이를 생성할 수 있다. MRAM 유형의 메모리 셀이 도 1에서 논의되지만, 다른 메모리 기술이 교차점 메모리 배열에 채용될 수 있다.
도 1은 또한 예시적인 메모리 셀 상세도(101)를 포함한다. 상세도(101)는 메모리 어레이(110)의 일부분의 구성요소-레벨 도면을 도시하지만, 이 도면은 명확성을 위해 단순화된다. 전형적으로, 상세도(101)의 연관된 구성요소들은, 다른 것들 중에서도, 포토리소그래피, 확산, 침착, 에피택셜 성장, 에칭, 어닐링, 및 이온 주입과 같은, 반도체 웨이퍼 처리 및 미세 제작에서 발견되는 기술들을 사용하여 반도체 기판 상에 형성된다. 상세도(101)는 행 라인(114) 및 열 라인(115)을 포함한다. 행 라인(114)과 열 라인(115) 사이의 물리적 접합부에 선택가능 MRAM 셀(111)이 위치된다. 선택가능 MRAM 셀(111)은 MTJ 소자(112) 및 셀렉터 소자(113)를 포함한다. 이들 소자에 대한 추가 상세 내용이 아래에서 논의된다. 상세도(101)는 교차점 메모리에서의 메모리 셀들의 예시적인 구성으로서 제공된다. 메모리 어레이(110)와 같은 교차점 메모리에서의 행과 열의 각각의 접합부는 상세도(101)에 도시된 바와 유사한 MRAM 셀 배열을 포함할 수 있다. 또한, 메모리 어레이(110)의 구현 동안 다양한 상호접속부, 금속화, 절연체, 단자, 및 다른 소자가 포함될 수 있다.
행 디코더(120) 및 열 디코더(130)는 전형적으로, 다른 동작들 중에서도, 판독, 기입, 및 소거 동작들을 제어하도록 구성된 제어 회로에 연결될 것이다. 행 디코더(120) 및 열 디코더(130) 각각은 제어 회로에 의해 지시된 바와 같이 메모리 어레이(110)의 특정 행들 및 열들을 인에이블/디스에이블하기 위한 라인 선택 회로 및 로직을 포함한다. 라인 선택 회로는 선택 트랜지스터, 버퍼, 인버터, 전류 및 전압 리미터 회로, 전송 게이트, 및 다른 유사한 회로를 포함할 수 있다. 이러한 방식으로, 메모리 어레이(110) 내의 메모리 셀들은 판독, 기입, 또는 소거될 수 있다.
판독 동작 동안, 감지 회로(140)가 선택된 메모리 셀의 출력을 감지한다. 감지 회로(140)는 감지 증폭기, 비교기, 레벨 시프터뿐만 아니라 다양한 다른 지원 회로를 포함할 수 있다. 감지 회로(140)는 선택된 메모리 셀의 출력의 표현을 출력 회로(150)에 제공한다. 출력 회로(150)는 표현을 데이터 값으로 해석하기 위한 출력 회로를 포함하는데, 이는 도 2, 도 3, 도 4, 및 도 6에서의 후술되는 다양한 향상된 회로를 포함할 수 있다. 이들 데이터 값은 요구되는 논리 표현에 대응하는 전압 레벨을 갖는 이진 값을 포함할 수 있다. 아래에서 논의되는 바와 같이, 출력 회로(150)는 메모리 어레이(110)로부터 데이터 비트를 판독할 때 셀렉터 소자가 감지된 전압에 미치는 영향을 감소시키거나 제거할 수 있다. 버퍼(160)는 데이터 링크(161)를 통해 하나 이상의 외부 시스템으로 전송하기 전에 출력 회로(150)에 의해 결정된 데이터 비트를 저장하기 위해 포함된 디지털 메모리 소자를 포함할 수 있다. 일부 예에서, 열 디코더(130), 감지 회로(140), 출력 회로(150), 및 버퍼(160)의 부분들은 회로 블록들로 조합되거나 유사한 회로 구성요소들을 통해 공유될 수 있다.
이제 도 1로부터의 선택가능 메모리 셀(111)뿐만 아니라 다양한 지원 회로의 상세한 구현예로 가면, 도 2가 제공된다. 도 2는 연관된 행/열 드라이버 회로 및 메모리 셀을 갖는, 교차점 메모리 어레이에서의 단일 '접합부'를 나타낸다. 구체적으로, 도 2는 전류 제어 회로(210), 전류 미러(212), 출력 회로(220), 선택가능 MRAM 셀(230), 행 드라이버(240), 및 열 드라이버(241)를 포함하는 회로(200)를 포함한다. 선택가능 MRAM 셀(230)은, MRAM 소자(231) 및 셀렉터(238)에 의해 각각 표현되는 도 1의 MTJ 소자(112) 및 셀렉터 소자(113)를 갖는, 도 1로부터의 선택가능 메모리 셀(111)의 예시적인 구현예를 포함할 수 있다. 선택가능 MRAM 셀(230)은 단일 셀렉터(S) 및 단일 MTJ 소자에 의해 형성된 "1S-1MTJ" 유형의 MRAM 셀이라고 지칭될 수 있다. 선택가능 MRAM 셀(230)은 도 1에서의 행 라인(114) 및 열 라인(115)에 대해 도시된 바와 같은, 교차점 메모리 어레이의 행/열 접합부에 형성될 수 있다. 따라서, 행 라인(251)은 도 1에서의 행 라인(114)에 대응할 수 있고, 열 라인(252)은 도 1에서의 열 라인(115)에 대응할 수 있다. 도 1의 행/열 접합부들에서의 다른 메모리 셀들은 도 2에 도시된 것과 유사한 배열들을 가질 수 있지만, 변형들이 가능하다.
MRAM 소자(231)는 이러한 예에서 STT 유형의 MTJ 소자인 MTJ 소자(232)를 포함한다. MTJ(232)는 대응하는 전기 펄스들을 사용하여 소거, 기입 및 판독된다. 그러나, 이들 전기 펄스는 전형적으로 사실상 양극성(bipolar)인데, 이는 열 드라이버(242) 및 행 드라이버(241)에 의해 MRAM 소자(231)에 걸쳐 제1 극성 또는 제2 극성으로 인가될 수 있는 제어 전압 또는 제어 전류를 지칭한다. 대응하는 전기 펄스들이 생성될 때 선택된 행 또는 열의 다른 MRAM 소자들이 실수로 소거, 기입 및 판독되는 것을 방지하기 위해, MRAM 소자(231)와 직렬로 셀렉터(238)가 포함된다.
셀렉터(238)는 도 2에서의 양극성 셀렉터를 포함하는 2-단자 셀렉터 소자이다. 셀렉터(238)는 칼코게나이드 오보닉 문턱 스위치(chalcogenide ovonic threshold switch) 또는 휘발성 도전성 브리지를 포함할 수 있지만, 다른 기술이 채용될 수 있다. 셀렉터(238)는, 일단 문턱 전압(Vt)과 같은 문턱 조건이 초과되고 셀렉터(238)가 도전 상태에 놓이면, 셀렉터(238)의 2개의 단자 사이에 도전성(예컨대, 낮은 상대 저항) 브리지를 형성한다. 문턱 조건을 초과하는 것에 의한 셀렉터(238)의 활성화 후에, 셀렉터(238) 상에 충분한 전류 또는 전압이 존재하는 한, 셀렉터(238)는 비활성 상태에 비해 낮은 저항을 갖는 활성 상태로 유지된다. 히스테리시스 문턱 아래로 떨어지는 것과 같이, 일단 충분한 전류 또는 전압이 존재하지 않으면, 셀렉터(238)는 비활성 상태(높은 상대 저항)로 변경된다. 이때, 셀렉터(238)의 2개의 단자 사이의 도전성 경로는 붕괴되거나 비활성화된다. 히스테리시스 거동은 셀렉터(238)에서 제어될 수 있다. 셀렉터(238)에 의해 나타내어지는 히스테리시스의 양은 MRAM 소자(231)에 인가되는 전압과 직접 관련된다. 구체적으로, 셀렉터(238)는 '온(on)' 상태로 될 때, MRAM 소자(231)를 포함하는 MTJ(232)와 직렬로 전압원으로서 작용한다. 이러한 전압원의 크기는, 본 명세서에서 오프셋 전압이라고 지칭되고 본 명세서에서 VOFFSET이라고 또한 지칭되는, 유지 전압에 대응한다. 이러한 오프셋 전압은 MTJ(232)의 현재 자화 상태의 정확한 판독을 방해할 수 있다.
셀렉터(238)의 예시적인 특성들이 도 9에 도시되어 있다. 도 9는 다양한 전압 및 전류에 걸친 셀렉터(238)의 거동을 예시하는 그래프(900)를 포함한다. 그래프(900)의 수직 축은 셀렉터 전류, 또는 셀렉터(238)를 현재 통과하고 있는 전류에 대응한다. 그래프(900)의 수평 축은 셀렉터 전압, 또는 셀렉터(238)를 현재 가로지르는 전압에 대응한다. 그래프(900)의 하부 좌측 사분면 및 상부 우측 사분면은 양극성 방식으로 셀렉터(238)의 거동을 도시한다. 하부 좌측 사분면은 음의 셀렉터 전류(-Iselector)를 갖는 음의 극성을 예시하는 반면, 상부 좌측 사분면은 양의 셀렉터 전류(+Iselector)를 갖는 양의 극성을 예시한다. 다른 예들에서 연관된 극성들이 반전될 수 있고, 셀렉터(238)의 양극성 특성은 전형적으로 극성과 관련하여 대칭이다.
그래프(900)는 음극성 및 양극성 둘 모두에서 셀렉터(238)의 전류-전압(IV) 곡선을 예시한다. 이러한 IV 곡선은 도 9에서 플롯 부분(901 내지 904)들에 의해 표현된다. 셀렉터(238)는 그래프(900)에서 비선형 응답을 나타낸다. 셀렉터(238)의 '오프' 상태는 낮은 인가된 전압들에서 높은 디바이스 저항 및 낮은 누설 전류(Ilk)에 대응한다. 이러한 '오프' 상태는 그래프(900)에서 플롯 부분(903 및 904)들에 의해 표현된다. 셀렉터(238)의 '온' 상태는 높은 인가된 전압(>Vt)들에서 낮은 디바이스 저항에 대응하고, 그래프(900)에서 플롯 부분(901 및 902)들에 의해 표현된다. Rson은 대응하는 플롯 부분들의 기울기에 대응하는데, 이는 각각의 극성에 대한 셀렉터(238)에 대한 '온' 저항을 포함한다. 셀렉터(238)는 문턱 스위칭 거동을 나타내는데, 여기서 일단 문턱 전압(Vt)이 초과되면(>Vt), 셀렉터(238)는 높은 저항 '오프' 상태(플롯 부분(903 및 904)들)로부터 낮은 저항 '온' 상태(플롯 부분(901 및 902)들)로 변경된다.
셀렉터(238)의 히스테리시스 거동이 또한 그래프(900)에 도시되어 있다. 그래프(900)에서의 히스테리시스 거동은 셀렉터 '온' 상태 전류-전압(IV) 곡선을 외삽함으로써 얻어진 전압 축 상의 점들에 대응한다. 구체적으로, 이러한 히스테리시스는 인가된 전압이 Vt 아래인 Vh로 떨어질 수 있는 곳 및 Vt가 초과된 후에 대응한다. 또한, 이러한 히스테리시스 거동은 대응하는 전류 한계치(Ih)를 갖는데, 그 아래에서 셀렉터는 상태를 '오프' 상태로 스위칭할 수 있다. 셀렉터(238)의 실제 성능뿐만 아니라 '온' 및 '오프' 저항 값들은 제조 변동, 디바이스 크기, 및 다른 구현예-특정 상세 사항에 기초하여 달라질 것이다. 따라서, '온' 상태에 있을 때 셀렉터(238)에 의해 나타내어지는 오프셋 전압이 또한 달라질 수 있다. 본 명세서의 예들은 셀렉터(238)의 오프셋 전압의 효과를 감소시키기 위한 향상된 보상 기술들뿐만 아니라 어레이 내의 상이한 셀렉터들 사이의 오프셋 전압의 변동에 대한 보상을 제공한다.
도 2로 돌아가면, 예시적인 회로(200)가 도시되어 있다. 동작시, 회로(200)의 '저'전위 측에 위치된 전류 미러(212)에 의해 회로(200)의 부분들을 통해 전류(ILIMIT)가 제한된다. 도 2에서 VLOW라고 지칭되는 회로(200)의 저전위 측은 저전위 또는 저전압, 즉 전형적인 경우에 0V에 연결되는 회로의 단부에 대응한다. 전류 미러(212)에 의해 인출된 전류는 전류 제어 회로(210)에 의해 설정된 전류 한계치에 기초하여 달라지고, 이러한 한계치의 제어는 아래에서 더 상세히 논의된다. 전류 제어 회로(210)는 따라서 선택가능 MRAM 셀(230)을 통한 전류를 제한하도록 구성된다. 일 실시예에서, 제어 회로(210)는 선택가능 MRAM 셀(230)에 대한 판독 동작 동안 채용되는 판독 전류를 제한한다. 동작시, 전류 미러(212)는, 트랜지스터(213 및 214)들의 게이트들의 특정 연결로 인해, 전류 제어 회로(210)에 의해 설정되는 전류 한계치가 무엇이든 이를 전류 미러(212)의 좌측으로부터 전류 미러(212)의 우측으로 미러링한다. 이러한 전류는 선택가능 MRAM 셀(230) 및 선택되지 않은 행 라인 및 선택되지 않은 열 라인과 같은 다른 직렬 접속된 회로 및 상호접속부를 통해 인출된다. 행 드라이버(241) 및 열 드라이버(242)는 선택가능 MRAM 셀(230)과 직렬 회로를 형성하는 연관된 행 라인(251) 및 열 라인(252)에 연결된다.
전류(ILIMIT)의 인가 동안, 전류 미러(212)에서 감지 전압(본 명세서에서 VSENSE라고 지칭됨)이 제시되는데, 이는 MTJ(232)의 상태를 감지하기 위해 사용된다. 이러한 감지 전압은 도 2에서 수학식(203)으로서 표시되는 하기 수학식과 같이 표현될 수 있다: 
. VREAD가 열 드라이버(242)에의 공급 전압으로서 인가되고, VOFFSET는 셀렉터(238)를 가로지르는 전압이고, RS는 MTJ(232)와 직렬인 라인들 및 구성요소들의 직렬 저항이고, RMRAM은 MRAM 소자(231)의 현재 나타내어진 저항이다. MRAM 소자(231)의 현재 나타내어진 저항(RMRAM)은 MTJ(232)의 자화 상태를 반영하고, 따라서 MRAM 소자(231) 내에 저장된 데이터 또는 비트 값을 나타낸다.
선택가능 MRAM 셀(230)을 가로지른 전압(VCOMBINED)은 ILIMIT*RMRAM에 대응한다. ILIMIT는 전형적으로 판독 방해(판독 동작들 동안 의도하지 않은 기입/프로그래밍)로부터 보호하기 위해 VCOMBINED가 약 0.1 내지 0.3V 사이이도록 설정된다. 따라서, VOFFSET의 변동은 약 10 내지 30 ㎷ 미만이어야 한다. 실제로, 그러한 특정 VOFFSET 범위 이내로 셀렉터를 제조하는 것은 어렵다. 예를 들어, 셀렉터가 1.3V의 오프셋 전압을 가지고 있다면, VOFFSET을 10 내지 30 ㎷로 제어하는 것은 VOFFSET을 < 2.5% 내로 제어하는 것을 암시할 것이다. 유리하게는, 본 명세서의 예들은 도 2에 도시된 셀렉터(238)와 같은 셀렉터의 오프셋 전압의 변동을 보상한다. 이들 예는 다른 예들 중에서도, 도 3에서의 보상 회로(320), 도 4에서의 보상 회로(420), 및 도 6에서의 보상(620)을 포함한다. 본 명세서에 제시된 예들은 셀렉터 VOFFSET의 변동을 실질적으로 무효화한다. 이러한 확대된 마진(margin)은 다른 변동 원인, 예를 들어, MRAM 직경 변동에 사용될 수 있다. 본 명세서에 제시된 예들은 DRAM 대체를 위해, 16 내지 64Gb 범위의 독립형 MRAM 제품들을 생성하는 데 유용할 것이다.
선택가능 MRAM 셀(230)의 MTJ(232)의 자화 상태를 감지하기 위한 3개의 예시적인 구현예가 아래에 나타나 있다. 각각의 예시적인 구현예에서, 출력 회로(220)는 VSENSE에서 전압 또는 전압들을 감지하기 위한 대응하는 구성을 갖는 반면, 전류 제어 회로(210)는 대응하는 ILIMIT 크기들에 대해 전류 미러(212)를 제어한다. 구체적으로, 아래의 예들은 복수의 전류 한계치(ILIMIT)를 적용하고, ILIMIT가 변화함에 따라 VSENSE가 어떻게 변화하는지를 감지한다. VOFFSET은 ILIMIT에 대하여 일정하므로, 최종 결과에서 VOFFSET가 보상될 수 있다. 많은 경우, 이러한 보상은 VSENSE에 대한 VOFFSET의 영향의 감산을 나타낸다. 이는 위에 언급된 수학식에서 ILIMIT에 대한 VSENSE의 수학적 도함수, 즉 수학식(203)의 도함수에 대응한다.
도 3은 제1 예시적 구현예(300)를 예시하기 위해 제시된다. 도 3에서, 출력 회로(220)는 보상 회로(320)를 포함한다. 보상 회로(320)는 커패시터(321) 및 전류 감지 회로(322)를 포함하고, 전류 감지 회로는 저전위(예컨대, 접지)에 연결된다. 이러한 예에서, Ca의 커패시턴스 값을 갖는 커패시터(321)가 도 2의 VSENSE 전기 노드에 연결된다. 또한, 전류 제어 회로(210)는 램프형(ramped) 전류(301)를 회로(200)에 인가하도록 구성된다. 이러한 램프형 전류(301)는 ILIMIT를 dILIMIT/dt의 일정한 비율로 증가시키고, 이는 도 3에서 ILIMIT_RAMP에 의해 표시되어 있다. VSENSE로부터 커패시터(331)를 통해 접지로 통과하는 커패시터 전류(ICAP)는 VSENSE의 도함수에 대응한다. 구체적으로, ICAP = dVSENSE/dt = Ca*dILIMIT/dt*(RS+RMRAM). 일단 ICAP이 결정되었다면, MRAM 셀(231)의 자화 상태는 RMRAM에 대해 결정된 값에 기초하여 결정될 수 있다. 유리하게는, VSENSE보다는 ICAP을 감지하는 것이 수학식(203)에서 VOFFSET(및 연관된 셀렉터 디바이스간 변동)의 영향을 감소시키거나 제거한다.
도 2에서, 전류 감지 회로(322)는 ICAP을 감지하기 위해 채용될 수 있다. 일례에서, 전류 감지 회로(322)는 전류 미러(212)에 대해 도시된 것과 유사한 전류 미러를 포함할 수 있다. 전류 미러에 대한 기준 전류가 ICAP 상태를 감지하기 위해 사용될 수 있다. 다른 예에서, 전류 감지 회로(322)는 커패시터(321)의 단자에 연결된 50 내지 100 킬로옴과 같은 특정 저항의 저항기를 포함할 수 있다. 이때 전류 감지 회로(322)는 비교기 또는 다른 유사한 회로를 이용하여 그 저항기에 걸친 전압 강하를 감지할 수 있다. 이러한 전압 강하는 ICAP을 결정하기 위해 사용될 수 있다.
그러나, 도 3에 도시된 구현예는 부분적으로 ICAP의 감지에서의 상대적 복잡성으로 인해 난제를 갖는다. 출력 회로(220)의 다른 예시적인 구현예(400)가 도 4에 제시되어 있다. 도 4에서, ILIMIT에 대한 2개의 상이한 값에 대해 VSENSE의 샘플들이 결정된다. 이어서 VSENSE의 2개의 샘플을 감산하여 결과를 얻는다. 이 결과는 수학식(203)의 이산 미분의 유형에 대응하고, 이어서 MRAM 셀(231)의 자화 상태를 결정하기 위해 사용된다. 도 3의 회로 및 기술에서와 같이, 도 4의 회로에 의해 결정된 결과는 또한 수학식(203)에서 VOFFSET(및 연관된 셀렉터 디바이스간 변동)의 영향을 감소시키거나 제거한다.
도 4에서, 출력 회로(220)는 보상 회로(420)를 포함한다. 보상 회로(420)는 VSENSE 상에 존재하는 전압을 커패시터(425, 426)들에 선택적으로 제공하는 몇몇 트랜지스터-기반 스위칭 소자들을 포함한다. 도 4에서, 도 3에서 행해지는 바와 같이, 커패시턴스 소자를 통한 전류의 직접 측정이 수행되지 않는다. 대신에, VOFFSET의 영향을 감소시키거나 제거하는 VOUT을 생성하기 위해 커패시터(425, 426)들을 사용하여 VSENSE에 대한 2개의 상이한 값이 감산된다.
제1 스위칭 소자(트랜지스터(421))는 제1 선택 신호(S1)에 연결된 게이트 단자를 갖고, 제2 스위칭 소자(트랜지스터(422))는 제2 선택 신호(S2)에 연결된 게이트 단자를 갖는다. 트랜지스터(421 및 422)의 드레인 단자들은 VSENSE에 연결된다. 커패시터(425, 426)들 각각은 대응하는 커패시턴스 값, 즉 도 4의 Cb 및 Cc를 갖는다. 특정 커패시턴스 값들은 구현예에 기초하여 달라질 것이지만, 이 예에서 Cb 및 Cc는 서로 동일한 값을 포함한다. 판독 트랜지스터(423, 424)들은 Cb 및 Cc에 의해 저장된 전압들 사이의 감산 동작을 수행할 뿐만 아니라 VOUT 상에 결과적인 전압을 제시하는 판독 회로를 포함한다. 구체적으로, 트랜지스터(423)의 게이트 단자는 제1 판독 제어 신호(READ A)에 연결되고, 트랜지스터(424)의 게이트 단자는 제2 판독 제어 신호(READ B)에 연결된다. 트랜지스터(421)의 소스 단자는 커패시터(425)의 제1 단자 및 트랜지스터(424)의 드레인 단자에 연결된다. 트랜지스터(424)의 소스 단자는 커패시터(426) 및 트랜지스터(422)의 소스 단자에 연결된다. 트랜지스터(423)의 소스 단자 및 커패시터(426)의 제2 단자는 접지 또는 0V와 같은 저전위에 연결된다. 보상 회로(420)로부터의 결과를 제시하는 VOUT이 트랜지스터(423)의 드레인 단자에 연결된다.
동작시, 전류 제어 회로(210)는 계단형 전류(401)를 회로(200)에 인가하도록 구성된다. 이러한 계단형 전류는 ILIMIT의 제1 상수 값, 즉 ILIMIT_1과, 이어서 ILIMIT의 제2 상수 값, 즉 ILIMIT_2에 대응한다. 이러한 예에서, ILIMIT_1은 ILIMIT_2보다 크지만, 다른 구성들이 가능하다. 예시적인 전류 한계치들은 ILIMIT_1의 경우 11 마이크로암페어(㎂)이고 ILIMIT_2의 경우 2 ㎂이다. 이들 전류 한계치는 전류 제어 회로(210)에 의해 선택되어 전류 미러(212)에 의해 미러링된 전류들을 생성하고, 전류 미러는 회로(200) 내의 적어도 MRAM 소자(231) 및 셀렉터(238)뿐만 아니라 연관된 행 및 열 라인들을 통해 전류들을 인출한다.
도 5는 보상 회로(420)에 대한 제어 시그널링을 상세히 설명하는 타이밍 다이어그램(500)을 예시한다. 다이어그램(500)에서, 셀렉터(238)는 문턱 전압 또는 문턱 전류와 같은 문턱 조건을 초과함으로써 '온' 상태로 변경된다. 다이어그램(500)의 플롯(501)에 도시된 바와 같이, 셀렉터(238)에 대한 문턱 전압(Vt)보다 높은 전압을 생성하는 전압이 선택가능 MRAM 셀(230)을 가로질러 설정될 수 있다. 구체적으로, VBITLINE과 VWORDLINE 사이의 차이로서, 또는 이 예에서 2.3V로서 전압이 설정된다. VBITLINE은 열 드라이버(242)에 의해 열 라인(252)에 인가된 전압에 대응한다. VWORDLINE은 행 드라이버(241)에 의해 행 라인(251)에 인가된 전압에 대응한다. 일단 셀렉터(238)가 '온' 상태에 놓이면, 전류가 셀렉터(238)를 통과할 수 있다. 그 전류가 히스테리시스 전류 값보다 높게 유지되는 한, 셀렉터(238)는 '온' 상태 또는 낮은 저항 상태에서 유지될 것이다. 전류가 히스테리시스 전류 값 아래로 떨어지면, 셀렉터는 '오프' 상태로 변경될 것이고, 높은 저항 상태로 인해 인식가능 전류를 통과시키는 것을 중단할 것이다.
선택가능 MRAM 셀(230)을 통한 전류에 제1 전류 한계치, 즉 11 ㎂에서의 ILIMIT_1이 적용된다. 이러한 제1 전류 한계치는 다이어그램(500)의 플롯(503)에서 볼 수 있다. 제1 선택 신호(S1) 및 제2 선택 신호(S2)는 연관된 트랜지스터(421, 422)를 활성 상태에 있도록 제어하는 고전압으로 유지되어, 대응하는 커패시터(425, 426)들이 다양한 전류 한계치들에 걸쳐 VSENSE 상에 제시된 전압들을 추적하게 한다. 구체적으로, ILIMIT_1이 적용되는 동안, 제1 선택 신호(S1)는 플롯(502)에 도시된 바와 같이 고전압(활성 상태)으로 구동되고, 이는 VSENSE 상에 제시된 전압을 노드(432) 및 커패시터(425)에 전달하도록 트랜지스터(421)를 제어한다. 커패시터(425)는 ILIMIT_1에서의 VSENSE의 이러한 값을 저장하고, 이어서 게이트 단자를 저전압(비활성 상태)으로 구동하여 커패시터(425)를 VSENSE로부터 격리함으로써 S1이 디스에이블된다. 선택가능 MRAM 셀(230)을 통한 전류에 제2 전류 한계치, 즉 2 ㎂에서의 ILIMIT_2가 적용된다. 이러한 제2 전류 한계치를 다이어그램(500)의 플롯(503)에서 볼 수 있다. ILIMIT_1로부터 ILIMIT_2로의 전이는 전자기 간섭 및 링잉(ringing)을 목표 레벨 아래로 유지하면서 보상 회로(420)의 원하는 동작 타이밍을 보장하기 위해 선택된 속도의 램프일 수 있다. ILIMIT_2가 적용되는 동안, 제2 선택 신호(S2)는 플롯(504)에 도시된 바와 같이 고전압(활성 상태)으로 구동되고, 이는 VSENSE 상에 제시된 전압을 노드(431) 및 커패시터(426)에 전달하도록 트랜지스터(422)를 제어한다. 커패시터(426)는 ILIMIT_2에서의 VSENSE의 이러한 값을 저장하고, 이어서 게이트 단자를 저전압(비활성 상태)으로 구동하여 커패시터(426)를 VSENSE로부터 격리함으로써 S2가 디스에이블된다.
일단 커패시터(425, 426)들 둘 모두가 특정 전류 한계치에 대해 VSENSE의 특정 샘플을 사용하여 충전되면, 커패시터(425, 426)들에 저장된 전압들 사이에 감산이 수행될 수 있다. 먼저, READ A 신호는 저전압으로 되어 트랜지스터(423)를 디스에이블하는 반면(플롯(505)), READ B 신호는 하이(high) 값으로 되어 트랜지스터(424)를 인에이블한다(플롯(506)). READ A 및 READ B 신호들의 이러한 구성은 커패시터(425, 426)들에 저장된 전압들이 트랜지스터(424)를 통해 서로 감산되게 하고 VOUT에서 결과적인 전압이 제시되게 한다. 이어서, 보상 회로(420)로부터의 출력 또는 결과가 다이어그램(500)에서의 근사 타이밍에 따라 도시된 바와 같이 VOUT에서 감지될 수 있다(감지). VOUT에서의 이 결과는 수학식(203)의 이산 미분의 계산에 대응하고, 이어서 MRAM 셀(231)의 자화 상태를 결정하기 위해 사용된다.
도 5에서의 다이어그램(510)은 보상 회로(420) 및 다이어그램(500)에 대해 전술된 이러한 프로세스를 사용한 시뮬레이션 결과를 도시한다. 다이어그램(510)의 시뮬레이션에서 셀렉터(238)로서 사용되는 특정 셀렉터는 85℃의 주변 온도에서 1.7V 문턱 전압(Vt)을 갖는 오보닉 문턱 스위치(OTS)이다. Cb 및 Cc에 대한 예시적인 커패시턴스 값이 또한 도시되어 있는데, 이때 다이어그램(510)에서 연관된 곡선들에 대한 10 펨토패럿(fF) 및 30fF의 예시적인 값들이 있다. 또한, 대응하는 MTJ 소자의 평행(P) 및 반평행(AP) 자화 상태에 의해 표시된, 연관된 MRAM 소자에 저장된 각각의 이진 값에 대한 곡선들이 도시되어 있다.
다이어그램(510)에서, 곡선(511, 512)들은 셀렉터(238)의 VOFFSET의 함수로서, 도 4 및 다이어그램(500)에 대해 전술된 프로세스를 사용함이 없이 VSENSE 감지 윈도우를 도시한다. 알 수 있는 바와 같이 VOFFSET에 따른 VSENSE의 큰 변동이 나타나 있다. 곡선(513 내지 516)들은 용량성 감산 방법을 사용하는 보상 회로(420)의 전압 VOUT을 도시한다. VOFFSET에 따른 이러한 전압 VOUT의 변동은 곡선(511 및 512)들에 대해 훨씬 적고, 용량성 감산 회로가 없는 곡선(511, 512)들에서 도시된 +/- < 1.2V의 마진과 비교하여, VOFFSET > +/-0.2V에 대한 마진이 얻어질 수 있다. 이러한 시뮬레이션에서 사용된 특정 셀렉터보다 더 낮은 누설을 갖는 셀렉터(238)에 대한 셀렉터를 사용하여 더 나은 결과들이 얻어질 것이다.
도 4 및 도 5에서 발견되는 회로, 구성, 및 동작은 다른 예시적인 구현예에서 더욱 단순화될 수 있다. 도 6은 이러한 예시적인 구현예(600)를 제시한다. 구현예(600)는 단일 커패시터(622) 및 단일 스위칭 소자(트랜지스터(621))를 채용하는 보상 회로(620)를 포함한다. 도 6에서, ILIMIT에 대한 2개의 상이한 값에 대해 VSENSE의 샘플들이 결정된다. VSENSE의 2개의 샘플을 커패시터(622)를 사용해 감산하여 결과를 얻는다. 이 결과는 수학식(203)의 이산 미분의 유형에 대응하고, 이어서 MRAM 셀(231)의 자화 상태를 결정하기 위해 사용된다. 도 3 및 도 4의 회로 및 기술에서와 같이, 도 6의 회로에 의해 결정된 결과는 또한 수학식(203)에서 VOFFSET(및 연관된 셀렉터 디바이스간 변동)의 영향을 감소시키거나 제거한다. 도 6에서, 도 3에서 행해지는 바와 같이, 커패시턴스 소자를 통한 전류의 직접 측정이 수행되지 않는다. 대신에, VOFFSET의 영향을 감소시키거나 제거하는 VOUT을 생성하기 위해 커패시터(622) 내에서 VSENSE에 대한 2개의 상이한 값이 감산된다.
도 6에서, 출력 회로(220)는 보상 회로(620)를 포함한다. VSENSE 상에 존재하는 전압이 커패시터(622)의 제1 단자에 연결된다. 보상 회로(620)는 커패시터(622)의 제2 단자를 접지 또는 0V와 같은 저전위에 대해 선택적으로 연결하거나 분리하는 단일 트랜지스터-기반 스위칭 소자(621)를 포함한다. 트랜지스터(621)는 제1 선택 신호(S1)에 연결된 게이트 단자를 갖는다. 트랜지스터(621)의 드레인 단자가 커패시터(622)의 제2 단자 및 VOUT에 연결되고, 트랜지스터(621)의 소스 단자가 저전위에 연결된다. 커패시터(622)는 대응하는 커패시턴스 값, 즉 도 6에서 Cd를 갖는다. 특정 커패시턴스 값들은 구현예에 기초하여 달라질 것이다. 보상 회로(620)로부터의 결과를 제시하는 VOUT이 트랜지스터(621)의 드레인 단자에 연결된다. 보상 회로(620)에서는 트랜지스터(423, 424)들과 같은 별개의 판독 회로가 필요하지 않다. 대신에, 트랜지스터(621) 및 커패시터(622)는 판독 회로를 포함할 뿐만 아니라 보상 회로를 포함한다.
동작시, 전류 제어 회로(210)는 계단형 전류(601)를 회로(200)에 인가하도록 구성된다. 이러한 계단형 전류는 ILIMIT의 제1 상수 값, 즉 ILIMIT_1과, 이어서 ILIMIT의 제2 상수 값, 즉 ILIMIT_2에 대응한다. 이러한 예에서, ILIMIT_1은 ILIMIT_2보다 크지만, 다른 구성들이 가능하다. 예시적인 전류 한계치들은 ILIMIT_1의 경우 11 마이크로암페어(㎂)이고 ILIMIT_2의 경우 2 ㎂이다. 이들 전류 한계치는 전류 제어 회로(210)에 의해 선택되어 전류 미러(212)에 의해 미러링된 전류들을 생성하고, 전류 미러는 회로(200) 내의 적어도 MRAM 소자(231) 및 셀렉터(238)뿐만 아니라 연관된 행 및 열 라인들을 통해 전류들을 인출한다.
도 7은 보상 회로(620)에 대한 제어 시그널링을 상세히 설명하는 타이밍 다이어그램(700)을 예시한다. 다이어그램(700)에서, 셀렉터(238)는 문턱 전압 또는 문턱 전류와 같은 문턱 조건을 초과함으로써 '온' 상태로 변경된다. 다이어그램(700)의 플롯(701)에 도시된 바와 같이, 셀렉터(238)에 대한 문턱 전압(Vt)보다 높은 전압을 생성하는 전압이 선택가능 MRAM 셀(230)을 가로질러 설정될 수 있다. 구체적으로, VBITLINE과 VWORDLINE 사이의 차이로서, 또는 이 예에서 2.3V로서 전압이 설정된다. VBITLINE은 열 드라이버(242)에 의해 열 라인(252)에 인가된 전압에 대응한다. VWORDLINE은 행 드라이버(241)에 의해 행 라인(251)에 인가된 전압에 대응한다. 일단 셀렉터(238)가 '온' 상태에 놓이면, 전류가 셀렉터(238)를 통과할 수 있다. 그 전류가 히스테리시스 전류 값보다 높게 유지되는 한, 셀렉터(238)는 '온' 상태 또는 낮은 저항 상태에서 유지될 것이다. 전류가 히스테리시스 전류 값 아래로 떨어지면, 셀렉터는 '오프' 상태로 변경될 것이고, 높은 저항 상태로 인해 인식가능 전류를 통과시키는 것을 중단할 것이다.
선택가능 MRAM 셀(230)을 통한 전류에 제1 전류 한계치, 즉 11 ㎂에서의 ILIMIT_1이 적용된다. 이러한 제1 전류 한계치는 다이어그램(700)의 플롯(703)에서 볼 수 있다. 제1 선택 신호(S1)는 제1 전류 한계치 동안 연관된 트랜지스터(621)를 활성 상태에 있도록 제어하는 고전압으로 유지되어, 대응하는 커패시터(622)가 제1 전류 한계치에 대해 VSENSE 상에 제시된 전압들을 추적하게 한다. 구체적으로, ILIMIT_1이 적용되는 동안, 제1 선택 신호(S1)는 플롯(702)에 도시된 바와 같이 고전압(활성 상태)으로 구동되고, 이는 트랜지스터(621)를 저전위에 연결되도록 제어한다. 커패시터(622)는 ILIMIT_1 동안 VSENSE 상에 존재하는 전압으로 충전할 수 있다. 전류 제어 회로(210)가 제2 전류 한계치(ILIMIT_2)를 적용하기 전에, 제1 선택 신호(S1)는 플롯(703)에 도시된 바와 같이 로우(low)로 구동되어, 트랜지스터(621)를 비활성 상태에 놓고 저전위에 대해 커패시터(622)의 제2 단자를 플로팅(floating)한다. 그러나, 커패시터(622)의 제1 단자는 여전히 VSENSE에 연결된다. 전류 제어 회로(210)가 제2 전류 한계치(ILIMIT_2)를 적용하면, VSENSE에 존재하는 전압은 제1 전류 한계치(ILIMIT_1) 동안 VSENSE의 초기에 샘플링된 값으로부터 연속적으로 감산된다. ILIMIT_1로부터 ILIMIT_2로의 전류의 전이 후에, VOUT에서의 커패시터(622)의 제2 단자에서의 전압이 보상 회로(620)의 결과에 대응한다. 이어서, 보상 회로(620)로부터의 출력 또는 결과가 다이어그램(700)에서의 근사 타이밍에 따라 도시된 바와 같이 VOUT에서 감지될 수 있다(감지). VOUT에서의 이 결과는 수학식(203)의 이산 미분의 계산에 대응하고, 이어서 MRAM 셀(231)의 자화 상태를 결정하기 위해 사용된다.
도 7에서의 다이어그램(710)은 보상 회로(620) 및 다이어그램(700)에 대해 전술된 이러한 프로세스를 사용한 시뮬레이션 결과를 도시한다. 다이어그램(510)의 시뮬레이션에서 셀렉터(238)로서 사용되는 특정 셀렉터는 85℃의 주변 온도에서 1.7V 문턱 전압(Vt)을 갖는 오보닉 문턱 스위치(OTS)이다. 다이어그램(710)에서 Cd에 대한 예시적인 커패시턴스 값들은 10fF으로 설정되지만, 다른 값들이 채용될 수 있다. 또한, 다이어그램(710)은 2개의 커패시터를 채용하는 보상 회로(420)와 하나의 커패시터를 채용하는 보상 회로(620) 사이의 비교를 도시한다. 보상 회로(620)의 단일 커패시터-기반 회로는 보상 회로(420)의 2-커패시터 회로보다 VOFFSET에 훨씬 덜 의존적인 결과를 제공한다. 유리하게는, 보상 회로(620)는 덜 복잡한 구성, 더 적은 부품 수를 갖고, VSENSE 및 VOUT에 대한 더 적은 총 커패시턴스를 제시하고, 보상 회로(420)보다 더 빠른 결과를 생성할 수 있다.
다이어그램(710)에서, 곡선(711, 713)들은 셀렉터(238)의 VOFFSET의 함수로서 보상 회로(420)를 사용하는 VSENSE 감지 윈도우를 도시한다. 곡선(712, 714)들은 셀렉터(238)의 VOFFSET의 함수로서, 보상 회로(620)를 사용하는 VSENSE 감지 윈도우를 도시한다. 알 수 있는 바와 같이, 곡선(712, 714)들에 대해서보다 곡선(711, 713)들에 대해 VOFFSET에 따른 VSENSE의 더 큰 변동이 나타나 있다. VOFFSET에 따른 이러한 전압 VOUT의 감소된 변동은 곡선(712, 714)들에 대해 훨씬 적고, 보상 회로(420)의 2-커패시터 감산 회로를 사용하는 곡선(711, 713)들에 도시된 +/- < 0.2V의 마진과 비교하여, 보상 회로(620)의 단일-커패시터 회로를 사용하여 VOFFSET > +/-0.1V에 대한 마진이 얻어질 수 있다. 이러한 시뮬레이션에서 사용된 특정 셀렉터보다 더 낮은 누설을 갖는 셀렉터(238)에 대한 셀렉터를 사용하여 더 나은 결과들이 얻어질 것이다.
이제 도 8은 본 명세서에서 논의된 다양한 회로 및 시스템의 동작을 예시하기 위해 제시된다. 도 8의 동작들은 도 2의 소자들과 관련하여 논의되지만, 상이한 소자들이 대신 채용될 수 있다. 도 8에서, 선택가능 MRAM 셀(230)로부터 판독된 전압들에 대해 보상이 수행된다. 이러한 보상은 선택가능 MRAM 셀(230)을 통해 전류를 통과시키는 것에 기인하는 전압들에 셀렉터(238)가 미치는 영향을 감소시킨다. 구체적으로, 셀렉터(238)는, 인에이블될 때, 디바이스 간에 달라질 뿐만 아니라 셀렉터(238)를 통과하는 전류에 기초하여 달라질 수 있는 특정 VOFFSET 속성을 갖는다. 따라서, MTJ(232)로 구성된 MRAM 소자(231)의 전압을 판독하는 것이 어려울 수 있다.
필수는 아니지만, 일부 예는 판독 동작 전에 소거 동작 또는 기입 동작을 수행할 수 있다. 구체적으로, MRAM 소자(321)는 선택적으로 초기 상태로 소거될 수 있고, 이어서 원하는 데이터 값이 MRAM 소자(321)에 기입되거나 프로그래밍될 수 있다. 다른 예에서, 동작 803 내지 동작 805에서 논의된 바와 같은 판독 동작이 MRAM 소자(321)의 현재 상태를 결정하기 위해 소거 또는 기입 동작 전에 수행될 수 있다. MRAM 소자(321)가 원하는 상태에 있다면, 소거 또는 기입 동작이 생략될 수 있다. 또 다른 예에서, 초기 상태로 소거함이 없이 또는 판독 동작을 통해 이전에 프로그래밍된 상태를 체크함이 없이 MRAM 소자(321)가 기입 또는 프로그래밍될 수 있다.
소거 동작이 요구될 때, 선택적인 동작 801이 수행될 수 있다. 동작 801에서, 먼저 선택가능 MRAM 셀(230)로부터 데이터가 소거된다. 이는 셀렉터(238)를 활성 또는 도전 상태로 스위칭하기 위해 요구되는 문턱 전압(Vt)을 초과하는 전압을 선택가능 MRAM 셀(230)을 가로질러 구동함으로써 달성될 수 있다. 일단 도전 상태에 있으면, 셀렉터(238)는 선택가능 MRAM 셀(230) 내에서 직렬 접속된 MTJ(232)를 소거하기 위해 사용되는 전류를 통과시킬 수 있다. 이러한 소거 동작은 MTJ(232)의 자화 상태를, 다른 값들 중에서도, 이진 '1' 또는 '0'을 나타낼 수 있는 원하는 초기 상태에 놓는다. 이 상태는 MTJ(232)의 평행(P) 또는 반평행(AP) 상태에 대응하고, 여기서 비교적 큰 전류가 바람직한 방향 또는 극성으로 MTJ(232)를 통과하여 전류 극성에 따라 MTJ(232)를 초기 상태(예컨대, P 또는 AP)로 강제할 수 있다. 셀렉터(238)는 양방향 또는 양극성 셀렉터 소자를 포함하므로, 셀렉터(238)는 MTJ(232)에 대해 어느 하나의 극성으로 전류를 통과시킬 수 있다.
도 1에 도시된 바와 같은 MRAM 셀들의 어레이에 채용될 때, 소거를 위해 목표 MRAM 셀에 도달하도록 특정 열 및 행 라인들이 선택될 수 있다. 도 1에 도시된 것과 같은 교차점 메모리 어레이들에서, 각각의 메모리 셀은 전형적으로 열 및 행 라인의 각각의 접합부에서 개별적으로 선택가능하다. 선택 동작을 제어하기 위해 다양한 열 및 행 선택 회로가 채용될 수 있다.
기록 동작이 요구될 때, 선택적인 동작 802가 수행될 수 있다. 선택가능 MRAM 셀(230)은 MRAM 소자(321)에 기입되거나 프로그래밍된 데이터 값을 가질 수 있다. 선택적인 동작 802에서, 셀렉터(238)를 활성 또는 도전 상태로 스위칭하기 위해 요구되는 문턱 전압(Vt)을 초과하는 전압을 선택가능 MRAM 셀(230)을 가로질러 구동함으로써 데이터가 기입된다. 일단 도전 상태에 있으면, 셀렉터(238)는 선택가능 MRAM 셀(230) 내에서 직렬 접속된 MTJ(232)를 프로그래밍하기 위해 사용되는 전류를 통과시킬 수 있다. 이러한 기입 동작은 MTJ(232)의 자화 상태를, 다른 값들 중에서도, 이진 '1' 또는 '0'을 포함할 수 있는 데이터 값을 나타내기 위해 원하는 상태에 놓는다. 이들 데이터 값 또는 데이터 상태는 MTJ(232)의 평행(P) 또는 반평행(AP) 상태에 대응하고, 여기서 전류가 바람직한 방향 또는 극성으로 MTJ(232)를 통과하여 전류 극성에 따라 MTJ(232)를 원하는 상태(예컨대, P 또는 AP)로 강제할 수 있다. 셀렉터(238)는 양방향 또는 양극성 셀렉터 소자를 포함하므로, 셀렉터(238)는 MTJ(232)에 대해 어느 하나의 극성으로 전류를 통과시킬 수 있다.
이제 향상된 판독 동작들의 논의로 가면, 선택가능 MRAM 셀(230)은 MRAM 소자(321)로부터 판독된 데이터 값을 가질 수 있다. 동작 803에서, 셀렉터(238)를 활성 또는 도전 상태로 스위칭하기 위해 요구되는 문턱 전압(Vt)을 초과하는 전압을 선택가능 MRAM 셀(230)을 가로질러 구동함으로써 선택가능 MRAM 셀(230)로부터 데이터가 판독된다. 일단 도전 상태에 있으면, 셀렉터(238)는 선택가능 MRAM 셀(230) 내에서 직렬 접속된 MTJ(232)의 현재 자화 상태를 판독하기 위해 사용되는 전류를 통과시킬 수 있다. 이러한 판독 동작은, 다른 값들 중에서도, 이진 '1' 또는 '0'을 포함할 수 있는, 데이터 값을 나타내는 이전에 프로그래밍된 자화 상태에 의존하는 전압을 MTJ(232)를 가로질러 생성한다. 이들 데이터 값 또는 데이터 상태는 MTJ(232)의 평행(P) 또는 반평행(AP) 상태에 대응하고, 여기서 전류가 바람직한 방향 또는 극성으로 MTJ(232)를 통과하여 현재 자화 상태를 반영하는 전압을 MTJ(232)를 가로질러 생성할 수 있다. 셀렉터(238)는 양방향 또는 양극성 셀렉터 소자를 포함하므로, 셀렉터(238)는 MTJ(232)에 대해 어느 하나의 극성으로 전류를 통과시킬 수 있다.
그러나, 도 2의 구현예에서, 판독 전류가 ILIMIT에 대해 지시된 극성으로, 즉 열 드라이버(242)로부터 열 라인(252)을 통해, 직렬 접속된 셀렉터(238) 및 MRAM 소자(231)를 통해, 행 라인(251), 및 행 드라이버(241)를 통해 전달된다. 동작시, 셀렉터(238)를 도전 상태로 변경하기 위해 전압이 채용될 수 있지만, 셀렉터(238) 및 MRAM 소자(231)에 의해 전달된 전류는 전류 미러(212)와 함께 전류 제어 회로(210)를 사용하여 크기가 제한된다. 이러한 전류는 VSENSE에서 하나 이상의 전압을 생성하기 위해 다양한 방식으로 제한된다. 도 3에 도시된 제1 예에서, VSENSE에서 램프형 전압을 생성하는 램프형 전류 한계치(301)가 채용된다. 보상 회로(320)는 VSENSE를 수신하고 셀렉터(238)의 VOFFSET 속성을 보상하기 위해 채용될 수 있다. 이러한 보상은 유리하게는 인가된 판독 전류에 의해 MTJ(232)를 가로질러 생성된 전압에 대한 VOFFSET의 영향을 감소시킬 뿐만 아니라, 셀렉터(238)에서의 디바이스간 변동성의 영향을 감소시킨다.
도 4에 도시된 제2 예에서, VSENSE에서 2개의 후속 전압을 생성하는 계단형 전류 한계치(401)가 채용된다. 보상 회로(420)는 VSENSE를 수신하고, VSENSE의 각각의 값을 일시적으로 저장하기 위해 채용될 수 있다. 제1 전류 한계치부터 저장된 VSENSE의 제1 값은 제2 전류 한계치로부터 저장된 VSENSE의 제2 값의 감산에 의해 감소된다. 보상 회로(420)는 따라서 이러한 감산된 결과로 셀렉터(238)의 VOFFSET 속성을 보상할 수 있다. 도 3의 것과 유사하게, 도 4에서 수행된 보상은 유리하게는 인가된 판독 전류에 의해 MTJ(232)를 가로질러 생성된 전압에 대한 VOFFSET의 영향을 감소시킬 뿐만 아니라 셀렉터(238)에서의 디바이스간 변동성의 영향을 감소시킨다. 그러나, 보상 회로(420)는 보상 회로(320)의 것보다 적은 회로 복잡성으로 이러한 보상을 달성한다.
도 6에 도시된 제3 예에서, VSENSE에서 2개의 후속 전압을 생성하는 계단형 전류 한계치(601)가 채용된다. 보상 회로(620)는 VSENSE를 수신하고, 제1 전류 한계치 동안 VSENSE의 제1 값을 일시적으로 저장하고, 제2 전류 한계치 동안 VSENSE의 제1(저장된) 값으로부터 VSENSE의 제2 값을 - 단일 커패시터 내에서 - 감산하기 위해 채용될 수 있다. 보상 회로(620)는 따라서 이러한 감산된 결과로 셀렉터(238)의 VOFFSET 속성을 보상할 수 있다. 도 4의 것과 유사하게, 도 6에서 수행된 보상은 유리하게는 인가된 판독 전류에 의해 MTJ(232)를 가로질러 생성된 전압에 대한 VOFFSET의 영향을 감소시킬 뿐만 아니라 셀렉터(238)에서의 디바이스간 변동성의 영향을 감소시킨다. 그러나, 보상 회로(620)는 심지어 보상 회로(420)의 것보다 적은 회로 복잡성으로 이러한 보상을 달성한다.
위에서 언급된 바와 같이, 다양한 전류 한계치로부터 기인하는 감지된 전압들에 기초하여, 출력 회로(220)는 출력 전압(VOUT)을 결정한다(804). MTJ(232)를 가로질러 생성된 전압에 대한 VOFFSET의 영향을 보상하기 위해 다양한 보상 회로가 포함될 수 있다. 그러나, 위에 언급된 보상 회로의 결과들은 전형적으로 VOFFSET의 영향이 감산되거나 달리 제거된 VSENSE의 도함수 또는 미분된 버전을 포함한다. 이는 도 2의 수학식(203)의 도함수 또는 미분된 버전에 의해 표현될 수 있다.
이어서 출력 회로(220)가 보상 회로로부터의 출력 전압에 기초하여 선택가능 MRAM 셀(230) 내의 MRAM 소자(231) 내의 데이터의 값을 결정한다(805). 일부 예에서, 출력 회로(220)는 MRAM 소자(231) 내의 MTJ(232)의 자화 상태를 결정하기 위해 VOUT에 대한 역도함수(anti-derivative), 적분, 또는 다른 수학적 조작을 계산한다. 추가 예에서, 출력 회로(220)는 MRAM 소자(231) 내의 MTJ(232)의 자화 상태를 결정하기 위해 VOUT을 직접 해석할 수 있다. 예를 들어, MRAM 소자(231) 내의 MTJ(232)의 자화 상태가 2개의 가능한 값(예컨대, 일례에서, 평행 및 반평행 상태들에 대응하는 '1' 및 '0')을 가진다면, 출력 회로(220)는 일단 VOFFSET가 VOUT으로부터 감소되거나 제거되면 2개의 상태 사이에서 상이한 전압을 결정할 수 있다. 따라서, VOUT의 2개의 상이한 전압 각각은 MRAM 소자(231) 내의 MTJ(232)의 특정 자화 상태에, 따라서 상이한 데이터 값들에 대응할 것이다. 이어서 데이터 값들은 하나 이상의 외부 시스템에 표시되는 상이한 논리 레벨들, 전압 레벨들, 또는 다른 표현들과 상관될 수 있다. 추가 예에서, 하나 이상의 외부 시스템으로 전송하기 전에 데이터 값들을 저장하기 위해 버퍼(160)가 채용될 수 있다.
포함된 설명들 및 도면들은 당업자에게 최상의 모드를 만들고 사용하는 방법을 교시하기 위해 특정 실시예들을 묘사한다. 본 발명의 원리들을 교시하기 위해, 일부 종래의 태양들은 단순화되거나 생략되었다. 당업자는 본 발명의 범주 내에 속하는 이들 실시예로부터의 변형을 이해할 것이다. 당업자는 전술된 특징부들이 다양한 방식으로 조합되어 다수의 실시예를 형성할 수 있다는 것을 이해할 것이다. 결과적으로, 본 발명은 전술된 특정 실시예들로 제한되는 것이 아니라, 청구항들 및 이들의 등가물들에 의해서만 제한된다.
Claims (20)
- 회로로서,
셀렉터 소자(selector element)와 직렬로 자기 터널 접합(magnetic tunnel junction, MTJ) 소자에 연결되고, 상기 셀렉터 소자가 활성 상태(active state)에 있을 때 상기 셀렉터 소자를 통한 전류를 조정하도록 구성되는 제어 회로;
상기 셀렉터 소자를 통한 전류 변화에 기초하여 전압을 감지함으로써 상기 활성 상태에 있는 상기 셀렉터 소자를 가로지르는 오프셋 전압의 영향을 감산(subtract)하도록 구성되는 보상 회로; 및
상기 MTJ 소자의 자화 상태(magnetization state)를 보고하도록 구성되는 출력 회로
를 포함하는, 회로. - 제1항에 있어서,
상기 제어 회로는 상기 셀렉터 소자를 통한 전류에 대한 상이한 한계치들을 포함하는 적어도 2개의 전류 조정들을 개시하도록 구성되고,
상기 보상 회로는 상기 오프셋 전압의 영향을 감소시키기 위해 상기 적어도 2개의 전류 조정들에 대해 계산된 산술 연산으로 상기 셀렉터 소자를 가로지르는 상기 오프셋 전압을 보상하도록 구성되는, 회로. - 제2항에 있어서, 상기 보상 회로는,
상기 MTJ 소자 및 상기 셀렉터 소자를 가로지르는 조합된 전압 강하에 대응하는 감지 전압에, 제1 단자에서 연결되는 커패시터;
상기 감지 전압에 따라 상기 커패시터를 충전하기 위해 상기 2개의 전류 조정들 중 제1 조정 동안 기준 전위에 상기 커패시터의 제2 단자를 연결하도록 구성되는 스위칭 소자
를 포함하고,
상기 스위칭 소자는 상기 2개의 전류 조정들 중 제2 조정 전에 상기 기준 전위로부터 상기 커패시터를 분리하도록 구성되며,
상기 보상 회로는 상기 셀렉터 소자를 가로지르는 상기 오프셋 전압의 영향을 감소시키기 위해 상기 2개의 전류 조정들 중 상기 제1 조정으로부터 상기 감지 전압을 감산하고 상기 2개의 전류 조정들 중 상기 제2 조정으로부터 상기 감지 전압을 감산하도록 구성되는, 회로. - 제2항에 있어서, 상기 보상 회로는,
상기 2개의 전류 조정들 중 제1 조정으로부터 생성된 감지 전압으로 제1 커패시터를 충전하도록 구성되는 제1 스위칭 소자로서, 상기 감지 전압은 상기 MTJ 소자 및 상기 셀렉터 소자를 가로지르는 조합된 전압 강하에 대응하는 상기 제1 스위칭 소자;
상기 2개의 전류 조정들 중 제2 조정으로부터 생성된 감지 전압으로 제2 커패시터를 충전하도록 구성되는 제2 스위칭 소자;
상기 제1 커패시터 및 상기 제2 커패시터에 연결되고, 상기 셀렉터 소자를 가로지르는 상기 오프셋 전압의 영향을 감소시키기 위해 상기 제2 커패시터 상에 존재하는 전압으로부터 상기 제1 커패시터 상에 존재하는 전압을 감산하도록 구성되는 판독 회로
를 포함하는, 회로. - 제1항에 있어서, 상기 전류의 조정들은 상기 MTJ 소자 및 상기 셀렉터 소자를 통해 지향되는 램프형(ramped) 전류를 인가하는 것을 포함하고,
상기 보상 회로는 상기 램프형 전류가 인가되는 동안 상기 셀렉터 소자를 가로지르는 상기 오프셋 전압의 영향을 감산함으로써 상기 셀렉터 소자를 가로지르는 상기 오프셋 전압을 보상하도록 구성되는, 회로. - 제5항에 있어서, 상기 보상 회로는,
상기 MTJ 소자 및 상기 셀렉터 소자를 가로지르는 조합된 전압 강하에 대응하는 감지 전압에 연결되는 커패시터;
상기 램프형 전류가 인가되는 동안 상기 감지 전압에 의해 상기 커패시터를 통해 유도된 전류에 기초하여 상기 MTJ 소자의 상기 자화 상태를 결정하도록 구성되는 판독 회로
를 포함하는, 회로. - 제6항에 있어서, 상기 판독 회로는,
상기 커패시터와 직렬로 연결되고, 상기 MTJ 소자의 상기 자화 상태를 결정하기 위해 상기 커패시터를 통해 유도된 전류를 감지하도록 구성되는 전류 미러(mirror)를 포함하는, 회로. - 제6항에 있어서, 상기 판독 회로는,
상기 커패시터와 직렬로 연결된 저항기를 포함하고,
상기 저항기는, 상기 MTJ 소자의 상기 자화 상태를 결정하기 위해 상기 커패시터를 통해 유도된 전류를 감지하기 위해 사용되는 전압을 설정하도록 구성되는, 회로. - 제1항에 있어서, 상기 MTJ 소자는 스핀-전달 토크(spin-transfer torque, STT) MTJ 소자를 포함하고, 상기 셀렉터 소자는 칼코게나이드 오보닉 문턱 스위치(chalcogenide ovonic threshold switch) 또는 휘발성 도전성 브리지(bridge)를 포함하는 2-단자 디바이스인, 회로.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/281,699 | 2019-02-21 | ||
| US16/281,699 US11031059B2 (en) | 2019-02-21 | 2019-02-21 | Magnetic random-access memory with selector voltage compensation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200102336A KR20200102336A (ko) | 2020-08-31 |
| KR102316937B1 true KR102316937B1 (ko) | 2021-10-25 |
Family
ID=72138885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190162847A KR102316937B1 (ko) | 2019-02-21 | 2019-12-09 | 셀렉터 전압 보상 기능을 갖는 자기 랜덤-액세스 메모리 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11031059B2 (ko) |
| JP (1) | JP6821776B2 (ko) |
| KR (1) | KR102316937B1 (ko) |
| CN (1) | CN111599393B (ko) |
| DE (1) | DE102019133296A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11386945B2 (en) * | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
| US11328759B2 (en) * | 2020-10-02 | 2022-05-10 | Sandisk Technologies Llc | Signal preserve in MRAM during reading |
| US11398262B1 (en) | 2021-04-16 | 2022-07-26 | Sandisk Technologies Llc | Forced current access with voltage clamping in cross-point array |
| US11972822B2 (en) | 2021-09-24 | 2024-04-30 | Sandisk Technologies Llc | Programmable ECC for MRAM mixed-read scheme |
| US11978491B2 (en) | 2021-09-24 | 2024-05-07 | Sandisk Technologies Llc | Mixed current-forced read scheme for MRAM array with selector |
| CN114724598B (zh) * | 2022-03-04 | 2024-09-10 | 华中科技大学 | 一种基于自旋轨道耦合的感存算一体结构及其操作方法 |
| US12112067B2 (en) * | 2022-03-21 | 2024-10-08 | Everspin Technologies, Inc. | Persistent xSPI STT-MRAM with optional erase operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013532344A (ja) * | 2010-02-04 | 2013-08-15 | マグアイシー テクノロジーズ インコーポレイテッド | リードディスターブフリーのｓｍｔ−ｍｒａｍリファレンスセル回路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10053965A1 (de) * | 2000-10-31 | 2002-06-20 | Infineon Technologies Ag | Verfahren zur Verhinderung unerwünschter Programmierungen in einer MRAM-Anordnung |
| US7068533B2 (en) * | 2004-09-30 | 2006-06-27 | Infineon Technologies Ag | Resistive memory cell configuration and method for sensing resistance values |
| JP2010086638A (ja) | 2008-10-02 | 2010-04-15 | Sony Corp | 抵抗変化型メモリデバイス、および、その動作方法 |
| US7898838B2 (en) * | 2008-10-31 | 2011-03-01 | Seagate Technology Llc | Resistive sense memory calibration for self-reference read method |
| US8270207B2 (en) * | 2009-04-16 | 2012-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Raising programming current of magnetic tunnel junctions by applying P-sub bias and adjusting threshold voltage |
| JP5284225B2 (ja) * | 2009-09-01 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置とその読み出し方法 |
| KR101996265B1 (ko) * | 2012-12-14 | 2019-07-04 | 삼성전자주식회사 | 공통소스 반도체 메모리 장치 |
| US9390779B2 (en) | 2013-03-15 | 2016-07-12 | Qualcomm Incorporated | System and method of sensing a memory cell |
| US10049732B2 (en) | 2015-02-24 | 2018-08-14 | Hewlett Packard Enterprise Development Lp | Determining a state of memristors in a crossbar array |
| US9343131B1 (en) * | 2015-02-24 | 2016-05-17 | International Business Machines Corporation | Mismatch and noise insensitive sense amplifier circuit for STT MRAM |
| SG11201901168UA (en) * | 2016-08-31 | 2019-03-28 | Micron Technology Inc | Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory |
| US10157653B1 (en) * | 2017-06-19 | 2018-12-18 | Sandisk Technologies Llc | Vertical selector for three-dimensional memory with planar memory cells |
| US10628049B2 (en) * | 2017-07-12 | 2020-04-21 | Sandisk Technologies Llc | Systems and methods for on-die control of memory command, timing, and/or control signals |
| US10354710B2 (en) | 2017-07-24 | 2019-07-16 | Sandisk Technologies Llc | Magnetoelectric random access memory array and methods of operating the same |
| KR102476355B1 (ko) * | 2018-05-10 | 2022-12-09 | 삼성전자주식회사 | 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법 |
-
2019
- 2019-02-21 US US16/281,699 patent/US11031059B2/en active Active
- 2019-12-04 CN CN201911225752.7A patent/CN111599393B/zh active Active
- 2019-12-06 DE DE102019133296.6A patent/DE102019133296A1/de not_active Withdrawn
- 2019-12-09 KR KR1020190162847A patent/KR102316937B1/ko active IP Right Grant
- 2019-12-17 JP JP2019226928A patent/JP6821776B2/ja active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013532344A (ja) * | 2010-02-04 | 2013-08-15 | マグアイシー テクノロジーズ インコーポレイテッド | リードディスターブフリーのｓｍｔ−ｍｒａｍリファレンスセル回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020135917A (ja) | 2020-08-31 |
| CN111599393A (zh) | 2020-08-28 |
| CN111599393B (zh) | 2023-12-01 |
| US20200273512A1 (en) | 2020-08-27 |
| DE102019133296A1 (de) | 2020-08-27 |
| KR20200102336A (ko) | 2020-08-31 |
| US11031059B2 (en) | 2021-06-08 |
| JP6821776B2 (ja) | 2021-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102316937B1 (ko) | 셀렉터 전압 보상 기능을 갖는 자기 랜덤-액세스 메모리 | |
| US10770141B2 (en) | Semiconductor memory devices including a memory array and related method incorporating different biasing schemes | |
| CN109906482B (zh) | 包含存储器单元的设备及其操作方法 | |
| EP3482397B1 (en) | Analog ferroelectric memory with improved temperature range | |
| EP1612801B1 (en) | Power-saving reading of magnetic memory devices | |
| US9530462B2 (en) | Memory cell with decoupled read/write path | |
| US7719873B2 (en) | Memory and semiconductor device with memory state detection | |
| US8331136B2 (en) | Recording method of nonvolatile memory and nonvolatile memory | |
| US20150070969A1 (en) | Resistance change type memory | |
| TWI523014B (zh) | 用於交叉點記憶體結構之選擇裝置 | |
| US11688449B2 (en) | Memory management for charge leakage in a memory device | |
| US11538512B2 (en) | Memory device that executes a read operation based on a self-reference scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |