JP2013532344A - リードディスターブフリーのsmt−mramリファレンスセル回路 - Google Patents
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Abstract
SMT−MRAMセルからなるアレイは、リファレンス電流を供給する読出リファレンス回路を備える。リファレンス電流は、最大抵抗をプログラムされたリファレンスSMT−MRAMセルを流れる最小電流と、最小抵抗をプログラムされたリファレンスSMT−MRAMセルを流れる最大電流との和である。リファレンス電流によって、センスアンプのリファレンス入力において、平均リファレンス電圧が生成される。それによって、アレイのうち、選択されたSMT−MRAMセルからデータ状態を読み出す。これにより、読出動作の際、リファレンスSMT−MRAMセルはディスターブされないようになる。読出リファレンス回路は、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチを補償する。
【選択図】
Description
本出願は、2009年5月26日に出願したシリアル番号12/454925「A Read Disturb Free SMT MRAM Reference Cell Circuit」に関連する。これは共通の代理人によって担当され、ここにその全体を包含する。
Claims (12)
- 行方向と列方向とに配置されたSMT−MRAMセルからなるアレイと、
それぞれがSMT−MRAMセルの列のうちの1つと信号をやりとりし、それによって読出データ電流を感知し、選択されたSMT−MRAMセルのデータ状態を判断する複数のセンスアンプと、
前記アレイのうちの前記選択されたSMT−MRAMセルから前記データ状態を読み出すために、前記複数のセンスアンプに読出リファレンス電流を供給することによって、前記選択されたSMT−MRAMセルから前記データ状態を読み出す際、ディスターブされないようになっている読出リファレンス回路と
を備えたSMT−MRAMデバイス。 - 前記読出リファレンス回路に接続された補償素子をさらに備え、
前記補償素子は、補償電流を生成し、前記SMT−MRAMセルのゲートトランジスタのボディ効果の二次非マッチング効果に起因して、前記読出リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する
請求項1に記載のSMT−MRAMデバイス。 - 前記読出リファレンス回路は、
第1の列の前記SMT−MRAMセルは第1のデータ状態である最大抵抗を有するようにプログラムされるとともに、第2の列の前記SMT−MRAMセルは第2のデータ状態である最小抵抗を有するようにプログラムされるようにリファレンスSMT−MRAMセルとして機能する、接続された少なくとも2列のSMT−MRAMセルと、
最小リファレンス電流が補のビット線を流れるとともに、最大リファレンス電流が真のビット線を流れるように、互いに接続された前記真のビット線および前記補のビット線に接続された電圧バイアス回路と
を備え、
前記選択されたSMT−MRAMセルから前記データ状態を読み出す際、前記リファレンスSMT−MRAMセルがディスターブされないように、前記SMT−MRAMセルの前記第1の列における前記真のビット線は、前記SMT−MRAMセルの前記第2の列における前記補のビット線に接続され、
前記電圧バイアス回路は、リファレンス入力として生じる電圧が前記最大リファレンス電流と前記最小リファレンス電流との和の関数となるように、前記センスアンプの前記リファレンス入力に接続されている
請求項1に記載のSMT−MRAMデバイス。 - 互いに接続された前記真のビット線および前記補のビットに接続され、補償電流を生成して、ボディ効果の二次非マッチング効果に起因して、前記読出リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する補償素子をさらに備えた
請求項3に記載のSMT−MRAMデバイス。 - 前記補償素子は、ゲートが補償電圧によってバイアスをかけられていることによって、前記補償電流に対して導電性を有するようになっているMOSトランジスタを有する
請求項4に記載のSMT−MRAMデバイス。 - 第1の列の前記リファレンスSMT−MRAMセルは第1のデータ状態である最大抵抗を有するようにプログラムされるとともに、第2の列の前記リファレンスSMT−MRAMセルは第2のデータ状態である最小抵抗を有するようにプログラムされるように、SMT−MRAMセルアレイに追加された少なくとも2列のリファレンスSMT−MRAMセルと、
最小リファレンス電流が補のビット線を流れるとともに、最大リファレンス電流が真のビット線を流れるように、互いに接続された前記真のビット線および前記補のビット線に接続された電圧バイアス回路と
を備え、
読出動作の際、前記リファレンスSMT−MRAMセルがディスターブされないように、前記リファレンスSMT−MRAMセルの前記第1の列に接続された前記真のビット線は、前記リファレンスSMT−MRAMセルの前記第2の列における前記補のビット線に接続され、
前記電圧バイアス回路は、リファレンス入力として生じる電圧が前記最大リファレンス電流と前記最小リファレンス電流との和の関数となるように、センスアンプの前記リファレンス入力に接続されている
SMT−MRAMセルアレイ用の読出リファレンス回路。 - 互いに接続された前記真のビット線および前記補のビットに接続され、補償電流を生成して、ボディ効果の二次非マッチング効果に起因して、前記リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する補償素子をさらに備えた
請求項6に記載の読出リファレンス回路。 - 前記補償素子は、ゲートが補償電圧によってバイアスをかけられることによって、前記補償電流に対して導電性を有するようになっているMOSトランジスタを有する
請求項7に記載の読出リファレンス回路。 - SMT−MRAMセルの各行が、リファレンスSMT−MRAMセルの列の対の1行に対応するように、前記SMT−MRAMセルからなるアレイに、前記リファレンスSMT−MRAMセルの列の対を追加する工程と、
第1の列の前記リファレンスSMT−MRAMセルが、前記リファレンスSMT−MRAMセルにおける最大抵抗を有するようにプログラムする工程と、
第2の列の前記リファレンスSMT−MRAMセルが、最小抵抗を有するようにプログラムする工程と、
読出動作の際、前記リファレンスSMT−MRAMセルがディスターブされないように、前記リファレンスSMT−MRAMリファレンスセルの前記列の対を、前記リファレンスSMT−MRAMリファレンスセルの前記列の対のそれぞれにおける列選択トランジスタのソースにおいて、共通に接続する工程と、
前記SMT−MRAMセルの各列に接続されたセンスアンプのリファレンス端子に印加されるリファレンス電圧を生成するために、前記リファレンスSMT−MRAMセルの前記列の対をバイアス回路に接続する工程と
を含む
選択されたSMT−MRAMセルのデータ状態を判断するためのリファレンス電流の生成方法。 - 読出動作の際、前記リファレンスSMT−MRAMセルがディスターブされないまま、要求が読出動作要求および書込動作要求のいずれであるかを判断し、読出動作要求を受けた場合、前記リファレンスSMT−MRAMセルの前記列の対をアクティブにして、前記リファレンス電流を生成し、前記センスアンプの前記リファレンス端子において前記リファレンス電圧を生成する工程をさらに含む
請求項9に記載の生成方法。 - ボディ効果の二次非マッチング効果に起因して、前記リファレンス電流における電流ミスマッチによって生じる電流変化を相殺するための補償電流を生成する工程をさらに含む
請求項10に記載の生成方法。 - 前記補償電流を生成する工程は、ゲートが補償電圧によってバイアスをかけられることによって、前記補償電流に対して導電性を有するようになっているMOSトランジスタを備えた補償回路によって行う
請求項11に記載の生成方法。
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