JP2019053812A - レファレンスセルを含む抵抗性メモリ装置及びそれの動作方法 - Google Patents

レファレンスセルを含む抵抗性メモリ装置及びそれの動作方法 Download PDF

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Abstract

【課題】 レファレンスセルを含む抵抗性メモリ装置及びそれの動作方法を提供する。【解決手段】 読出コマンドに応答してメモリセルに保存された値を出力する抵抗性メモリ装置は、メモリセル及びレファレンスセルを含むセルアレイ、レファレンスセルと電気的に連結されるように構成されたレファレンス抵抗回路、レファレンス抵抗回路に提供される読出電流にオフセット電流を付け加えるか、引き出すように構成されたオフセット電流源回路、及びメモリセルの抵抗値の変動を補償するように、オフセット電流源回路を制御するように構成された制御回路を含む。【選択図】 図１

Description

本発明の技術的思想は、抵抗性メモリ装置に係り、詳細には、レファレンスセルを含む抵抗性メモリ装置及び抵抗性メモリ装置の動作方法に関する。
抵抗性メモリ装置は、可変抵抗値素子(variable resistance element)を含むメモリセルにデータを保存することができる。抵抗性メモリ装置のメモリセルに保存されたデータを検出するために、例えばメモリセルに読出電流が供給され、読出電流及びメモリセルの可変抵抗値素子による電圧が検出される。
特定値が保存されたメモリセルで可変抵抗値素子の抵抗値は、分布を有し、分布は、ＰＶＴ(Process Voltage Temperature）などに基づいて変わる。かような抵抗値分布の変動は、メモリセルに保存された値の正確な読出を妨害する恐れがある。
本発明の技術的課題は、メモリセルの抵抗値の変動を補償することで、メモリセルに保存された値を正確に読出可能な抵抗性メモリ装置及びメモリ装置の動作方法を提供するところにある。
前記目的を達成するために、本開示の技術的思想の一側面によって、読出コマンドに応答して、メモリセルに保存された値を出力する抵抗性メモリ装置は、メモリセル及びレファレンスセルを含むセルアレイ、前記レファレンスセルと電気的に連結されるように構成されたレファレンス抵抗回路、前記レファレンス抵抗回路に提供される読出電流にオフセット電流を付け加えるか、引き出すように構成されたオフセット電流源回路、前記メモリセルの抵抗値の変動を補償するように、前記オフセット電流源回路を制御するように構成された制御回路を含むことができる。
また、本開示の技術的思想の一側面によって、読出コマンドに応答してメモリセルに保存された値を出力する抵抗性メモリ装置は 第１読出電流が通過するメモリセル及びレファレンス電流が通過するレファレンスセルを含むセルアレイ、前記第１読出電流及び第２読出電流を生成する電流源回路、前記第２読出電流にオフセット電流を付け加えるか、引き出すことで、前記レファレンス電流を生成するように構成されたオフセット電流源回路、前記メモリセルの抵抗値の変動を補償するように、前記オフセット電流源回路を制御する制御回路を含むことができる。
また、本開示の技術的思想の一側面によって、読出コマンドに応答して、メモリセルに保存された値を出力する抵抗性メモリ装置は、第１読出電流が通過するメモリセル及び第２読出電流が通過するレファレンスセルを含むセルアレイ、前記第２読出電流にオフセット電流を付け加えるか、引き出すことで、レファレンス電流を生成するように構成されたオフセット電流源回路、前記レファレンスセルと電気的に連結され、前記レファレンス電流が通過するレファレンス抵抗回路、前記メモリセルの抵抗値の変動を補償するように、前記オフセット電流源回路を制御するように構成された制御回路を含むことができる。
本開示の例示的な実施例によるメモリ装置及びコントローラを示すブロック図である。 本開示の例示的な実施例によって、図１のメモリセルの例示を示す図面である。 本開示の例示的な実施例によって、図２のメモリセルが提供する抵抗値分布を示すグラフである。 本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。 本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。 本開示の例示的な実施例によって、図１のメモリ装置の例示を示すブロック図である。 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。 本開示の例示的な実施例による図１の制御回路の例示を示すブロック図である。 本開示の例示的な実施例による図１のオフセット電流回路の例示を示すブロック図である。 本開示の例示的な実施例による図１のオフセット電流回路の例示を示すブロック図である。 本開示の例示的な実施例による図１のオフセット電流回路の例示を示すブロック図である。 本開示の例示的な実施例によるメモリ装置の動作方法を示す順序図である。 本開示の例示的な実施例によるメモリ装置を含むシステム・オン・チップを示すブロック図である。 本開示の例示的な実施例によるメモリ装置を含むメモリシステムを示すブロック図である。
図１は、本開示の例示的な実施例によるメモリ装置１００及びコントローラ２００を示すブロック図である。図１を参照すれば、メモリ装置１００は、コントローラ２００と通信する。メモリ装置１００は、コントローラ２００から、例えば、書込み(write)コマンド、読出(read)コマンドのようなコマンドＣＭＤ及びアドレスＡＤＤＲを受信し、コントローラ２００からデータＤＡＴＡ（すなわち、書込みデータ）を受信するか、コントローラ２００にデータＤＡＴＡ（すなわち、読出データ）を伝送する。たとえ図１において、コマンドＣＭＤ、アドレスＡＤＤＲ、及びデータＤＡＴＡそれぞれは、分離されて図示されているとしても、一部の実施例において、コマンドＣＭＤ、アドレスＡＤＤＲ、及びデータＤＡＴＡのうち、少なくとも２つ以上が同じチャネルを通じて伝達される。図１に示されたように、メモリ装置１００は、セルアレイ１１０、電流源回路１２０、レファレンス抵抗回路１３０、オフセット電流回路１４０、増幅回路１５０、及び制御回路１６０を含む。
セルアレイ１１０は、複数のメモリセルを含む。メモリセルＭは、可変抵抗値素子（例えば、図２のＭＴＪ）を含み、可変抵抗値素子は、メモリセルＭに保存された値に対応する抵抗値を有する。これにより、メモリ装置１００は、抵抗性(resistive)メモリ装置、ＲＲＡＭ(登録商標（Resistive Random Access Memory）)（またはＲｅＲＡＭ）装置と指称されても良い。例えば、メモリ装置１００は、非限定的な例示としてＰＲＡＭ(Phase Change Random Access Memory)、ＦＲＡＭ(登録商標（Ferroelectric Random Access Memory）)のような構造のセルアレイ１１０を含み、ＳＴＴ−ＭＲＡＭ(Spin-Transfer Torque Magnetic Random Access Memory)、Ｓｐｉｎ−ＲＡＭ(Spin Torque Transfer Magnetization Switching RAM)及びＳＭＴ−ＲＡＭ(Spin Momentum Transfer)のようにＭＲＡＭ(Magnetic Random Access Memory)構造のセルアレイ１１０を含む。図２に基づいて後述するように、本開示の例示的な実施例は、ＭＲＡＭを主に参照して説明されるが、本開示の例示的な実施例が、これに限定されないという点に留意せねばならない。
セルアレイ１１０は、メモリセルＭに保存された値の判定に使用されるレファレンスセルＲを含む。例えば、図１に図示されたように、セルアレイ１１０は、ワードラインＷＬｉに共通連結された複数のメモリセルＭ及びレファレンスセルＲを含み、これにより、ワードラインＷＬｉに共通連結された複数のメモリセルＭ及びレファレンスセルＲは、活性化されたワードラインＷＬｉによって同時に選択される。たとえ図１では、１つのレファレンスセルＲのみ図示されているとしても、一部の実施例において、セルアレイ１１０は、ワードラインＷＬｉに連結された２以上のレファレンスセルを含むことができる。一部の実施例において、図４〜図６に基づいて後述するように、レファレンスセルＲは、可変抵抗値素子のような抵抗素子を含まない短絡されたセル(shorted cell)であってもよい。
電流源回路１２０は、セルアレイ１１０に第１読出電流Ｉ＿ＲＤ１及び第２読出電流Ｉ＿ＲＤ２を提供することができる。例えば、電流源回路１２０は、読出コマンドに応答して、メモリセルＭに第１読出電流Ｉ＿ＲＤ１を提供し、レファレンスセルＲに第２読出電流Ｉ＿ＲＤ２の少なくとも一部を提供することができる。一部の実施例において、電流源回路１２０は、同じ大きさの第１読出電流Ｉ＿ＲＤ１及び第２読出電流Ｉ＿ＲＤ２を生成することができる。また、一部の実施例において、電流源回路１２０は、制御回路１６０の制御によって、第１読出電流Ｉ＿ＲＤ１及び／または第２読出電流Ｉ＿ＲＤ２の大きさを調節することができる。
レファレンス抵抗回路１３０は、読出コマンドに応答して、レファレンスセルＲと電気的に連結され、レファレンス電流Ｉ＿ＲＥＦが通過する抵抗を提供することができる。後述されるように、レファレンス電流Ｉ＿ＲＥＦは、電流源回路１２０が生成する第２読出電流Ｉ＿ＲＤ２からオフセット電流Ｉ＿ＯＦＦが付け加えられるか、引き出された電流であってもよい。例えば、図１に図示されたように、レファレンス抵抗回路１３０は、レファレンス電流Ｉ＿ＲＥＦが供給される第１ノードＮ１及びレファレンス電流Ｉ＿ＲＥＦが出力される第２ノードＮ２の間のレファレンス抵抗値ＲＲＥＦを有する抵抗を提供することができる。また、一部の実施例において、レファレンス抵抗回路１３０は、制御回路１６０の制御によってレファレンス抵抗値ＲＲＥＦを調節することができる。レファレンス抵抗回路１３０の抵抗は、セルアレイ１１０内部で形成される抵抗（例えば、図２のＭＴＪ）と互いに異なる特性を有し、例えば、セルアレイ１１０内部で形成される抵抗よりも良好な特性、例えば、ＰＶＴ変動にさらに鈍感な特性を有することができる。
オフセット電流回路１４０は、第２読出電流Ｉ＿ＲＤ２にオフセット電流Ｉ＿ＯＦＦを付け加えるか、引き出すことで、レファレンス電流Ｉ＿ＲＥＦを生成することができる。オフセット電流回路１４０は、オフセット電流Ｉ＿ＯＦＦを生成する少なくとも１つの電流源を含み、制御回路１６０から提供される制御信号ＣＴＲＬによってオフセット電流Ｉ＿ＯＦＦの大きさが調節される。後述されるように、オフセット電流Ｉ＿ＯＦＦは、メモリセルＭに含まれる可変抵抗値素子の変動に対応する大きさ及び方向を有する。一部の実施例において、図４に基づいて後述するように、第２読出電流Ｉ＿ＲＤ２がレファレンスセルＲを通過してもよく、一部の実施例において、図５及び図６に基づいて後述するように、レファレンス電流Ｉ＿ＲＥＦがレファレンスセルＲを通過してもよい。
増幅回路１５０は、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを受信し、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦに基づいてメモリセルＭに保存された値を判定する。例えば、増幅回路１５０は、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを比較することにより、メモリセルＭに保存された値に対応する信号を出力する。読出電圧Ｖ＿ＲＤは、電流源回路１２０が提供する第１読出電流Ｉ＿ＲＤ１がメモリセルＭを通過することで発生した電圧降下(voltage drop)を含む。また、読出電圧Ｖ＿ＲＤは、メモリセルＭによる電圧降下のみならず、第１読出電流Ｉ＿ＲＤ１が通過する経路における寄生抵抗（例えば、図４のカラムデコーダ１７０ａ、ソースラインＳＬｊ、ビットラインＢＬｊ）によって発生する電圧降下をさらに含んでもよい。
読出電圧Ｖ＿ＲＤと同様に、レファレンス電圧Ｖ＿ＲＥＦは、電流源回路１２０が提供する第２読出電流Ｉ＿ＲＤ２または、レファレンス電流Ｉ＿ＲＥＦがレファレンスセルＲのみならず、電流が通過する経路の寄生抵抗（例えば、図４のカラムデコーダ１７０ａ、短絡ソースラインＳＳＬ、短絡ビットラインＳＢＬ）によって発生する電圧降下を含んでもよい。また、レファレンス電圧Ｖ＿ＲＥＦは、レファレンス抵抗回路１３０で提供するレファレンス抵抗値ＲＲＥＦによって発生する電圧降下をさらに含んでもよい。これにより、レファレンス電流Ｉ＿ＲＥＦ及びレファレンス抵抗回路１３０のレファレンス抵抗値ＲＲＥＦを制御することで、レファレンス電圧Ｖ＿ＲＥＦが調節され、メモリセルＭに保存された値を判定する基準が調節される。
制御回路１６０は、制御信号ＣＴＲＬを通じてオフセット電流回路１４０を制御することができる。一部の実施例において、制御回路１６０はＰＶＴ変動などに基づいてメモリセルＭに含まれた可変抵抗値素子が有する抵抗値変動を補償するために、制御信号ＣＴＲＬを生成してもよい。例えば、メモリセルＭに含まれた可変抵抗値素子が温度に比例する抵抗値を有する場合、すなわち、正の温度係数(positive temperature coefficient)を有する場合、制御回路１６０は、温度上昇に従って、レファレンス抵抗回路１３０に供給されるレファレンス電流Ｉ＿ＲＥＦが増加するように、制御信号ＣＴＲＬを通じて、第２読出電流Ｉ＿ＲＤ２から引き出されるオフセット電流Ｉ＿ＯＦＦの大きさを減少させるか、第２読出電流Ｉ＿ＲＤ２に付加するオフセット電流Ｉ＿ＯＦＦの大きさを増加させる。他方、メモリセルＭに含まれた可変抵抗値素子が温度に反比例する抵抗値を有する場合、すなわち、負の温度係数(negative temperature coefficient)を有する場合、制御回路１６０は、温度上昇に従って、レファレンス抵抗回路１３０に供給されるレファレンス電流Ｉ＿ＲＥＦが減少するように、制御信号ＣＴＲＬを通じて第２読出電流Ｉ＿ＲＤ２から引き出されるオフセット電流Ｉ＿ＯＦＦの大きさを増加させるか、第２読出電流Ｉ＿ＲＤ２に付加するオフセット電流Ｉ＿ＯＦＦの大きさを減少させる。
一部の実施例において、制御回路１６０は、コントローラ２００からオフセット電流Ｉ＿ＯＦＦに係わる情報を受信する。例えば、コントローラ２００は、メモリ装置１００の工程変動を補償するために、メモリ装置１００の読出動作に使用されるオフセット電流Ｉ＿ＯＦＦの大きさを推定し、推定されたオフセット電流Ｉ＿ＯＦＦに係わる情報をメモリ装置１００に提供する。オフセット電流Ｉ＿ＯＦＦに係わる情報は、メモリ装置１００に含まれた不揮発性メモリ素子（例えば、図７ＢのＮＶＭ）に保存され、制御回路１６０は不揮発性メモリ素子に保存されたオフセット電流Ｉ＿ＯＦＦに係わる情報によって制御信号ＣＴＲＬを生成することができる。
ＰＶＴ変動などに基づいてメモリセルＭに含まれた可変抵抗値素子が有する抵抗値変動を補償するために、レファレンス抵抗回路１３０のレファレンス抵抗値ＲＲＥＦが調節される場合、調節可能な有限な抵抗値によって抵抗値の量子化が発生し、これにより、補償の正確度が減少する。また、調節可能な多数のレファレンス抵抗値を提供するために、レファレンス抵抗回路１３０は、多数の抵抗及びスイッチ素子を含み、これにより、レファレンス抵抗回路１３０による空間及び電力消費が増加する。他方、オフセット電流回路１４０のオフセット電流Ｉ＿ＯＦＦを通じてメモリセルＭに含まれた可変抵抗値素子が有する抵抗値変動を補償する場合、後述されるように単純な構造としてオフセット電流Ｉ＿ＯＦＦの連続した特性に基づいて高い正確度の補償が可能である。
図２は、本開示の例示的な実施例によって、図１のメモリセルＭの例示を示す図面であり、図３は、本開示の例示的な実施例によって、図２のメモリセルＭが提供する抵抗値分布を示すグラフである。具体的に、図２は、可変抵抗値素子としてＭＴＪ(Magnetic Tunnel Junction)素子を含むメモリセルＭ’を示し、図３は、図２の可変抵抗値素子ＭＴＪの抵抗値分布を示す。
図２に図示されたように、メモリセルＭ’は、ビットラインＢＬｊ及びソースラインＳＬｊの間で直列接続された可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴを含む。一部の実施例において、図２に図示されたように、ビットラインＢＬｊ及びソースラインＳＬｊの間で可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴの順に連結されもし、一部の実施例において、図３の図示とは異なって、ビットラインＢＬｊ及びソースラインＳＬｊの間でセルトランジスタＣＴ及び可変抵抗値素子ＭＴＪの順に連結されもする。
可変抵抗値素子ＭＴＪは、自由層(free layer)ＦＬ及び固定層(pinned layer)ＰＬを含み、自由層ＦＬと固定層ＰＬとの間に障壁層(barrier layer)ＢＬを含む。図２で矢印で表示されたように、固定層ＰＬの磁化方向は固定され、一方、自由層ＦＬは、固定層ＰＬの磁化方向と同一であるか、逆の磁化方向を有することができる。固定層ＰＬ及び自由層ＦＬが同じ方向の磁化方向を有する場合、可変抵抗値素子ＭＴＪは、平行(parallel)状態Ｐにあると指称され、一方、固定層ＰＬ及び自由層ＦＬが互いに逆方向の磁化方向を有する場合、可変抵抗値素子ＭＴＪは、反平行(anti-parallel)状態ＡＰにあると指称される。一部の実施例において、可変抵抗値素子ＭＴＪは、固定層ＰＬが固定された磁化方向を有するように、反強磁性層(anti-ferromagnetic layer)をさらに含んでもよい。
可変抵抗値素子ＭＴＪは、平行状態Ｐで相対的に低い抵抗値ＲＰを有し、一方、反平行状態ＡＰで相対的に高い抵抗値ＲＡＰを有する。本明細書において、平行状態Ｐの可変抵抗値素子ＭＴＪが低い抵抗値ＲＰを有する場合、メモリセルＭ’は「０」を保存し、反平行状態ＡＰの可変抵抗値素子ＭＴＪが高い抵抗値ＲＡＰを有する場合、メモリセルＭ’は「１」を保存すると仮定される。また、本明細書において、「０」に対応する抵抗値ＲＰは、平行抵抗値ＲＰとして指称され、「１」に対応する抵抗値ＲＡＰは、反平行抵抗値ＲＡＰとして指称される。
セルトランジスタＣＴは、ワードラインＷＬｉに連結されたゲート、ソースラインＳＬｊ及び可変抵抗値素子ＭＴＪに連結されたソース及びドレインを有する。セルトランジスタＣＴは、ワードラインＷＬｉに印加された信号によって可変抵抗値素子ＭＴＪ及びソースラインＳＬｊを電気的に連結するか、遮断する。例えば、書込動作において、メモリセルＭ’に「０」を書込むために、セルトランジスタＣＴは、ターンオンされ、ビットラインＢＬｊからソースラインＳＬｊに向う電流が可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴを通過する。また、メモリセルＭ’に「１」を書込むために、セルトランジスタＣＴは、ターンオンされ、ソースラインＳＬｊからビットラインＢＬｊに向う電流がセルトランジスタＣＴ及び可変抵抗値素子ＭＴＪを通過する。読出動作において、セルトランジスタＣＴは、ターンオンされ、ビットラインＢＬｊからソースラインＳＬｊに向う電流、または、ソースラインＳＬｊからビットラインＢＬｊに向う電流、すなわち、第１読出電流Ｉ＿ＲＤ１がセルトランジスタＣＴ及び可変抵抗値素子ＭＴＪを通過する。本明細書において、第１読出電流Ｉ＿ＲＤ１は、ソースラインＳＬｊからビットラインＢＬｊに向けて流れると仮定される。
図３を参照すれば、可変抵抗値素子ＭＴＪの抵抗値は、分布を有する。例えば、図３に図示されたように、「０」を保存するメモリセルにおいて平均ＲＰ’を有する平行抵抗値ＲＰの分布が存在し、「１」を保存するメモリセルで平均（ＲＡＰ’またはＲＡＰ”）を有する反平行抵抗値ＲＡＰの分布が存在する。また、平行抵抗値ＲＰの分布及び反平行抵抗値ＲＡＰの分布の間で平均ＲＲＥＦ’を有するレファレンス抵抗値ＲＲＥＦの分布が存在する。図３に図示されたように、レファレンス抵抗回路１３０の特性に基づいて、レファレンス抵抗値ＲＲＥＦは、可変抵抗値素子ＭＴＪの抵抗値ＲＰ、ＲＡＰより相対的に良好な分布、すなわち、さらに低い分散を有する分布を有する。また、一部の実施例において、図３に図示されたように、反平行抵抗値ＲＡＰは、平行抵抗値ＲＰよりも劣化された分布、すなわち、さらに高い分散を有する分布を有する。
図３の例示において、可変抵抗値素子ＭＴＪの反平行抵抗値ＲＡＰは、可変抵抗値素子ＭＴＪの温度が上昇するほど減少する。また、かような抵抗値の変動は、平行抵抗値ＲＰより反平行抵抗値ＲＡＰでさらに顕著に示される。例えば、図３において矢印で表示されたように、低温での反平行抵抗値ＲＡＰの分布は、高温での反平行抵抗値ＲＡＰの分布に向けて温度上昇によって左側に移動し、反平行抵抗値ＲＡＰの分布の平均は、ＲＡＰ’からＲＡＰ”に移動する。これにより、高温でレファレンス抵抗値ＲＲＥＦを使用して反平行抵抗値ＲＡＰを検出するためのセンシングマージンは減少し、例えば、図３で点線で図示されたように、レファレンス抵抗値ＲＲＥＦの分布及び反平行抵抗値ＲＡＰの分布が重畳される部分が発生することがある。
高温でも、メモリセルＭ’に保存された「１」を正確に読出すために、高温でレファレンス抵抗値ＲＲＥＦの分布が左側に移動する。図１を参照して前述されたように、高温でレファレンス抵抗値ＲＲＥＦの分布を左側に移動させるために、レファレンス抵抗回路１３０のレファレンス抵抗値ＲＲＥＦが減少する代わりに、高温でオフセット電流Ｉ＿ＯＦＦによってレファレンス電流Ｉ＿ＲＥＦの大きさが減少する。すなわち、メモリセルＭ’に保存された値の判定は、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦに基づくので、レファレンス電流Ｉ＿ＲＥＦの減少によるレファレンス電圧Ｖ＿ＲＥＦの減少は、図３のレファレンス抵抗値ＲＲＥＦの分布が左側に移動すると同じ効果を誘発する。たとえ図３は、温度による可変抵抗値素子ＭＴＪの抵抗値の変動を例示しているとしても、可変抵抗値素子ＭＴＪの抵抗値の変動を誘発する他の要素、例えば、工程、供給電圧なども、温度と同様にレファレンス電流Ｉ＿ＲＥＦの調節を通じて補償される。
以下、図４〜図６を参照して、読出動作で図１のメモリ装置１００の例示が説明される。図４〜図６の例示で、オフセット電流Ｉ＿ＯＦＦは、正の値または負の値を有する。すなわち、レファレンス電流Ｉ＿ＲＥＦは、下記数式（１）のように、第２読出電流Ｉ＿ＲＤ２及びオフセット電流Ｉ＿ＯＦＦの和と同一である。
これにより、正のオフセット電流Ｉ＿ＯＦＦは、第２読出電流Ｉ＿ＲＤ２にオフセット電流Ｉ＿ＯＦＦの大きさに対応する電流が付け加えられることで、レファレンス電流Ｉ＿ＲＥＦが生成されること（すなわち、Ｉ＿ＲＥＦ＞Ｉ＿ＲＤ２）を意味し、一方、負のオフセット電流Ｉ＿ＯＦＦは、第２読出電流Ｉ＿ＲＤ２にオフセット電流Ｉ＿ＯＦＦの大きさに対応する電流が引き出されることで、レファレンス電流Ｉ＿ＲＥＦが生成されること（すなわち、Ｉ＿ＲＥＦ＜Ｉ＿ＲＤ２）を意味する。また、制御信号ＣＴＲＬによって、オフセット電流Ｉ＿ＯＦＦの大きさが零（ｚｅｒｏ）であることもある。
図４は、本開示の例示的な実施例によって、図１のメモリ装置１００の例示を示すブロック図である。具体的に、図４は、レファレンスセルＲ及びレファレンス抵抗回路１３０ａの間に配置されたオフセット電流回路１４０ａを含むメモリ装置１００ａを図示する。図４に図示されたように、メモリ装置１００ａは、セルアレイ１１０ａ、電流源回路１２０ａ、レファレンス抵抗回路１３０ａ、オフセット電流回路１４０ａ、増幅回路１５０ａ及びカラムデコーダ１７０ａを含む。
セルアレイ１１０ａは、ワードラインＷＬｉに共通連結されたメモリセルＭ及びレファレンスセルＲを含む。メモリセルＭは、ビットラインＢＬｊ及びソースラインＳＬｊにそれぞれ連結され、レファレンスセルＲは、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬにそれぞれ連結され得る。ビットラインＢＬｊ、ソースラインＳＬｊ、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬは、カラムデコーダ１７０ａに延長され得る。メモリセルＭは、ビットラインＢＬｊ及びソースラインＳＬｊの間で直列接続された可変抵抗値素子ＭＴＪ及びセルトランジスタＣＴを含み、一方、レファレンスセルＲは、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬに連結されたセルトランジスタＣＴを含む。これにより、レファレンスセルＲのセルトランジスタＣＴによって短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬは電気的に短絡されるか、開放され、かように抵抗素子のないレファレンスセルＲは、短絡されたセル(shorted cell)と指称される。
メモリセルＭに連結されたビットラインＢＬｊ及びソースラインＳＬｊなどによる電圧降下を補償するために、図４に図示されたように、短絡ビットラインＳＢＬ及び短絡ソースラインＳＳＬに連結されたレファレンスセルＲが、セルアレイ１１０ａに配置され得る。図４に図示されたように、レファレンスセルＲは、短絡されたセルであって、これにより、メモリセルＭの可変抵抗値素子ＭＴＪによる電圧降下は、セルアレイ１１０ａの外部に配置されるレファレンス抵抗回路１３０ａによる電圧降下と比較され得る。セルアレイ１１０の空間構造的制約から外れることにより、セルアレイ１１０ａの外部に配置されるレファレンス抵抗回路１３０ａは、ＰＶＴなどに鈍感なレファレンス抵抗値ＲＲＥＦを提供し、これにより、レファレンス電圧Ｖ＿ＲＥＦは、レファレンス電流Ｉ＿ＲＥＦによって正確に調節される。
カラムデコーダ１７０ａは、カラムアドレスＣＯＬによってビットラインＢＬｊ、ソースラインＳＬｊ、短絡ビットラインＳＢＬ、及び短絡ソースラインＳＳＬをルーティングすることができる。カラムアドレスＣＯＬは、図１のコントローラ２００から受信されたアドレスＡＤＤＲから生成され、カラムデコーダ１７０ａは、セルアレイ１１０ａで活性化されたワードラインＷＬｉによって選択されたメモリセル及びレファレンスセルのうち、少なくとも一部をカラムアドレスＣＯＬによって選択することができる。例えば、図４に図示されたように、カラムデコーダ１７０ａは、メモリセルＭのビットラインＢＬｊを負の供給電圧ＶＳＳに連結し、ソースラインＳＬｊを電流源回路１２０ａに連結することができる。また、カラムデコーダ１７０ａは、レファレンスセルＲの短絡ビットラインＳＢＬをレファレンス抵抗回路１３０ａとオフセット電流回路１４０ａとが連結されたノードに連結し、短絡ソースラインＳＳＬを電流源回路１２０ａに連結することができる。これにより、第１読出電流Ｉ＿ＲＤ１は、ソースラインＳＬｊ、メモリセルＭ及びビットラインＢＬｊを通過して負の供給電圧ＶＳＳに流れ、第２読出電流Ｉ＿ＲＤ２は、短絡ソースラインＳＳＬ、レファレンスセルＲ、及び短絡ビットラインＳＢＬを通過し、第２読出電流Ｉ＿ＲＤ２及びオフセット電流Ｉ＿ＯＦＦの和であるレファレンス電流Ｉ＿ＲＥＦが、レファレンス抵抗回路１３０ａを通過して負の供給電圧ＶＳＳに流れる。
増幅回路１５０ａは、電流源回路１２０ａから第１読出電流Ｉ＿ＲＤ１及び第２読出電流Ｉ＿ＲＤ２が出力されるノードにそれぞれ連結され、ノードの電圧、すなわち読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦによって出力信号Ｑを生成する。読出電圧Ｖ＿ＲＤは、メモリセルＭの可変抵抗値素子ＭＴＪの抵抗値及び第１読出電流Ｉ＿ＲＤ１によって決定され、一方、レファレンス電圧Ｖ＿ＲＥＦは、レファレンス抵抗値ＲＲＥＦ及びレファレンス電流Ｉ＿ＲＥＦによって決定される。増幅回路１５０ａは、読出電圧Ｖ＿ＲＤがレファレンス電圧Ｖ＿ＲＥＦより高い場合「１」に対応する出力信号Ｑを生成し、一方、読出電圧Ｖ＿ＲＤがレファレンス電圧Ｖ＿ＲＥＦより低い場合「０」に対応する出力信号Ｑを生成する。
オフセット電流回路１４０ａは、ソース電流Ｉ＿ＳＣを提供する第１電流源１４１ａ及びシンク電流Ｉ＿ＳＫを提供する第２電流源１４２ａを含む。これにより、オフセット電流Ｉ＿ＯＦＦは、下記数式（２）のように、ソース電流Ｉ＿ＳＣ及びシンク電流Ｉ＿ＳＫの差と同一である。
第１電流源１４１ａ及び／または第２電流源１４２ａは、制御信号ＣＴＲＬによってソース電流Ｉ＿ＳＣ及び／またはシンク電流Ｉ＿ＳＫを調節し、これにより、オフセット電流Ｉ＿ＯＦＦが調節される。一部の実施例において、オフセット電流回路１４０ａは、図８Ｂ及び図８Ｃに基づいて後述するように、第１電流源１４１ａ及び第２電流源１４２ａのうち、１つのみ含むこともできる。
図５は、本開示の例示的な実施例によって、図１のメモリ装置１００の例示を示すブロック図である。具体的に、図５は、電流源回路１２０ｂ及びレファレンスセルＲの間に配置されたオフセット電流回路１４０ｂを含むメモリ装置１００ｂを図示する。図５に図示されたように、メモリ装置１００ｂは、セルアレイ１１０ｂ、電流源回路１２０ｂ、レファレンス抵抗回路１３０ｂ、オフセット電流回路１４０ｂ、増幅回路１５０ｂ及びカラムデコーダ１７０ｂを含む。以下、図５に係わる説明のうち、図４に係わる説明と重複される内容は略す。
オフセット電流回路１４０ｂが電流源回路１２０ｂ及びレファレンスセルＲの間に配置されることにより、第２読出電流Ｉ＿ＲＤ２にオフセット電流Ｉ＿ＯＦＦが反映されたレファレンス電流Ｉ＿ＲＥＦが短絡ソースラインＳＳＬ、レファレンスセルＲ、短絡ビットラインＳＢＬ、及びレファレンス抵抗回路１３０ｂを通過して負の供給電圧ＶＳＳに流れる。オフセット電流回路１４０ｂは、ソース電流Ｉ＿ＳＣを提供する第１電流源１４１ｂ及びシンク電流Ｉ＿ＳＫを提供する第２電流源１４２ｂを含み、オフセット電流Ｉ＿ＯＦＦは、数式２のように決定される。第１電流源１４１ｂ及び／または第２電流源１４２ｂは、制御信号ＣＴＲＬによってソース電流Ｉ＿ＳＣ及び／またはシンク電流Ｉ＿ＳＫを調節し、これにより、オフセット電流Ｉ＿ＯＦＦが調節され得る。一部の実施例において、オフセット電流回路１４０ｂは、図５の図示とは異なって、第１電流源１４１ｂ及び第２電流源１４２ｂのうち、１つのみ含んでもよい。
図６は、本開示の例示的な実施例によって、図１のメモリ装置１００の例示を示すブロック図である。具体的に、図６は、電流源回路１２０ｃ及びレファレンス抵抗回路１３０ｃの間に配置されたオフセット電流回路１４０ｃを含むメモリ装置１００ｃを図示する。図５のメモリ装置１００ｂと比較するとき、レファレンス抵抗回路１３０ｃがレファレンスセルＲ及び負の供給電圧ＶＳＳの間に配置される代わりに、電流源回路１２０ｃ及びレファレンスセルＲの間に配置されても良い。図６に図示されたように、メモリ装置１００ｃは、セルアレイ１１０ｃ、電流源回路１２０ｃ、レファレンス抵抗回路１３０ｃ、オフセット電流回路１４０ｃ、増幅回路１５０ｃ及びカラムデコーダ１７０ｃを含む。以下、図６に係わる説明のうち、図４及び図５に係わる説明と重複される内容は略す。
オフセット電流回路１４０ｃが電流源回路１２０ｃ及びレファレンス抵抗回路１３０ｃの間に配置されることにより、第２読出電流Ｉ＿ＲＤ２にオフセット電流Ｉ＿ＯＦＦが反映されたレファレンス電流Ｉ＿ＲＥＦがレファレンス抵抗回路１３０ｃ、短絡ソースラインＳＳＬ、レファレンスセルＲ、及び短絡ビットラインＳＢＬを通過して負の供給電圧ＶＳＳに流れる。オフセット電流回路１４０ｃは、ソース電流Ｉ＿ＳＣを提供する第１電流源１４１ｃ及びシンク電流Ｉ＿ＳＫを提供する第２電流源１４２ｃを含み、オフセット電流Ｉ＿ＯＦＦは、数式２のように決定される。第１電流源１４１ｃ及び／または、第２電流源１４２ｃは、制御信号ＣＴＲＬによってソース電流Ｉ＿ＳＣ及び／またはシンク電流Ｉ＿ＳＫを調節し、これにより、オフセット電流Ｉ＿ＯＦＦが調節され得る。一部の実施例において、オフセット電流回路１４０ｃは、図６の図示とは異なって、第１電流源１４１ｃ及び第２電流源１４２ｃのうち、１つのみ含んでもよい。
図７Ａ〜図７Ｄは、本開示の例示的な実施例による図１の制御回路１６０の例示を示すブロック図である。図１を参照して前述されたように、図７Ａ〜図７Ｄの制御回路１６０ａ、１６０ｂ、１６０ｃ、１６０ｄは、制御信号ＣＴＲＬを生成し、制御信号ＣＴＲＬを通じて、図１のオフセット電流回路１４０が生成するオフセット電流Ｉ＿ＯＦＦを制御する。以下、図７Ａ〜図７Ｄは、図１を参照して説明される。
図７Ａを参照すれば、制御回路１６０ａは、第１信号生成器１６１ａ、第２信号生成器１６２ａ及び組合わせ回路１６３ａを含み、ＰＶＴ変動によって大きさ（例えば、電圧、電流など）が変わる信号に基づいて制御信号ＣＴＲＬを生成することができる。一部の実施例において、第１信号生成器１６１ａは、温度に比例する大きさを有する第１信号ＳＩＧ１を生成し、一方、第２信号生成器１６２ａは、温度に反比例する大きさを有する第２信号ＳＩＧ２を生成することができる。一部の実施例において、第１信号生成器１６１ａは、供給電圧、例えば、正の供給電圧ＶＤＤに比例する大きさを有する第１信号ＳＩＧ１を生成し、一方、第２信号生成器１６２ａは、正の供給電圧ＶＤＤに反比例する大きさを有する第２信号ＳＩＧ２を生成することができる。組合わせ回路１６３ａは、第１加重値ｗ１及び第２加重値ｗ２によって第１信号ＳＩＧ１及び第２信号ＳＩＧ２の加重和として制御信号ＣＴＲＬを生成することができる。組合わせ回路１６３ａの第１加重値ｗ１及び第２加重値ｗ２は、メモリセルＭの抵抗値の変動特性によって決定される。
図７Ｂを参照すれば、制御回路１６０ｂは、不揮発性メモリ素子１６１ｂを含み、工程情報Ｐ＿ＩＮＦＯを受信することができる。例えば、図１のメモリ装置１００が製造された工程から工程情報Ｐ＿ＩＮＦＯが生成され、工程情報Ｐ＿ＩＮＦＯがメモリ装置１００の製造過程で提供されても良い。制御回路１６０ｂは、工程情報Ｐ＿ＩＮＦＯを不揮発性メモリ素子１６１ｂに保存し、メモリ装置１００の読出動作で不揮発性メモリ素子１６１ｂに保存された工程情報Ｐ＿ＩＮＦＯに基づいて制御信号ＣＴＲＬを生成することができる。一部の実施例において、工程情報Ｐ＿ＩＮＦＯは、オフセット電流Ｉ＿ＯＦＦに係わる情報を含み、制御回路１６０ｂは、オフセット電流Ｉ＿ＯＦＦに係わる情報に基づいて制御信号ＣＴＲＬを生成することができる。
図７Ｃを参照すれば、制御回路１６０ｃは、ルックアップテーブル１６１ｃを含み、感知信号ＳＥＮを受信することができる。感知信号ＳＥＮは、メモリ装置１００の動作環境を感知することで生成された信号であって、アナログ信号であってもよいし、デジタル信号であってもよい。例えば、メモリ装置１００に含まれた温度センサーがメモリ装置１００の温度を感知することで感知信号ＳＥＮを生成してもよく、メモリ装置１００に含まれた電圧センサーがメモリ装置１００に提供される供給電圧を感知することで感知信号ＳＥＮを生成してもよい。ルックアップテーブル１６１ｃは、感知信号ＳＥＮ及び制御信号ＣＴＲＬのマッピング情報を含み、これにより、制御回路１６０ｃは、ルックアップテーブル１６１ｃを参照することで受信された感知信号ＳＥＮに対応する制御信号ＣＴＲＬを生成することができる。
図７Ｄを参照すれば、制御回路１６０ｄは、信号処理回路１６１ｄを含み、感知信号ＳＥＮを受信する。図７Ｃを参照して前述されたように、感知信号ＳＥＮは、メモリ装置１００の動作環境を感知することで生成された信号である。一部の実施例において、感知信号ＳＥＮはアナログ信号であり、信号処理回路１６１ｄは、感知信号ＳＥＮを増幅、減衰のように処理することで制御信号ＣＴＲＬを生成する。一部の実施例において、感知信号ＳＥＮはデジタル信号であり、信号処理回路１６１ｄは、感知信号ＳＥＮを演算、変換のように処理することで制御信号ＣＴＲＬを生成してもよい。
図８Ａ、図８Ｂ、及び図８Ｃは、本開示の例示的な実施例による図１のオフセット電流回路１４０の例示を示すブロック図である。図１を参照して前述されたように、図８Ａ、図８Ｂ、及び図８Ｃのオフセット電流回路１４０ｄ、１４０ｅ、１４０ｆは、制御信号ＣＴＲＬによって大きさが調節されるオフセット電流Ｉ＿ＯＦＦを生成する。以下、図８Ａ、図８Ｂ、及び図８Ｃは、図１を参照して説明される。
図８Ａを参照すれば、一部の実施例において、オフセット電流回路１４０ｄは、２個の電流源を含む。例えば、図８Ａに図示されたように、オフセット電流回路１４０ｄは、ソース電流Ｉ＿ＳＣを生成するＰＭＯＳトランジスタＰＴ及びシンク電流Ｉ＿ＳＫを生成するＮＭＯＳトランジスタＮＴを含んでもよい。ＰＭＯＳトランジスタＰＴは、制御回路１６０ｅから第１制御信号ＣＴＲＬ１を受信するゲート、正の供給電圧ＶＤＤに連結されたソース及びＮＭＯＳトランジスタＮＴと連結されたドレインを有する。また、ＮＭＯＳトランジスタＮＴは、制御回路１６０ｅから第２制御信号ＣＴＲＬ２を受信するゲート、負の供給電圧ＶＳＳに連結されたソース及びＰＭＯＳトランジスタＰＴと連結されたドレインを有する。ＰＭＯＳトランジスタＰＴのドレイン及びＮＭＯＳトランジスタＮＴのドレインが連結されたノードを通じてオフセット電流Ｉ＿ＯＦＦが出力され、これにより、図８Ａに図示されたように、オフセット電流Ｉ＿ＯＦＦは、ソース電流Ｉ＿ＳＣとシンク電流Ｉ＿ＳＫとの差と一致する。制御回路１６０ｅは、第１制御信号ＣＴＲＬ１及び第２制御信号ＣＴＲＬ２を通じて、正のオフセット電流Ｉ＿ＯＦＦ、すなわち、第２読出電流Ｉ＿ＲＤ２よりも大きなレファレンス電流Ｉ＿ＲＥＦを生成し、一方、負のオフセット電流Ｉ＿ＯＦＦ、すなわち、第２読出電流Ｉ＿ＲＤ２よりも小さなレファレンス電流Ｉ＿ＲＥＦを生成してもよい。
図８Ｂを参照すれば、一部の実施例において、オフセット電流回路１４０ｅは、１つの電流源を含む。例えば、図８Ｂに図示されたように、オフセット電流回路１４０ｅは、ソース電流Ｉ＿ＳＣを生成するＰＭＯＳトランジスタＰＴを含む。ＰＭＯＳトランジスタＰＴは、制御回路１６０ｆから制御信号ＣＴＲＬを受信するゲート、正の供給電圧ＶＤＤに連結されたソース及びオフセット電流Ｉ＿ＯＦＦを出力するドレインを有する。これにより、オフセット電流Ｉ＿ＯＦＦは、ソース電流Ｉ＿ＳＣと一致する。一部の実施例において、メモリセルＭに含まれた可変抵抗値素子が正の温度係数を有し、レファレンス抵抗値ＲＲＥＦが低い温度（例えば、常温）での可変抵抗値素子の抵抗値の判定に適した大きさを有するように設定された場合、制御回路１６０ｆは、温度上昇によって制御信号ＣＴＲＬの電圧を減少させることで、オフセット電流Ｉ＿ＯＦＦの大きさを増加させる。これにより、高温でレファレンス電流Ｉ＿ＲＥＦの大きさが増加し、結果としてレファレンス電圧Ｖ＿ＲＥＦが増加する。
図８Ｃを参照すれば、一部の実施例において、オフセット電流回路１４０ｆは、１つの電流源を含む。例えば、図８Ｃに図示されたように、オフセット電流回路１４０ｆは、シンク電流Ｉ＿ＳＫを生成するＮＭＯＳトランジスタＮＴを含む。ＮＭＯＳトランジスタＮＴは、制御回路１６０ｇから制御信号ＣＴＲＬを受信するゲート、負の供給電圧ＶＳＳに連結されたソース及びオフセット電流Ｉ＿ＯＦＦを出力するドレインを有する。これにより、オフセット電流Ｉ＿ＯＦＦは、シンク電流Ｉ＿ＳＫと大きさが一致し、シンク電流Ｉ＿ＳＫとは逆方向を有してもよい。一部の実施例において、メモリセルＭに含まれた可変抵抗値素子が負の温度係数を有し、レファレンス抵抗値ＲＲＥＦが低い温度（例えば、常温）において可変抵抗値素子の抵抗値の判定に適した大きさを有するように設定された場合、制御回路１６０ｇは、温度上昇によって制御信号ＣＴＲＬの電圧を増加させることで、オフセット電流Ｉ＿ＯＦＦの大きさを増加させる。これにより、高温でレファレンス電流Ｉ＿ＲＥＦの大きさが減少し、結果として、レファレンス電圧Ｖ＿ＲＥＦが減少する。
図９は、本開示の例示的な実施例によるメモリ装置の動作方法を示す順序図である。具体的に、図９は、読出コマンドに応答したメモリ装置の読出動作の例示を示す。一部の実施例において、図９の方法は、図１のメモリ装置１００によって行われ、以下、図９は、図１を参照して説明される。
段階Ｓ２００において、第１読出電流Ｉ＿ＲＤ１及び第２読出電流Ｉ＿ＲＤ２を生成する動作が行われる。例えば、メモリ装置１００の電流源回路１２０は、読出コマンドに応答して、第１読出電流Ｉ＿ＲＤ１及び第２読出電流Ｉ＿ＲＤ２を生成することができる。第１読出電流Ｉ＿ＲＤ１は、セルアレイ１１０のメモリセルＭに提供され、第２読出電流Ｉ＿ＲＤ２の少なくとも一部は、セルアレイ１１０のレファレンスセルＲに提供され得る。一部の実施例において、第１読出電流Ｉ＿ＲＤ１及び第２読出電流Ｉ＿ＲＤ２は、実質的に同じ大きさを有してもよい。
段階Ｓ４００において、メモリセルＭの抵抗値変動に従ってオフセット電流Ｉ＿ＯＦＦを生成する動作が行われる。例えば、メモリ装置１００の制御回路１６０は、メモリ装置１００が製造された工程、メモリ装置１００が動作する環境（例えば、供給電圧、温度）などに基づいてメモリセルＭの抵抗値変動を補償するように制御信号ＣＴＲＬを生成し、オフセット電流回路１４０は、制御信号ＣＴＲＬに従ってオフセット電流Ｉ＿ＯＦＦを生成する。オフセット電流Ｉ＿ＯＦＦによって、第２読出電流Ｉ＿ＲＤ２が増加するか、減少したレファレンス電流Ｉ＿ＲＥＦが生成される。
段階Ｓ６００において、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを生成する動作が行われる。例えば、第１読出電流Ｉ＿ＲＤ１がメモリセルＭを通過することで読出電圧Ｖ＿ＲＤが生成され得る。また、一部の実施例において、第２読出電流Ｉ＿ＲＤ２がレファレンスセルＲを通過し、レファレンス電流がレファレンス抵抗回路１３０を通過することで、レファレンス電圧Ｖ＿ＲＥＦが生成され得る。一部の実施例において、レファレンス電流Ｉ＿ＲＥＦがレファレンスセルＲ及びレファレンス抵抗回路１３０を通過することで、レファレンス電圧Ｖ＿ＲＥＦが生成されても良い。
段階Ｓ８００において、メモリセルＭに保存された値を判定する動作が行われる。例えば、増幅回路１５０は、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを受信し、読出電圧Ｖ＿ＲＤ及びレファレンス電圧Ｖ＿ＲＥＦを比較することにより、メモリセルＭに保存された値に対応する出力を生成することができる。オフセット電流Ｉ＿ＯＦＦによって、メモリセルＭの抵抗値変動がレファレンス電圧Ｖ＿ＲＥＦに反映されることで、メモリセルＭに保存された値は、正確に読出される。
図１０は、本開示の例示的な実施例によるメモリ装置を含むシステム・オン・チップ３００を示すブロック図である。システム・オン・チップ(System on Chip; SoC)３００は、コンピューティングシステムや他の電子システムの部品を集積した集積回路を指称する。例えば、システム・オン・チップ３００のうち、１つとしてアプリケーションプロセッサ(application Processor;AP)は、プロセッサ及び他の機能のための部品を含んでもよい。図１０に図示されたように、システム・オン・チップ３００は、コア３１０、ＤＳＰ(Digital Signal Processor)３２０、ＧＰＵ(Graphic Processing Unit)３３０、内蔵メモリ３４０、通信インターフェース３５０、及びメモリインターフェース３６０を含む。システム・オン・チップ３００の構成要素は、バス３７０を通じて互いに通信可能で有る。
コア３１０は、命令語を処理し、システム・オン・チップ３００に含まれた構成要素の動作を制御する。例えば、コア３１０は一連の命令語を処理することで、オペレーティングシステムを駆動し、オペレーティングシステム上でアプリケーションを実行することができる。ＤＳＰ３２０は、デジタル信号、例えば、通信インターフェース３５０から提供されるデジタル信号を処理することで、有用なデータを生成することができる。ＧＰＵ３３０は内蔵メモリ３４０またはメモリインターフェース３６０から提供されるイメージデータからディスプレイ装置を通じて出力される映像のためのデータを生成することもでき、イメージデータをエンコーディングすることもできる。
内蔵メモリ３４０は、コア３１０、ＤＳＰ３２０、及びＧＰＵ３３０の動作に必要なデータを保存することができる。内蔵メモリ３４０は、本開示の例示的な実施例による抵抗性メモリ装置を含み、これにより、内蔵メモリ３４０は、可変抵抗値素子の変動を補償することで、高い動作信頼度を有することができる。
通信インターフェース３５０は、通信ネットワークまたは一対一通信のためのインターフェースを提供する。メモリインターフェース３６０は、システム・オン・チップ３００の外部メモリ、例えば、ＤＲＡＭ(Dynamic Random Access Memory)、フラッシュメモリなどに係わるインターフェースを提供することができる。
図１１は、本開示の例示的な実施例によるメモリ装置を含むメモリシステム４００を示すブロック図である。図１１に図示されたように、メモリシステム４００は、ホスト５００と通信し、コントローラ４１０及びメモリ装置４２０を含む。
メモリシステム４００及びホスト５００が通信するインターフェース６００は、電気信号及び／または光信号を使用し、非限定的な例示として、ＳＡＴＡ(serial advanced Technology attachment)インターフェース、ＳＡＴＡｅ(SATA express)インターフェース、ＳＡＳ(serial attached Small computer System interface; Serial attached SCSI)、ＰＣＩｅ(peripheral component interconnect express)インターフェース、ＮＶＭｅ(non-volatile Memory Express)インターフェース、ＡＨＣＩ(advanced host controller interface)またはこれらの組合わせによって具現されても良い。
一部の実施例において、メモリシステム４００は、ホスト５００と取り外し可能に(removable)組み合わせられることで、ホスト５００と通信することができる。抵抗性メモリとしてメモリ装置４２０は、不揮発性メモリであり、メモリシステム４００は、ストレージシステムとして指称されても良い。例えば、メモリシステム４００は、非限定的な例示としてＳＳＤ(solid-state drive or Solid-state disk)、エンベデッドＳＳＤ(embedded SSD;eSSD)、マルチメディアカード(multimedia card;MMC)、エンベデッドマルチメディアカード(embedded Multimedia card;eMMC)などとしても具現される。
コントローラ４１０は、インターフェース６００を通じてホスト５００から受信された要請に応答して、メモリ装置４２０を制御することができる。例えば、コントローラ４１０は、書込み要請に応答して、書込み要請に伴われて受信されたデータをメモリ装置４２０に書込んでもよく、読出要請に応答してメモリ装置４２０に保存されたデータをホスト５００に提供してもよい。
メモリシステム４００は、少なくとも１つのメモリ装置４２０を含み、メモリ装置４２０は、レファレンスセル及び可変抵抗値素子を有するメモリセルを含む。本開示の例示的な実施例を参照して前述されたように、メモリ装置４２０の製造工程による変動、メモリ装置４２０、またはメモリシステム４００の動作環境に起因するメモリセルの抵抗値変動は、レファレンスセルに連結されたレファレンス抵抗に流れるレファレンス電流を調節することで、単純かつ正確に補償され得る。これにより、メモリ装置４２０は、コントローラ４１０の読出コマンドに応答して、メモリセルに保存された値を正確にコントローラ４１０に提供し、結果としてメモリシステム４００の動作信頼度を向上させることができる。
前述したように図面及び明細書において、例示的な実施例が開示された。本明細書において特定の用語を使用して実施例が説明されているが、これは、単に本開示の技術的思想を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載の本開示の範囲を限定するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。したがって、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
１００ メモリ装置
１１０ セルアレイ
１２０ 電流源回路
１３０ レファレンス抵抗回路
１４０ オフセット電流回路
１５０ 増幅回路
１６０ 制御回路
２００ コントローラ
ＣＭＤ コマンド
ＡＤＤＲ アドレス
ＤＡＴＡ データ

Claims (10)

  1. 読出コマンドに応答してメモリセルに保存された値を出力する抵抗性メモリ装置であって、
    メモリセル及びレファレンスセルを含むセルアレイと、
    前記レファレンスセルと電気的に連結されるように構成されたレファレンス抵抗回路と、
    前記レファレンス抵抗回路に提供される読出電流にオフセット電流を付け加えるか、引き出すように構成されたオフセット電流源回路と、
    前記メモリセルの抵抗値の変動を補償するように、前記オフセット電流源回路を制御するように構成された制御回路と、を含む抵抗性メモリ装置。
  2. 前記制御回路は、前記抵抗性メモリ装置の温度に基づいて前記オフセット電流の大きさを調節するように、さらに構成されたことを特徴とする請求項１に記載の抵抗性メモリ装置。
  3. 前記オフセット電流源回路は、制御信号に従って前記オフセット電流の大きさを調節するように、さらに構成され、
    前記制御回路は、
    温度に比例する第１信号を生成するように構成された第１信号生成器と、
    温度に反比例する第２信号を生成するように構成された第２信号生成器と、
    前記第１信号及び前記第２信号の加重和として前記制御信号を生成する組合わせ回路と、を含み、
    前記加重和の加重値は、前記メモリセルの抵抗値の温度変動特性によって決定されることを特徴とする請求項２に記載の抵抗性メモリ装置。
  4. 前記オフセット電流源回路は、制御信号に従って前記オフセット電流の大きさを調節するように、さらに構成され、
    前記制御回路は、ルックアップテーブルを含み、前記ルックアップテーブルを参照することで、前記抵抗性メモリ装置の温度に従った温度信号から前記制御信号を生成するように、さらに構成されたことを特徴とする請求項２に記載の抵抗性メモリ装置。
  5. 前記制御回路によってアクセスされ、工程情報を保存するように構成された不揮発性メモリをさらに含み、
    前記制御回路は、前記工程情報に基づいて前記オフセット電流の大きさを調節するように、さらに構成されたことを特徴とする請求項１に記載の抵抗性メモリ装置。
  6. 前記制御回路は、前記抵抗性メモリ装置の正の供給電圧の大きさに基づいて前記オフセット電流の大きさを調節するように、さらに構成されたことを特徴とする請求項１に記載の抵抗性メモリ装置。
  7. 読出コマンドに応答してメモリセルに保存された値を出力する抵抗性メモリ装置であって、
    第１読出電流が通過するメモリセル及びレファレンス電流が通過するレファレンスセルを含むセルアレイと、
    前記第１読出電流及び第２読出電流を生成する電流源回路と、
    前記第２読出電流にオフセット電流を付け加えるか、引き出すことで、前記レファレンス電流を生成するように構成されたオフセット電流源回路と、
    前記メモリセルの抵抗値の変動を補償するように、前記オフセット電流源回路を制御する制御回路と、を含む抵抗性メモリ装置。
  8. 前記レファレンスセルと電気的に連結され、前記レファレンス電流が通過するレファレンス抵抗回路をさらに含む請求項７に記載の抵抗性メモリ装置。
  9. 前記第１読出電流及び前記第２読出電流は、近似的に等しいことを特徴とする請求項７に記載の抵抗性メモリ装置。
  10. 読出コマンドに応答してメモリセルに保存された値を出力する抵抗性メモリ装置であって、
    第１読出電流が通過するメモリセル及び第２読出電流が通過するレファレンスセルを含むセルアレイと、
    前記第２読出電流にオフセット電流を付け加えるか、引き出すことで、レファレンス電流を生成するように構成されたオフセット電流源回路と、
    前記レファレンスセルと電気的に連結され、前記レファレンス電流が通過するレファレンス抵抗回路と、
    前記メモリセルの抵抗値の変動を補償するように、前記オフセット電流源回路を制御するように構成された制御回路と、を含む抵抗性メモリ装置。
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