KR102631352B1 - 레퍼런스 교정을 제공하는 저항성 메모리 장치 및 그것의 동작 방법 - Google Patents

레퍼런스 교정을 제공하는 저항성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

레퍼런스 저항을 교정하도록 구성된 저항성 메모리 장치는, 일부 실시예들에서, 교정 저항치를 가지는 교정 저항을 포함하는 교정 저항 회로, 가변적인 저항치를 가지는 제1 레퍼런스 저항, 입력 전류들을 비교하도록 구성된 제1 감지 증폭기, 복수의 스위치들을 포함하는 제1 스위치 세트; 및 제1 감지 증폭기가, 독출 동작시 제1 레퍼런스 저항을 통과하는 제1 레퍼런스 전류를 제1 메모리 셀을 통과하는 제1 독출 전류와 비교하고, 교정 동작시 제1 레퍼런스 전류를 교정 저항을 통과하는 제1 교정 전류와 비교하도록, 제1 스위치 세트를 제어하는 컨트롤러를 포함할 수 있고, 제1 레퍼런스 전류는, 독출 동작 및 교정 동작에서 상이한 경로들을 통해서 각각 흐를 수 있다.

Description

레퍼런스 교정을 제공하는 저항성 메모리 장치 및 그것의 동작 방법{RESISTIVE MEMORY DEVICE PROVIDING REFERENCE CALIBRATION AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 자세하게는 레퍼런스 교정을 제공하는 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법에 관한 것이다.
저항성 메모리 장치는 가변 저항치 소자(variable resistance element)를 포함하는 메모리 셀에 데이터를 저장할 수 있다. 저항성 메모리 장치의 메모리 셀에 저장된 데이터를 검출하기 위하여, 예컨대 메모리 셀에 독출 전류 또는 독출 전압이 제공될 수 있고, 메모리 셀의 가변 저항치 소자에 의한 독출 전압 또는 독출 전류가 검출될 수 있다. 가변 저항치 소자의 저항치를 판정하는데 사용되는 레퍼런스 저항치는 공정, 전압, 온도 등의 변이에 기인하여 변동할 수 있고, 이와 같은 레퍼런스 저항치의 변동은 저항성 메모리 장치에서 독출 동작의 신뢰성을 저하시킬 수 있다.
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 정확한 레퍼런스 교정을 제공함으로써 메모리 셀에 저장된 값을 정확하게 독출할 수 있는 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 레퍼런스 저항을 교정하도록 구성된 저항성 메모리 장치는, 교정 저항치를 가지는 교정 저항을 포함하는 교정 저항 회로, 가변적인 저항치를 가지는 제1 레퍼런스 저항, 입력 전류들을 비교하도록 구성된 제1 감지 증폭기, 복수의 스위치들을 포함하는 제1 스위치 세트, 및 제1 감지 증폭기가, 독출 동작시 제1 레퍼런스 저항을 통과하는 제1 레퍼런스 전류를 제1 메모리 셀을 통과하는 제1 독출 전류와 비교하고, 교정 동작시 제1 레퍼런스 전류를 교정 저항을 통과하는 제1 교정 전류와 비교하도록, 제1 스위치 세트를 제어하는 컨트롤러를 포함할 수 있고, 제1 레퍼런스 전류는, 독출 동작 및 교정 동작에서 상이한 경로들을 통해서 각각 흐를 수 있다.
또한, 본 개시의 기술적 사상의 일측면에 따라 복수의 레퍼런스 저항들을 교정하는 저항성 메모리 장치는, 교정 저항치를 가지는 교정 저항, 가변적인 저항치를 각각 가지는 복수의 레퍼런스 저항들, 독출 동작시 레퍼런스 저항을 통과하는 레퍼런스 전류 및 메모리 셀을 통과하는 독출 전류를 비교하고 레퍼런스 전류 및 교정 저항을 통과하는 교정 전류를 비교하도록, 각각 구성된 복수의 감지 증폭기들, 및 교정 전류가 감지 증폭기 및 교정 저항 사이에서 통과하는 제1 경로와 실질적으로 동일한 길이의 제2 경로를 레퍼런스 전류가 통과하도록, 교정 동작시 제2 경로를 형성하는 복수의 스위치들을 포함할 수 있다.
또한, 본 개시의 기술적 사상의 일측면에 따라 복수의 레퍼런스 저항들을 교정하는 저항성 메모리 장치는, 교정 저항치를 가지는 교정 저항, 독출 동작시 가변적인 저항치를 가지는 레퍼런스 저항을 통과하는 레퍼런스 전류 및 메모리 셀을 통과하는 독출 전류를 비교하고, 교정 동작시 레퍼런스 전류 및 교정 저항을 통과하는 교정 전류를 비교하도록, 각각 구성된 복수의 독출 회로들, 복수의 독출 회로들 및 교정 저항에 연결되고, 교정 동작시 교정 전류가 통과하는 제1 도전 라인, 및 복수의 독출 회로들에 연결되고 교정 동작시 레퍼런스 전류가 통과하는 제2 도전 라인을 포함할 수 있고, 제1 도전 라인 및 제2 도전 라인은, 동일한 길이를 가질 수 있다.
본 개시의 예시적 실시예에 따라, 전류가 흐르는 경로상의 기생 저항에 의한 영향이 상쇄됨으로써 독출 회로들이 일정하게 교정될 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 복수의 레퍼런스 저항들이 일정한 레퍼런스 저항치를 가지도록 교정됨으로써 저항성 메모리 장치에서 독출 오류가 제거될 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 향상된 동작 신뢰도를 가지는 저항성 메모리 장치가 제공될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 셀 어레이에 포함된 메모리 셀의 예시를 나타내는 도면이다.
도 3은 본 개시의 예시적 실시예에 따라 메모리 셀이 제공하는 저항치 산포를 나타내는 그래프이다.
도 4는 본 개시의 예시적 실시예에 따른 감지 증폭기를 나타내는 회로도이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따라 독출 회로 및 그 주변 회로의 등가 회로들을 나타내는 회로도들이다.
도 6a 및 도 6b는 비교예시들에 따라 하나의 도전 라인을 사용하는 교정 동작 중의 메모리 장치의 예시들을 나타내는 회로도들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 2개의 도전 라인들을 사용하는 교정 동작 중의 메모리 장치의 예시들을 나타내는 회로도들이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이다.
도 12a는 본 개시의 예시적 실시예에 따라 메모리 장치의 일부를 개략적으로 나타내는 측면도이고, 도 12b는 본 개시의 예시적 실시예에 따라 도 12a의 메모리 장치의 일부를 개략적으로 나타내는 회로도이다.
도 13은 본 개시의 예시적 실시예에 따른 도전 라인들을 나타내는 도면이다.
도 14는 본 개시의 예시적 실시예에 따라 메모리 장치에서 레퍼런스를 교정하는 방법을 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시예에 따라 도 14의 단계 S40의 예시를 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다. 구체적으로, 도 1은 메모리 장치(10)에 포함된 일부 구성요소들로서, 셀 어레이(11), 로우 디코더(12), 컬럼 디코더(13), 독출 회로들(14), 교정 저항 회로(15) 및 컨트롤러(16)를 나타낸다.
메모리 장치(10)는 외부로부터 커맨드 및 어드레스를 수신할 수 있고, 데이터를 수신하거나 출력할 수 있다. 예를 들면, 메모리 장치(10)는 기입(write) 커맨드, 독출(read) 커맨드와 같은 커맨드 및 커맨드에 대응하는 어드레스를 수신할 수 있다. 메모리 장치(10)는 기입 커맨드에 응답하여 데이터를 수신할 수 있고, 독출 커맨드에 응답하여 데이터를 출력할 수 있다. 일부 실시예들에서, 커맨드, 어드레스 및 데이터는 독립적인 채널들을 통해서 수신되거나 전송될 수도 있고, 일부 실시예들에서, 커맨드, 어드레스 및 데이터 중 적어도 2개는 동일한 채널을 통해서 수신되거나 전송될 수 있다.
셀 어레이(11)는 복수의 메모리 셀들(예컨대, Mij)을 포함할 수 있다. 메모리 셀(Mij)은 가변 저항치 소자(예컨대, 도 2의 MTJ)를 포함할 수 있고, 가변 저항치 소자는 메모리 셀(Mij)에 저장된 값에 대응하는 저항치(resistance)를 가질 수 있다. 이에 따라 메모리 장치(10)는 저항성(resistive) 메모리 장치, RRAM(Resistive Random Access Memory)(또는 ReRAM) 장치로 지칭될 수 있다. 예를 들면, 메모리 장치(10)는 비제한적인 예시로서 PRAM(Phase Change Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 구조의 셀 어레이(11)를 포함할 수도 있고, STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory), Spin-RAM(Spin Torque Transfer Magnetization Switching RAM) 및 SMT-RAM(Spin Momentum Transfer) 등과 같이 MRAM(Magnetic Random Access Memory) 구조의 셀 어레이(11)를 포함할 수 있다. 본 개시의 예시적 실시예들은, 도 2 및 도 3을 참조하여 후술되는 바와 같이, MRAM을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 1에 도시된 바와 같이, 메모리 셀(Mij)은 워드 라인(WLi)에 연결될 수 있고, 소스 라인(SLj) 및 비트 라인(BLj)에 연결될 수 있다. 독출 동작시 메모리 셀(Mij)에 포함된 가변 저항치 소자의 저항치를 검출하기 위하여, 일부 실시예들에서 미리 정해진 전류를 메모리 셀(Mij)에 인가함으로써 메모리 셀(Mij)에 발생한 전압이 검출될 수도 있고, 일부 실시예들에서 미리 정해진 전압을 메모리 셀(Mij)에 인가함으로써 메모리 셀(Mij)에 발생한 전류가 검출될 수도 있으며, 일부 실시예들에서 전압 및 전류가 모두 검출될 수도 있다. 이하에서 본 개시의 예시적 실시예들은, 독출 동작시 메모리 셀(Mij)에 미리 정해진 전압, 즉 독출 전압(예컨대, VRD1 내지 VRDn)을 인가함으로써 메모리 셀(Mij)에서 발생한 전류, 즉 독출 전류(예컨대, IRDk)를 검출하는 동작을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점은 이해될 것이다.
로우 디코더(12)는 독출 커맨드와 함께 수신된 어드레스에 따라 복수의 워드 라인들(WLs) 중 하나를 활성화할 수 있고, 활성화된 워드 라인에 연결된 메모리 셀들이 선택될 수 있다. 예를 들면, 워드 라인(WLi)이 활성화되는 경우, 메모리 셀(Mij)이 선택될 수 있고, 독출 전류(IRDk)가 소스 라인(SLj)으로부터 메모리 셀(Mij)을 통과하여 비트 라인(BLj)으로 흐를 수 있다. 일부 실시예들에서, 하나의 워드 라인에 의해서 선택되는 메모리 셀들 또는 그러한 메모리 셀들에 저장된 데이터는 페이지(page)로서 지칭될 수 있다.
컬럼 디코더(13)는 활성화된 워드 라인(WLi)에 연결된 메모리 셀들 중 일부를 독출 커맨드와 함께 수신된 어드레스에 따라 선택할 수 있다. 예를 들면, 워드 라인(WLi)에 연결된 메모리 셀들 중 n개의 메모리 셀들이 선택될 수 있고(n은 양의 정수), 선택된 n개의 메모리 셀들이 소스 라인들 및 비트 라인들을 통해서 독출 회로들(14)과 접속될 수 있다.
독출 회로들(14)은 독출 동작시 n개의 메모리 셀들에 독출 전압들(VRD1 내지 VRDn)을 제공할 수 있다. 예를 들면, 독출 회로들(14) 중 제k 독출 회로는 메모리 셀(Mij)에 독출 전압(VRDk)을 제공할 수 있고(1≤k≤n), 이에 따라 메모리 셀(Mij)을 통과하는 독출 전류(IRDk)가 발생할 수 있다. 제k 독출 회로는 독출 전류(IRDk)에 기초하여 메모리 셀(Mij)에 포함된 가변 저항치 소자의 저항치를 검출할 수 있고, 검출된 저항치에 대응하는 신호를 출력할 수 있다. 일부 실시예들에서, 제k 독출 회로는 독출 전류(IRDk)의 크기를 레퍼런스 전류의 크기와 비교함으로써 가변 저항치 소자의 저항치를 검출할 수 있고, 이에 따라 레퍼런스 전류의 크기가 변동하는 경우 메모리 셀(Mij)로부터 독출된 값은 오류를 포함할 수 있다. 비록 도 1에서 독출 회로들(14)만이 도시되었으나, 메모리 장치(10)는 메모리 셀(Mij)에 기입 전류 및/또는 기입 전압을 제공하는 기입 회로를 더 포함할 수 있고, 기입 회로 및 독출 회로가 하나의 블록으로 구현된 기입/독출 회로를 포함할 수도 있다.
독출 회로들(14) 각각은, 도 5a 및 도 5b를 참조하여 후술되는 바와 같이, 레퍼런스 전류를 생성하기 위하여 레퍼런스 저항을 포함할 수 있다. 독출 회로들(14)에 포함된 레퍼런스 저항들은 공정, 전압, 온도 등의 변이에 기인하여, 상이한 저항치들을 가질 수 있다. 이러한 레퍼런스 저항들이 원하는 저항치(예컨대, 레퍼런스 저항치)를 가지도록, 메모리 장치(10)는 교정 저항 회로(15)를 포함할 수 있고, 컨트롤러(16)는 레퍼런스 저항들의 저항치들을 원하는 저항치로 조정하는 동작, 즉 레퍼런스 저항들을 교정(calibration)하는 동작을 제어할 수 있다. 본 명세서에서, 독출 회로들(14)에 포함된 레퍼런스 저항들의 저항치들을 조절하는 동작은 교정 동작으로 지칭될 수 있다.
교정 저항 회로(15)는 교정 저항(예컨대, 도 5a의 R_CAL)을 포함할 수 있다. 또한, 교정 저항 회로(15)는 교정 동작시 독출 회로들(14)로부터, 제1 도전 라인(CL1)을 통해서 교정 전류(ICAL)를 수신할 수 있고, 제2 도전 라인(CL2)을 통해서 레퍼런스 전류(IREF)를 수신할 수 있다. 교정 전류(ICAL)는 교정 저항 회로(15)에 포함된 교정 저항을 통과할 수 있는 한편, 레퍼런스 전류(IREF)는 독출 회로들(14) 중 하나의 독출 회로에 포함된 레퍼런스 저항을 통과하여 교정 저항 회로(15)에 제공될 수 있다. 도 6a, 도 6b, 도 7a 및 도 7b를 참조하여 후술되는 바와 같이, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 동일한 구조를 가질 수 있고, 레퍼런스 전류(IREF)가 제2 도전 라인(CL2)을 통해서 교정 저항 회로(15)까지 흐름으로써 교정 전류(ICAL) 및 레퍼런스 전류(IREF)가 흐르는 경로들 사이 편차가 감소할 수 있다. 이에 따라, 레퍼런스 전류(IREF)의 크기를 교정 전류(ICAL)의 크기와 일치시키는 경우, 레퍼런스 저항의 저항치는 교정 저항의 저항치, 즉 교정 저항치(또는 교정 저항치로부터 일정한 오프셋을 포함하는 저항치)와 일치할 수 있다.
도 1에 도시된 바와 같이, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 독출 회로들(14)을 가로질러 연장될 수 있고, 상호 동일한 구조를 가질 수 있다. 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은, 일부 실시예들에서 동일한 길이를 가질 수 있고, 일부 실시예들에서 동일한 배선층에 형성된 패턴들일 수 있으며, 일부 실시예들에서 상호 평행하게 연장될 수 있다. 또한, 도 13을 참조하여 후술되는 바와 같이, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 정전위가 인가되는 2이상의 차폐(shield) 라인들 사이에 배치될 수도 있다.
컨트롤러(16)는 독출 회로들(14) 및 교정 저항 회로(15)를 제어할 수 있다. 예를 들면, 컨트롤러(16)는, 독출 동작시 독출 회로들(14)이 독출 전압들(VRD1 내지 VRDn)을 컬럼 디코더(13)를 통해서 셀 어레이(11)에 제공하고 독출 전류들(예컨대, IRDk)을 레퍼런스 전류들과 비교하도록, 독출 회로들(14)을 제어할 수 있다. 또한, 컨트롤러(16)는, 교정 동작시 독출 회로들(14) 중 적어도 하나가 교정 전류(ICAL) 및 레퍼런스 전류(IREF)를 교정 저항 회로(15)에 제공하도록, 독출 회로들(14) 및 교정 저항 회로(15)를 제어할 수 있다. 일부 실시예들에서, 독출 회로들(14)은 복수의 스위치들을 포함할 수 있고, 컨트롤러(16)는 독출 회로들(14)에 포함된 복수의 스위치들을 제어할 수 있다. 컨트롤러(16)는, 일부 실시예들에서 스테이트 머신 등을 포함하는 로직 블록을 포함할 수도 있고, 일련의 명령어들을 포함하는 소프트웨어 및 이를 실행하는 프로세서를 포함할 수도 있다. 독출 동작 및 교정 동작의 예시들은 도 5a 및 도 5b를 참조하여 후술될 것이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 셀 어레이(11)에 포함된 메모리 셀(Mij)의 예시를 나타내는 도면이고, 도 3은 본 개시의 예시적 실시예에 따라 메모리 셀(Mij)이 제공하는 저항치 산포를 나타내는 그래프이다. 구체적으로, 도 2는 가변 저항치 소자로서 MTJ(Magnetic Tunnel Junction) 소자를 포함하는 메모리 셀(Mij)을 나타내고, 도 3은 도 2의 가변 저항치 소자(MTJ)의 저항치 산포를 나타낸다.
도 2에 도시된 바와 같이, 메모리 셀(Mij)은 소스 라인(SLj) 및 비트 라인(BLj) 사이에서 직렬 연결된 가변 저항치 소자(MTJ) 및 셀 트랜지스터(CT)를 포함할 수 있다. 일부 실시예들에서 도 2에 도시된 바와 같이, 비트 라인(BLj) 및 소스 라인(SLj) 사이에서 가변 저항치 소자(MTJ) 및 셀 트랜지스터(CT) 순서로 연결될 수도 있고, 일부 실시예들에서 도 2에 도시된 바와 상이하게, 비트 라인(BLj) 및 소스 라인(SLj) 사이에서 셀 트랜지스터(CT) 및 가변 저항치 소자(MTJ) 순서로 연결될 수도 있다.
가변 저항치 소자(MTJ)는 자유층(free layer)(FL) 및 고정층(pined layer)(PL)을 포함할 수 있고, 자유층(FL)과 고정층(PL)사이에 장벽층(barrier layer)(BL)을 포함할 수 있다. 도 2에서 화살표들로 표시된 바와 같이, 고정층(PL)의 자화 방향은 고정되어 있을 수 있는 한편, 자유층(FL)은 고정층(PL)의 자화 방향과 동일하거나 반대의 자화 방향을 가질 수 있다. 고정층(PL) 및 자유층(FL)이 동일한 방향의 자화 방향들을 가지는 경우 가변 저항치 소자(MTJ)는 평행(parallel) 상태(P)에 있는 것으로 지칭될 수 있는 한편, 고정층(PL) 및 자유층(FL)이 상호 반대 방향의 자화 방향들을 가지는 경우 가변 저항치 소자(MTJ)는 반평행(anti-parallel) 상태(AP)에 있는 것으로 지칭될 수 있다. 일부 실시예들에서, 가변 저항치 소자(MTJ)는 고정층(PL)이 고정된 자화 방향을 가지도록, 반강자성층(anti-ferromagnetic layer)를 더 포함할 수 있다.
가변 저항치 소자(MTJ)는 평행 상태(P)에서 상대적으로 낮은 저항치(RP)를 가질 수 있는 한편, 반평행 상태(AP)에서 상대적으로 높은 저항치(RAP)를 가질 수 있다. 본 명세서에서, 평행 상태(P)의 가변 저항치 소자(MTJ)가 낮은 저항치(RP)를 가지는 경우 메모리 셀(Mij)은 '0'을 저장하고, 반평행 상태(AP)의 가변 저항치 소자(MTJ)가 높은 저항치(RAP)를 가지는 경우 메모리 셀(Mij)은 '1'을 저장하는 것으로 가정된다. 또한, 본 명세서에서, '0'에 대응하는 저항치(RP)는 평행 저항치(RP)로서 지칭될 수 있고, '1'에 대응하는 저항치(RAP)는 반평행 저항치(RAP)로서 지칭될 수 있다.
셀 트랜지스터(CT)는 워드 라인(WLi)에 연결된 게이트(또는 컨트롤 단자), 소스 라인(SLj) 및 가변 저항치 소자(MTJ)에 연결된 드레인 및 소스를 가질 수 있다. 셀 트랜지스터(CT)는 워드 라인(WLi)에 인가된 전압에 따라 가변 저항치 소자(MTJ) 및 소스 라인(SLj)을 전기적으로 접속시키거나 단선시킬 수 있다. 예를 들면, 기입 동작에 있어서 메모리 셀(Mij)에 '0'을 기입하기 위하여, 활성화된 워드 라인(WLi)은 양의 공급 전압(VDD)을 가질 수 있고, 이에 따라 턴-온된 셀 트랜지스터(CT)를 통해서 비트 라인(BLj)으로부터 소스 라인(SLj)으로 향하는 전류가 가변 저항치 소자(MTJ)를 통과할 수 있다. 또한, 메모리 셀(Mij)에 '1'을 기입하기 위하여, 활성화된 워드 라인(WLi)은 양의 공급 전압(VDD)을 가질 수 있고, 이에 따라 턴-온된 셀 트랜지스터(CT)를 통해서 소스 라인(SLj)으로부터 비트 라인(BLj)으로 향하는 전류가 가변 저항치 소자(MTJ)를 통과할 수 있다. 독출 동작에 있어서, 셀 트랜지스터(CT)는 턴-온될 수 있고, 소스 라인(SLj)으로부터 비트 라인(BLj)으로 향하는 전류, 또는 비트 라인(BLj)으로부터 소스 라인(SLj)으로 향하는 전류, 즉 독출 전류가 셀 트랜지스터(CT) 및 가변 저항치 소자(MTJ)를 통과할 수 있다. 본 명세서에서 독출 전류는 소스 라인(SLj)으로부터 비트 라인(BLj)으로 향하여 흐르는 것으로 가정된다.
도 3을 참조하면, 가변 저항치 소자(MTJ)의 저항치는 산포를 가질 수 있다. 예를 들면, 도 3에 도시된 바와 같이, '0'을 저장하는 메모리 셀들에서 평균(Rp')을 가지는 평행 저항치(RP)의 산포가 존재할 수 있고, '1'을 저장하는 메모리 셀들에서 평균(RAP')을 가지는 반평행 저항치(RAP)의 산포가 존재할 수 있다. 또한, 평행 저항치(RP)의 산포 및 반평행 저항치(RAP)의 산포 사이에서 레퍼런스 저항치(RREF)가 존재할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 감지 증폭기를 나타내는 회로도이다. 도 2 및 도 3을 참조하여 전술된 바와 같이, 메모리 셀(Mij)에 저장된 값을 검출하기 위하여, 메모리 셀(Mij)에 포함된 가변 저항치 소자(MTJ)의 저항치가 검출될 수 있다.
일부 실시예들에서, 감지 증폭기(sense amplifier)(40)는 입력단들에 전압들을 인가할 수 있고, 인가된 전압들에 의해서 유발되는 전류들에 기초하여 출력 신호(OUT)를 생성할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 감지 증폭기(40)는 제1 전압(V1)을 제공하는 제1 전압원(VS1) 및 제2 전압(V2)을 제공하는 제2 전압원(VS2)을 포함할 수 있다. 일부 실시예들에서, 제1 전압(V1) 및 제2 전압(V2)은 일치할 수 있고, 예컨대 제1 전압원(VS1) 및 제2 전압원(VS2)은 동일한 바이어스 전압을 수신하는 소스 팔로워(source follower)들일 수 있다. 이와 같이, 전압을 인가하고 전압에 의한 전류를 감지하는 감지 증폭기(40)는 전류 입력 감지 증폭기로서 지칭될 수 있다.
제1 저항(R1) 및 제2 저항(R2)이 감지 증폭기(40)에 연결될 수 있고, 예를 들면 제1 저항(R1)은 제2 저항(R2)의 저항치를 검출하기 위한 레퍼런스 저항일 수 있다. 제1 전압(V1) 및 제1 저항(R1)에 의해서 제1 전류(I1)가 생성될 수 있는 한편, 제2 전압(V2) 및 제2 저항(R2)에 의해서 제2 전류(I2)가 생성될 수 있다. 제1 전류(I1) 및 제2 전류(I2)는 제1 저항(R1) 및 제2 저항(R2)의 저항치들에 각각 반비례할 수 있고, 제1 전압(V1) 및 제2 전압(V2)의 크기가 일치하는 경우, 감지 증폭기(40)는 제1 전류(I1) 및 제2 전류(I2)의 크기를 비교함으로써 비교 결과에 대응하는 출력 신호(OUT)를 생성할 수 있다. 결과적으로, 출력 신호(OUT)는 제1 저항(R1) 및 제2 저항(R2)의 저항치들을 비교한 결과에 대응할 수 있다. 이하에서, 본 개시의 예시적 실시예들은, 예컨대 도 4를 참조하여 설명된 바와 같은, 전류 입력 감지 증폭기를 참조하여 설명될 것이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따라 독출 회로 및 그 주변 회로의 등가 회로들을 나타내는 회로도들이다. 구체적으로, 도 5a는 교정 동작 중의 메모리 장치(50a)에서 교정 저항 회로(55) 및 제k 독출 회로(54_k)의 등가 회로를 나타내고, 도 5b는 독출 동작 중의 메모리 장치(50b)에서 셀 어레이(51) 및 제k 독출 회로(54_k)의 등가 회로를 나타낸다. 본 명세서에서, 제k 독출 회로(54_k)는 도 1의 독출 회로들(14)에 포함된 임의의 독출 회로에 대응할 수 있고 단순하게 독출 회로로서 지칭될 수 있다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 교정 동작시 교정 저항 회로(55) 및 독출 회로(54_k)는 전기적으로 접속될 수 있고, 교정 전류(ICAL)가 독출 회로(54_k)로부터 교정 저항(R_CAL)을 통과하여 음의 공급 전압(VSS)로 흐를 수 있다. 본 명세서에서, 음의 공급 전압(VSS)은 양의 공급 전압(VDD)보다 낮은 전압을 지칭할 수 있고, 접지 전압으로 지칭될 수도 있다. 도 4를 참조하여 전술된 바와 같이, 독출 회로(54_k)의 감지 증폭기(SAk)가 전류 입력 감지 증폭기인 경우, 교정 전류(ICAL)의 크기는 교정 저항(R_CAL)의 저항치, 즉 교정 저항치 RCAL에 의존할 수 있다.
독출 회로(54_k)는 감지 증폭기(SAk), 레퍼런스 저항(R_REFk) 및 교정 회로(CALk)를 포함할 수 있다. 레퍼런스 저항(R_REFk)은 감지 증폭기(SAk)에 접속될 수 있고, 레퍼런스 전류(IREF)는 감지 증폭기(SAk)로부터 레퍼런스 저항(R_REFk)을 통과하여 음의 공급 전압(VSS)으로 흐를 수 있다. 레퍼런스 저항(R_REFk)은, 도 5a에 도시된 바와 같이 가변 저항 소자일 수 있고, 교정 회로(CALk)로부터 수신되는 조절 신호(ADJk)에 따라 변동하는 저항치를 가질 수 있다.
교정 회로(CALk)는 교정 동작시, 예컨대 도 1의 컨트롤러(16)에 의해서 인에이블될 수 있고, 감지 증폭기(SAk)의 출력 신호(OUTk)에 기초하여 조절 신호(ADJk)를 생성할 수 있다. 일부 실시예들에서, 교정 회로(CALk)는 조절 신호(ADJk)를 통해서, 레퍼런스 저항(R_REFk)의 저항치 RREFk를 가장 낮은 값으로부터 점진적으로 증가시키거나 가장 높은 값으로부터 점진적으로 감소시킬 수 있고, 교정 회로(CALk)는 출력 신호(OUTk)가 천이하는 경우, 레퍼런스 저항(R_REFk)이 현재의 저항치 RREFk를 가지도록 조절 신호(ADJk)를 유지할 수 있다. 또한, 일부 실시예들에서, 교정 회로(CALk)는 출력 신호(OUTk)에 기초하여 이진 검색(binary search) 등의 방식에 기초하여 레퍼런스 저항(R_REFk)의 저항치 RREFk를 조절할 수도 있다.
도 5b를 참조하면, 독출 동작시 활성화된 워드 라인(WLi)에 의해서 선택된 메모리 셀(Mij) 및 독출 회로(54_k)는 전기적으로 접속될 수 있고, 독출 전류(IRDk)가 독출 회로(54_k)로부터 소스 라인(SLj), 메모리 셀(Mij) 및 비트 라인(BLj)을 순차적으로 통과하여 음의 공급 전압(VSS)으로 흐를 수 있다. 비록 도 5b에 도시되지 아니하였으나, 도 1의 컬럼 디코더(13)가 셀 어레이(51) 및 독출 회로(54_k) 사이에서 메모리 셀(Mij) 및 독출 회로(54_k)를 전기적으로 접속시킬 수 있다. 도 4를 참조하여 전술된 바와 같이, 독출 전류(IRDk)는 메모리 셀(Mij)에 포함된 가변 저항치 소자(MTJ)의 저항치에 의존할 수 있다.
독출 회로(54_k)의 교정 회로(CALk)는 도 5a에서 결정된 값을 가지는 조절 신호(ADJk)를 독출 동작시 출력할 수 있고, 이에 따라 레퍼런스 저항(R_REFk)은 도 5a의 교정 동작시 결정된 저항치를 가질 수 있다.
도 6a 및 도 6b는 비교예시들에 따라 하나의 도전 라인(CL61)을 사용하는 교정 동작 중의 메모리 장치의 예시들(60a, 60b)을 나타내는 회로도들이다. 구체적으로, 도 6a는 제1 독출 회로(64_1)의 교정 동작 중의 메모리 장치(60a)를 나타내고, 도 6b는 제n 독출 회로(64_n)의 교정 동작 중의 메모리 장치(60b)를 나타낸다. 이하에서, 도 6a 및 도 6b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 6a를 참조하면, 독출 회로들(64)은 제1 내지 제n 독출 회로(64_1 내지 64_n)로 구성될 수 있고(n은 2보다 큰 정수), 제1 도전 라인(CL61)이 독출 회로들(54)을 가로질러 연장될 수 있다. 교정 동작시, 제1 내지 제n 독출 회로(64_1 내지 64_n) 중 하나의 독출 회로가 제1 도전 라인(CL61)을 통해서 교정 저항 회로(65)의 교정 저항(R_CAL)과 접속될 수 있다. 예를 들면, 도 6a에 도시된 바와 같이, 제1 독출 회로(64_1)(또는 제1 레퍼런스 저항(R_REF1))의 교정을 위하여, 제1 독출 회로(64_1)의 제1 감지 증폭기(SA1)는 제1 도전 라인(CL61)과 전기적으로 접속된 입력단을 가질 수 있는 한편, 제2 내지 제n 독출 회로(64_2 내지 64_n)에 각각 포함된 제2 내지 제n 감지 증폭기들(SA2 내지 SAn)은 제1 도전 라인(CL61)과 전기적으로 단선될 수 있다.
제1 도전 라인(CL61)은 길이에 비례하는 저항치를 가질 수 있다. 예를 들면, 도 6a에 도시된 바와 같이, 제1 도전 라인(CL61)은 상호 인접한 독출 회로들(예컨대, 64_1, 64_2) 사이 그리고 제n 독출 회로(64_n) 및 교정 저항 회로(65) 사이에서 기생 저항(R_PAR)을 각각 가지는 것으로 모델링될 수 있다. 이에 따라, 제1 감지 증폭기(SA1)는, 제1 레퍼런스 저항(R_REF1)의 저항치 RREF1를, 기생 저항(R_PAR)의 저항치 RPAR의 n배 및 교정 저항(R_CAL)의 저항치, 즉 교정 저항치 RCAL의 합에 대응하는 저항치 "n*RPAR + RCAL"와 비교함으로써 제1 출력 신호(OUT1)를 출력할 수 있다. 이에 따라, 제1 레퍼런스 저항(R_REF1)의 저항치 RREF1는 저항치 "n*RPAR + RCAL"를 가지도록 교정될 수 있다.
도 6b를 참조하면, 제n 독출 회로(64_n)(또는 제n 레퍼런스 저항(R_REFn))의 교정을 위하여, 제n 독출 회로(64_n)의 제n 감지 증폭기(SAn)는 제1 도전 라인(CL61)과 전기적으로 접속된 입력단을 가질 수 있는 한편, 나머지 독출 회로들(예컨대, 64_1, 64_2 등)에 포함된 감지 증폭기들(예컨대, SA1, SA2 등)은 제1 도전 라인(CL61)과 전기적으로 단선될 수 있다. 도 6a를 참조하여 전술된 바와 같이, 제1 도전 라인(CL61)은 길이에 비례하는 저항치를 가질 수 있고, 이에 따라 제n 감지 증폭기(SAn)는, 제n 레퍼런스 저항(R_REFn)의 저항치 RREFn를, 기생 저항(P_PAR)의 저항치 PPAR 및 교정 저항(R_CAL)의 저항치 RCAL의 합에 대응하는 저항치와 비교함으로써 제n 출력 신호(OUTn)를 출력할 수 있다. 이에 따라, 제n 레퍼런스 저항(R_REFn)의 저항치 RREFn은 저항치 "RPAR + RCAL"를 가지도록 교정될 수 있고, 이는 도 6a를 참조하여 전술된 제1 레퍼런스 저항(R_REF1)의 교정된 저항치 "n*RPAR + RCAL"와 상이할 수 있다. 결과적으로, 제1 내지 제n 독출 회로(64_1 내지 64_n)에 각각 포함된 제1 내지 제n 레퍼런스 저항(R_REF1 내지 R_REFn)은 상이한 저항치들을 가지도록 교정될 수 있고, 독출 동작시 오류가 발생할 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들에 따라 2개의 도전 라인들(CL71, CL72)을 사용하는 교정 동작 중의 메모리 장치의 예시들(70a, 70b)을 나타내는 회로도들이다. 구체적으로, 도 7a는 제1 독출 회로(74_1)의 교정 동작 중의 메모리 장치(70a)를 나타내고, 도 7b는 제n 독출 회로(74_n)의 교정 동작 중의 메모리 장치(70b)를 나타낸다. 이하에서, 도 7a 및 도 7b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 7a를 참조하면, 독출 회로들(74)은 제1 내지 제n 독출 회로(74_1 내지 74_n)로 구성될 수 있고(n은 양의 정수), 제1 도전 라인(CL71) 및 제2 도전 라인(CL72)이 독출 회로들(74)을 가로질러 연장될 수 있다. 교정 동작시, 제1 내지 제n 독출 회로(74_1 내지 74_n) 중 하나의 독출 회로가 제1 도전 라인(CL71) 및 제2 도전 라인(CL72)을 통해서 교정 저항 회로(75)와 접속될 수 있다. 예를 들면, 도 7a에 도시된 바와 같이, 제1 독출 회로(74_1)(또는 제1 레퍼런스 저항(R_REF1))의 교정을 위하여, 제1 독출 회로(74_1)의 제1 감지 증폭기(SA1)는 제1 도전 라인(CL71)과 전기적으로 접속된 입력단을 가질 수 있는 한편, 제2 내지 제n 독출 회로(74_2 내지 74_n)에 각각 포함된 제2 내지 제n 감지 증폭기(SA2 내지 SAn)는 제1 도전 라인(CL71)과 전기적으로 단선될 수 있다. 또한, 제1 독출 회로(74_1)의 제1 레퍼런스 저항(R_REF1)은, 도 6a의 제1 레퍼런스 저항(R_REF1)이 제1 독출 회로(64_1) 내부에서 음의 공급 전압(VSS)이 인가되는 일단을 가지는 것과 상이하게, 제2 도전 라인(CL72)에 전기적으로 접속된 일단을 가질 수 있는 한편, 제2 내지 제n 독출 회로(74_2 내지 74_n)에 각각 포함된 제2 내지 제n 레퍼런스 저항(R_REF2 내지 R_REFn)은 제2 도전 라인(CL72)과 전기적으로 단선될 수 있다.
제1 도전 라인(CL71) 및 제2 도전 라인(CL72)은, 길이에 비례하는 저항치를 각각 가질 수 있다. 일부 실시예들에서, 제1 도전 라인(CL71) 및 제2 도전 라인(CL72)은 동일한 구조, 예컨대 동일한 길이를 가질 수 있고, 이에 따라 도 7a에 도시된 바와 같이, 상호 인접한 독출 회로들(예컨대, 74_1, 74_2) 사이에서 동일한 저항치를 가지는 기생 저항(R_PAR)을 각각 가지는 것으로 모델링될 수 있다. 이에 따라, 제1 감지 증폭기(SA1)는, 제1 레퍼런스 저항(R_REF1)의 저항치 RREF1 및 기생 저항(R_PAR)의 저항치 PPAR의 n배의 합에 대응하는 저항치 "RREF1 + n*PPAR"를, 기생 저항(R_PAR)의 저항치 RPAR의 n배 및 교정 저항(R_CAL)의 저항치(또는 교정 저항치) RCAL의 합에 대응하는 저항치 "n*RPAR + RCAL"와 비교함으로써 제1 출력 신호(OUT1)를 출력할 수 있다. 이에 따라, 제1 레퍼런스 저항(R_REF1)의 저항치 RREF1는 교정 저항(R_CAL)의 저항치 RCAL을 가지도록 교정될 수 있다.
도 7b를 참조하면, 제n 독출 회로(74_n)(또는 제n 레퍼런스 저항(R_REFn))의 교정을 위하여, 제n 독출 회로(74_n)의 제n 감지 증폭기(SAn)는 제1 도전 라인(CL71)과 전기적으로 접속된 입력단을 가질 수 있는 한편, 나머지 독출 회로들(예컨대, 74_1, 74_2)에 포함된 감지 증폭기들(예컨대, SA1, SA2 등)은 제1 도전 라인(CL71)과 전기적으로 단선될 수 있다. 또한, 제n 독출 회로(74_n)의 제n 레퍼런스 저항(R_REFn)은, 도 6b의 제n 레퍼런스 저항(R_REFn)이 제n 독출 회로(64_n) 내부에서 음의 공급 전압(VSS)이 인가되는 일단을 가지는 것과 상이하게, 제2 도전 라인(CL72)에 전기적으로 접속된 일단을 가질 수 있는 한편, 나머지 독출 회로들(예컨대, 74_1, 74_2)에 포함된 레퍼런스 저항들(예컨대, R_REF1, R_REF2)은 제2 도전 라인(CL72)과 전기적으로 단선될 수 있다. 도 7a를 참조하여 전술된 바와 같이, 제1 도전 라인(CL71) 및 제2 도전 라인(CL72)은 길이에 비례하는 저항치를 각각 가질 수 있고, 이에 따라 제n 감지 증폭기(SAn)는, 제n 레퍼런스 저항(R_REFn)의 저항치 RREFn 및 기생 저항(P_PAR)의 저항치 PPAR의 합에 대응하는 저항치 "RREFn + PPAR"를, 기생 저항(P_PAR)의 저항치 PPAR 및 교정 저항(R_CAL)의 저항치(또는 교정 저항치) RCAL의 합에 대응하는 저항치 "RPAR+ RCAL"와 비교함으로써 제n 출력 신호(OUTn)를 출력할 수 있다. 이에 따라, 제n 레퍼런스 저항(R_REFn)의 저항치 RREFn은 교정 저항(R_CAL)의 저항치 RCAL를 가지도록 교정될 수 있고, 이는 도 7a를 참조하여 전술된 제1 레퍼런스 저항(R_REF1)의 교정된 저항치 RCAL과 일치할 수 있다. 결과적으로, 제1 내지 제n 독출 회로(74_1 내지 74_n)에 각각 포함된 제1 내지 제n 레퍼런스 저항(R_REF1 내지 R_REFn)은 각각 동일한 저항치를 가지도록 교정될 수 있고, 도 6a 및 도 6b를 참조하여 전술된 예시와 상이하게, 독출 동작시 오류의 발생이 방지될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치(80)의 일부를 나타내는 회로도이다. 구체적으로, 도 8은 셀 어레이(81), 독출 회로(84_k) 및 교정 저항 회로(85)를 포함하는 등가 회로를 나타낸다. 도 8에 도시되지 아니하였으나, 컬럼 디코더는 어드레스에 따라 셀 어레이(81) 및 독출 회로(84_k) 사이에서 메모리 셀(Mij) 및 독출 회로(84_k)를 전기적으로 접속시킬 수 있다.
도 8을 참조하면, 메모리 장치(80)는 독출 회로(84_k)를 포함하는 독출 회로들을 가로지르는 제1 도전 라인(CL81) 및 제2 도전 라인(CL82)을 포함할 수 있다. 이에 따라, 도 7a 및 도 7b를 참조하여 전술된 바와 같이, 독출 회로(84_k)의 레퍼런스 저항(R_REFk)은 교정 저항(R_CAL)의 저항치 RCAL를 가지도록 교정될 수 있다. 이하에서, 도 8은 도 1을 참조하여 설명될 것이다.
셀 어레이(81)는 워드 라인(WLi)에 연결된 메모리 셀(Mij)을 포함할 수 있고, 메모리 셀(Mij)은 독출 동작시 소스 라인(SLj)을 통해서 독출 회로(84_k)와 접속될 수 있고, 비트 라인(BLj)을 통해서 음의 공급 전압(VSS)에 접속될 수 있다. 교정 저항 회로(85)는 교정 저항(R_CAL)을 포함할 수 있고, 제1 도전 라인(CL81) 및 제2 도전 라인(CL82)에 연결될 수 있다.
독출 회로(84_k)는 감지 증폭기(SAk), 레퍼런스 저항(R_REFk) 및 스위치 세트를 포함할 수 있다. 비록 도시되지 아니하였으나, 독출 회로(84_k)는 감지 증폭기(SAk)의 출력 신호(OUTk)에 기초하여 레퍼런스 저항(R_REFk)의 저항치를 조절하는 교정 회로(예컨대, 도 5a의 CALk)를 더 포함할 수 있다. 스위치 세트는 복수의 스위치들(SW41, SW42, SW44, SW45)을 포함할 수 있고, 교정 동작을 제어하는 도 1의 컨트롤러(16)에 의해서 온(on)되거나 오프(off)될 수 있다. 복수의 스위치들(SW41, SW42, SW44, SW45) 각각은 컨트롤러(16)의 제어에 따라 양단을 전기적으로 접속시키거나 단선시키는 임의의 구조를 가질 수 있다. 예를 들면, 복수의 스위치들(SW41, SW42, SW44, SW45) 각각은 NFET(N-channel Field Effect Transistor) 및/또는 PFET(P-channel Field Effect Transistor)를 포함할 수 있고, 컨트롤러(16)는 NFET의 게이트 전압을 조절할 수 있다.
컨트롤러(16)는 독출 동작시 도 5b의 등가 회로가 형성되도록 복수의 스위치들(SW41, SW42, SW44, SW45)을 제어할 수 있다. 예를 들면, 도 5a를 참조하여 전술된 바와 같이, 컨트롤러(16)는, 감지 증폭기(SAk)가 레퍼런스 저항(R_REFk)을 통과하는 레퍼런스 전류(IREF)를 메모리 셀(Mij)을 통과하는 독출 전류(ICAL)와 비교하도록, 제1 스위치(SW41) 및 제4 스위치(SW44)를 온하고 제2 스위치(SW42) 및 제5 스위치(SW45)를 오프할 수 있다. 다른 한편으로, 컨트롤러(16)는 교정 동작시 도 5b의 등가 회로가 형성되도록 복수의 스위치들(SW41, SW42, SW44, SW45)을 제어할 수 있다. 예를 들면, 컨트롤러(16)는 감지 증폭기(SAk)가 레퍼런스 저항(R_REFk)을 통과하는 레퍼런스 전류(IREF)를 교정 저항(R_CAL)을 통과하는 교정 전류(ICAL)와 비교하도록, 제1 스위치(SW41) 및 제4 스위치(SW44)를 오프하고 제2 스위치(SW42) 및 제5 스위치(SW45)를 온할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치(90)의 일부를 나타내는 회로도이다. 구체적으로, 도 9는 셀 어레이(91), 컬럼 디코더(93), 독출 회로(94_k) 및 교정 저항 회로(95)를 포함하는 등가 회로를 나타낸다. 도 8의 예시와 비교할 때, 도 8의 독출 회로(84_k)에 포함된 복수의 스위치들(SW41, SW42, SW44, SW45) 중 적어도 하나에 대응하는 스위치가 도 9의 컬럼 디코더(93)에 포함될 수 있다. 이하에서, 도 9에 대한 설명 중 도 8에 대한 설명과 중복되는 내용은 생략될 것이고, 도 9는 도 1을 참조하여 설명될 것이다.
도 9를 참조하면, 메모리 장치(90)는 독출 회로(94_k)를 포함하는 독출 회로들을 가로지르는 제1 도전 라인(CL91) 및 제2 도전 라인(CL92)을 포함할 수 있다. 셀 어레이(91)는 워드 라인(WLi), 소스 라인(SLj) 및 비트 라인(BLj)에 연결된 메모리 셀(Mij)을 포함할 수 있다. 교정 저항 회로(95)는 교정 저항(R_CAL)을 포함할 수 있고, 제1 도전 라인(CL91) 및 제2 도전 라인(CL92)에 연결될 수 있다. 독출 회로(94_k)는 감지 증폭기(SAk), 레퍼런스 저항(R_REFk) 및 스위치 세트를 포함할 수 있고, 스위치 세트는 복수의 스위치들(SW41, SW42, SW45)을 포함할 수 있다. 도 8의 독출 회로(84_k)와 비교할 때, 도 9의 독출 회로(94_k)의 스위치 세트에서 도 8의 제4 스위치(SW44)에 대응하는 스위치가 생략될 수 있다.
컬럼 디코더(93)는 어드레스(또는 컬럼 어드레스)에 기초하여 제어되는 제1 컬럼 스위치(SW31) 및 제2 컬럼 스위치(SW32)를 포함할 수 있다. 도 9에 도시된 바와 같이, 제1 컬럼 스위치(SW31)는 비트 라인(BLj)에 음의 공급 전압(VSS)을 인가하거나 차단할 수 있고, 제2 컬럼 스위치(SW32)는 소스 라인(SLj)을 독출 회로(94_k)에 접속시키거나 단선시킬 수 있다. 일부 실시예들에서, 독출 회로(94_k)의 교정 동작시 컬럼 디코더(93)는 오프된 제2 컬럼 스위치(SW32)를 통해 셀 어레이(91)와 독출 회로(94_k)를 전기적으로 단선시킬 수 있다. 즉, 도 8의 제4 스위치(SW44)의 기능을 컬럼 디코더(93)에 포함된 제2 컬럼 스위치(SW32)가 수행할 수 있다. 이를 위하여, 도 1의 컨트롤러(16)는 독출 회로(94_k)에 포함된 스위치 세트뿐만 아니라 컬럼 디코더(93)를 제어할 수도 있다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치(100)의 일부를 나타내는 회로도이다. 구체적으로, 도 10은 셀 어레이(101), 컬럼 디코더(103), 독출 회로(104_k) 및 교정 저항 회로(105)를 포함하는 등가 회로를 나타낸다. 도 9의 예시와 비교할 때, 도 10의 독출 회로(104_k)는 레퍼런스 저항(R_REFk) 및 감지 증폭기(SAk) 사이에 배치된 제3 스위치(SW43)를 더 포함할 수 있고, 도 10의 교정 저항 회로(105)는 제1 보상 스위치(SWC1)를 포함할 수 있다. 이하에서, 도 10에 대한 설명 중 도 9에 대한 설명과 중복되는 내용은 생략될 것이고, 도 10은 도 1을 참조하여 설명될 것이다.
도 10을 참조하면, 메모리 장치(100)는 독출 회로(104_k)를 포함하는 독출 회로들을 가로지르는 제1 도전 라인(CL101) 및 제2 도전 라인(CL102)을 포함할 수 있다. 셀 어레이(101)는 워드 라인(WLi), 소스 라인(SLj) 및 비트 라인(BLj)에 연결된 메모리 셀(Mij)을 포함할 수 있다. 교정 저항 회로(105)는 교정 저항(R_CAL) 및 제1 보상 스위치(SWC1)를 포함할 수 있고, 제1 도전 라인(CL101) 및 제2 도전 라인(CL102)에 접속될 수 있다. 독출 회로(104_k)는 감지 증폭기(SAk), 레퍼런스 저항(R_REFk) 및 스위치 세트를 포함할 수 있고, 스위치 세트는 복수의 스위치들(SW41, SW42, SW43, SW45)을 포함할 수 있다. 컬럼 디코더(103)는 제1 컬럼 스위치(SW31) 및 제2 컬럼 스위치(SW32)를 포함할 수 있다. 독출 회로(104_k)에 포함된 복수의 스위치들(SW41, SW42, SW43, SW45) 및 교정 저항 회로(104)에 포함된 제1 보상 스위치(SWC1)는 도 1의 컨트롤러(16)에 의해서 제어될 수 있다.
일부 실시예들에서, 독출 회로(104_k)는 독출 동작시 독출 전류(IRDk) 및 레퍼런스 전류(IREF)가 동일 개수의 스위치들을 각각 통과하도록, 적어도 하나의 스위치를 포함할 수 있다. 예를 들면, 독출 동작시 제1 스위치(SW41), 제3 스위치(SW43), 제1 컬럼 스위치(SW31) 및 제2 컬럼 스위치(SW32)는 온될 수 있고 제2 스위치(SW42) 및 제5 스위치(SW45)가 오프될 수 있다. 이에 따라, 메모리 셀(Mij)을 통과하는 독출 전류(IRDk)는 제2 컬럼 스위치(SW32) 및 제1 컬럼 스위치(SW31)를 통과할 수 있는 한편, 레퍼런스 저항(R_REFk)을 통과하는 레퍼런스 전류(IREF)는 제3 스위치(SW43) 및 제1 스위치(SW41)를 통과할 수 있다. 도 10에 도시된 스위치들이 동일한 구조를 가지는 경우, 스위치들 각각은 동일한 온-저항(on-resistance)을 제공할 수 있고, 독출 전류(IRDk) 및 레퍼런스 전류(IREF)가 동일 개수의 스위치들을 각각 통과함으로써 스위치의 온-저항에 의한 오차가 제거될 수 있다. 이를 위하여, 독출 회로(104_k)는 제3 스위치(SW43)를 포함할 수 있고, 일부 실시예들에서 제3 스위치(SW43)는 제2 컬럼 스위치(SW32)와 동일한 구조(또는 온-저항)를 가질 수 있는 한편, 제1 스위치(SW41)는 제1 컬럼 스위치(SW31)와 동일한 구조(또는 온-저항)를 가질 수 있다.
일부 실시예들에서, 독출 회로(104_k) 및 교정 저항 회로(105)는 교정 동작시 교정 전류(ICAL) 및 레퍼런스 전류(IREF)가 동일 개수의 스위치들을 각각 통과하도록, 적어도 하나의 스위치를 포함할 수 있다. 예를 들면, 교정 동작시 제2 스위치(SW42), 제3 스위치(SW43), 제5 스위치(SW45)는 온될 수 있고, 제2 스위치(SW42) 및 제2 컬럼 스위치(SW32)는 오프될 수 있다. 이에 따라, 교정 저항(R_CAL)을 통과하는 교정 전류(ICAL)는 제5 스위치(SW45) 및 제1 보상 스위치(SWC1)를 통과할 수 있는 한편, 레퍼런스 저항(R_REFk)을 통과하는 레퍼런스 전류(IREF)는 제3 스위치(SW43) 및 제2 스위치(SW42)를 통과할 수 있다. 도 10에 도시된 스위치들이 동일한 구조를 가지는 경우, 스위치들 각각은 동일한 온-저항을 제공할 수 있고, 교정 전류(ICAL) 및 레퍼런스 전류(IREF)가 동일 개수의 스위치들을 각각 통과함으로써 스위치의 온-저항에 의한 오차가 제거될 수 있다. 이를 위하여, 독출 회로(104_k)는 제3 스위치(SW43)를 포함할 수 있고, 교정 저항 회로(105)는 제1 보상 스위치(SWC1)를 포함할 수 있다. 일부 실시예들에서, 제3 스위치(SW43)는 제5 스위치(SW45)와 동일한 구조(또는 온-저항)를 가질 수 있는 한편, 제2 스위치(SW42)는 제1 보상 스위치(SWC1)와 동일한 구조(또는 온-저항)를 가질 수 있다. 일부 실시예들에서, 제3 스위치(SW43)는 독출 동작 및 교정 동작에서 항상 온 상태에 있을 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치(110)의 일부를 나타내는 회로도이다. 구체적으로 도 11은 셀 어레이(111), 컬럼 디코더(113), 독출 회로(114_k) 및 교정 저항 회로(115)를 포함하는 등가 회로를 나타낸다. 도 10의 예시와 비교할 때, 도 11의 교정 저항 회로(115)는 제2 보상 스위치(SWC2) 및 제3 보상 스위치(SWC3)를 더 포함할 수 있다. 이하에서, 도 11에 대한 설명 중 도 10에 대한 설명과 중복되는 내용은 생략될 것이고, 도 11은 도 1을 참조하여 설명될 것이다.
도 11을 참조하면, 메모리 장치(110)는 독출 회로(114_k)를 포함하는 독출 회로들을 가로지르는 제1 도전 라인(CL111) 및 제2 도전 라인(CL112)을 포함할 수 있다. 셀 어레이(111)는 워드 라인(WLi), 소스 라인(SLj) 및 비트 라인(BLj)에 연결된 메모리 셀(Mij)을 포함할 수 있다. 교정 저항 회로(115)는 교정 저항(R_CAL), 제1 보상 스위치(SWC1), 제2 보상 스위치(SWC2) 및 제3 보상 스위치(SWC3)를 포함할 수 있고, 제1 도전 라인(CL111) 및 제2 도전 라인(CL112)에 연결될 수 있다. 독출 회로(114_k)는 감지 증폭기(SAk), 레퍼런스 저항(R_REFk) 및 스위치 세트를 포함할 수 있고, 스위치 세트는 복수의 스위치들(SW41, SW42, SW43, SW45)을 포함할 수 있다. 컬럼 디코더(113)는 제1 컬럼 스위치(SW31) 및 제2 컬럼 스위치(SW32)를 포함할 수 있다. 독출 회로(114_k)에 포함된 복수의 스위치들(SW41, SW42, SW43, SW45) 및 교정 저항 회로(115)에 포함된 제1, 제2 및 제3 보상 스위치(SWC1, SWC2, SWC3)는 도 1의 컨트롤러(16)에 의해서 제어될 수 있다.
일부 실시예들에서, 교정 저항 회로(115)는 교정 동작시 레퍼런스 전류(IREF)가 흐르는 제2 도전 라인(CL112)과 음의 공급 전압(VSS) 사이에 배치된 제3 보상 스위치(SWC3)를 포함할 수 있고, 제3 보상 스위치(SWC3)의 온-저항과 동일한 온-저항을 제공하고 제1 보상 스위치(SWC1)와 직렬 연결되는 제2 보상 스위치(SWC2)를 포함할 수 있다. 이에 따라, 도 10을 참조하여 전술된 바와 같이, 교정 동작시 교정 전류(ICAL)는 제5 스위치(SW45), 제1 보상 스위치(SWC1) 및 제2 보상 스위치(SWC2)를 통과할 수 있는 한편, 레퍼런스 전류(IREF)는 제3 스위치(SW43), 제2 스위치(SW42) 및 제3 보상 스위치(SWC3)를 통과할 수 있다.
도 12a는 본 개시의 예시적 실시예에 따라 메모리 장치(120)의 일부를 개략적으로 나타내는 측면도이고, 도 12b는 본 개시의 예시적 실시예에 따라 도 12a의 메모리 장치(120)의 일부를 개략적으로 나타내는 회로도이다. 구체적으로, 도 12a는 독출 회로들(123_1, 124_2 등), 교정 저항 회로(125), 제1 도전 라인(CL121) 및 제2 도전 라인(CL122)을 포함하는 메모리 장치(120)의 레이아웃의 측면을 나타내고, 도 12b는 메모리 장치(120)의 일부의 등가 회로를 나타낸다.
도 12a를 참조하면, 메모리 장치(120)는 반도체 공정에 의해서 제조되는 반도체 장치일 수 있고, FEOL(front-end-of-line) 부분 및 BEOL(back-end-of-line) 부분을 포함할 수 있다. 교정 동작시 교정 전류가 통과하는 제1 도전 라인(CL121) 및 레퍼런스 전류가 통과하는 제2 도전 라인(CL122)은, 신호 라우팅을 위한 다른 패턴들의 영향으로부터 상대적으로 자유로운, 높은 레벨의 배선층에 형성될 수 있다. 예를 들면, 도 12a에 도시된 바와 같이, 제1 도전 라인(CL121) 및 제2 도전 라인(CL122)은 M4 금속층에 형성될 수 있다. 일부 실시예들에서, 제1 도전 라인(CL121) 및 제2 도전 라인(CL122)은 도 12a에 도시된 배선층보다 높거나 낮은 레벨의 배선층에 형성될 수도 있다.
FEOL 영역의 소자는 M4 금속층의 제1 도전 라인(CL121) 또는 제2 도전 라인(CL122)과 복수의 도전 패턴들 및 복수의 비아들을 통해서 연결될 수 있다. 예를 들면, 도 12a에 도시된 바와 같이, 제1 독출 회로(124_1)의 FEOL 영역에 형성된 소자는 V0 비아층의 비아, M1 금속층의 패턴, V1 비아층의 비아, M2 금속층의 패턴, V2 비아층의 비아, M3 금속층의 패턴 및 V3 비아층의 비아를 통해서 제1 도전 라인(CL121) 또는 제2 도전 라인(CL122)과 연결될 수 있고, 제2 독출 회로(124_2) 및 교정 저항 회로(125) 역시 유사하게 제1 도전 라인(CL121) 및 제2 도전 라인(CL122)과 연결될 수 있다. FEOL 소자 및 M4 금속층의 패턴 사이 패턴들 및 비아들은 비아 스택(via stack)으로 지칭될 수 있고, 비아 스택은 저항치를 가질 수 있다. 일부 실시예들에서, 제1 도전 라인(CL121) 또는 제2 도전 라인(CL122)과 독출 회로(예컨대, 124_1) 사이 비아 스택은, 제1 도전 라인(CL121) 또는 제2 도전 라인(CL122)과 교정 저항 회로(125) 사이 비아 스택과 동일한 구조를 가질 수 있다. 이에 따라, 도 12b에 도시된 바와 같이, 비아 스택들은 비아 저항(R_VIA)으로 각각 모델링될 수 있다.
도 12b를 참조하면, 제1 도전 라인(CL121) 및 제2 도전 라인(CL122)은, 독출 회로(예컨대, 124_1) 또는 교정 저항 회로(125)와 비아 저항(R_VIA)을 통해서 연결될 수 있고, 이에 따라 제1 도전 라인(CL121)을 포함하는 경로 및 제2 도전 라인(CL122)을 포함하는 경로는 동일한 개수의 비아 저항(R_VIA)들을 포함할 수 있다. 예를 들면, 제1 독출 회로(124_1)의 교정 동작시, 교정 전류(ICAL)는 비아 저항(R_VIA), 제1 도전 라인(CL121) 및 비아 저항(R_VIA)을 통해서 교정 저항 회로(125)로 흐를 수 있는 한편, 레퍼런스 전류(IREF)는 비아 저항(R_VIA), 제2 도전 라인(CL122) 및 비아 저항(R_VIA)을 통해서 교정 저항 회로(125)로 흐를 수 있다. 이에 따라, 도면들을 참조하여 전술된 바와 같이, 제1 도전 라인(CL121) 및 제2 도전 라인(CL122)이 동일한 구조를 가지므로, 제1 독출 회로(124_1)로부터 교정 저항 회로(125)까지 교정 전류(ICAL) 및 레퍼런스 전류(IREF)가 경험하는 저항치들은 일치할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 도전 라인들을 나타내는 도면이다. 일부 실시예들에서, 교정 동작시 교정 전류(ICAL) 및 레퍼런스 전류(IREF)가 각각 통과하는 제1 도전 라인(CL131) 및 제2 도전 라인(CL132)에 인접하게 차폐(shield) 라인들(SL131, SL132)이 배치될 수 있다. 예를 들면, 도 13에 도시된 바와 같이, 제1 도전 라인(CL131) 및 제2 도전 라인(CL132)과 동일한 배선층에서 제1 도전 라인(CL131) 및 제2 도전 라인(CL132)을 사이에 두고 제1 도전 라인(CL131) 및 제2 도전 라인(CL132)과 평행하게 연장되는 제1 차폐 라인(SL131) 및 제2 차폐 라인(SL132)이 배치될 수 있다. 제1 차폐 라인(SL131) 및 제2 차폐 라인(SL132)은 제1 도전 라인(CL131) 및 제2 도전 라인(CL132)에 대한 외부 노이즈 영향을 감소시킬 수 있고, 이를 위하여 정전위, 예컨대 도 13에 도시된 바와 같이 음의 공급 전압(VSS)이 제1 차폐 라인(SL131) 및 제2 차폐 라인(SL132)에 인가될 수 있다.
도 14는 본 개시의 예시적 실시예에 따라 메모리 장치에서 레퍼런스를 교정하는 방법을 나타내는 순서도이다. 메모리 장치에서 레퍼런스의 교정은 메모리 장치에 포함된 독출 회로들 또는 독출 회로들에 포함된 레퍼런스 저항들을 교정하는 동작을 지칭할 수 있다. 예를 들면, 도 14의 방법은 도 1의 메모리 장치(10)에 의해서 수행될 수 있고, 도 14는 도 1을 참조하여 설명될 것이다.
도 14를 참조하면, 단계 S20에서 레퍼런스 교정을 위한 초기화 동작이 수행될 수 있다. 예를 들면, 도 14에 도시된 바와 같이, 변수 k가 1로 설정될 수 있고, 변수 k는 독출 회로들(14)에 포함된 n개의 독출 회로들 각각의 인덱스에 대응할 수 있다.
단계 S40에서, 제k 독출 회로를 교정하는 동작이 수행될 수 있다. 이상에서 도면들을 참조하여 전술된 바와 같이, 메모리 장치(10)는 독출 회로들(14)을 가로질러 연장되는 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)을 포함할 수 있고, 독출 회로들(14)의 교정 동작시, 제1 도전 라인(CL1)을 통해서 교정 전류(ICAL)가 흐를 수 있는 한편, 제2 도전 라인(CL2)을 통해서 레퍼런스 전류(IREF)가 흐를 수 있다. 이에 따라, 독출 회로들(14) 각각은 일정하게 교정될 수 있고, 독출 오류가 제거될 수 있다. 단계 S40에 대한 예시는 도 15를 참조하여 후술될 것이다.
단계 S60에서, 변수 k가 n보다 작은지 판단될 수 있다. 즉, 독출 회로들(14) 중 최후의 제n 독출 회로의 교정이 완료되었는지 여부가 판단될 수 있다. 변수 k가 n보다 작은 경우, 즉 교정을 수행할 독출 회로가 남아 있는 경우, 단계 S80에서 변수 k가 1만큼 증가될 수 있고, 단계 S40이 후속하여 수행될 수 있다. 다른 한편으로, 변수 k가 n보다 작지 아니한 경우(또는 변수 k가 n과 일치하는 경우), 즉 독출 회로들(14)에 대한 교정이 완료된 경우, 레퍼런스의 교정은 종료할 수 있다.
일부 실시예들에서, 도 14의 방법은 메모리 장치(10)에 전원이 공급되면 수행될 수 있다. 예를 들면, 메모리 장치(10)에 전원이 공급되면 컨트롤러(16)는 독출 회로들(14) 및 교정 저항 회로(15)를 제어하여 교정 동작을 수행할 수 있고, 교정 동작이 완료된 후 외부 커맨드에 따른 동작, 예컨대 독출 동작 및/또는 기입 동작들을 수행하도록 독출 회로들(14) 및 교정 저항 회로(15)를 제어할 수 있다. 일부 실시예들에서, 레퍼런스의 교정 결과, 즉 독출 회로들(14)에 포함된 레퍼런스 저항들의 저항치들은 레지스터, SRAM(synchronous random access memory) 등과 같이 휘발성 메모리 소자에 저장될 수 있다.
일부 실시예들에서, 도 14의 방법은 메모리 장치(10)에 제공되는 신호에 응답하여 수행될 수 있다. 예를 들면, 메모리 장치(10)는 레퍼런스의 교정을 지시하는 신호를 외부로부터 수신할 수 있고, 컨트롤러(16)는 수신된 신호에 응답하여 독출 회로들(14) 및 교정 저항 회로(15)를 제어하여 교정 동작을 수행할 수 있다. 일부 실시예들에서, 레퍼런스의 교정 결과, 즉 독출 회로들(14)에 포함된 레퍼런스 저항들의 저항치들은 플래시(flash), 안티-퓨즈(anti-fuse) 등과 같이 비휘발성 메모리 소자에 저장될 수 있다. 교정을 지시하는 신호는, 메모리 장치(10)의 제조과정에서 제공될 수도 있고, 메모리 장치(10)를 사용하는 다른 장치(예컨대, 도 17의 161)에 의해서 주기적으로 혹은 비주기적으로 제공될 수도 있다.
도 15는 본 개시의 예시적 실시예에 따라 도 14의 단계 S40의 예시를 나타내는 순서도이다. 도 14를 참조하여 전술된 바와 같이, 도 15의 단계 S40'에서 제k 독출 회로를 교정하는 동작이 수행될 수 있고, 도 15에 도시된 바와 같이, 단계 S40'은 복수의 단계들(S42, S44, S46)을 포함할 수 있다. 예를 들면, 도 15의 단계 S40'은 도 1의 컨트롤러(16) 및 도 5b의 교정 회로(CALk)에 의해서 수행될 수 있고, 이하에서 도 15는 도 1 및 도 5b를 참조하여 설명될 것이다.
단계 S42에서, 스위치 세트를 제어하는 동작이 수행될 수 있다. 도 8등을 참조하여 전술된 바와 같이, 독출 회로(54_k)는 복수의 스위치들을 포함하는 스위치 세트를 포함할 수 있고, 컨트롤러(16)는 도 5b의 등가 회로가 구성되도록 독출 회로(54_k)에 포함된 스위치 세트를 제어할 수 있다.
단계 S44에서, 레퍼런스 저항(R_REFk)의 저항치 RREFk를 조절하는 동작이 수행될 수 있다. 예를 들면, 교정 회로(CALk)는 조절 신호(ADJk)를 통해서, 레퍼런스 저항(R_REFk)의 저항치 RREFk를 증가시키거나 감소시킬 수 있다. 단계 S44의 예시는 도 16을 참조하여 후술될 것이다.
단계 S46에서, 레퍼런스 저항(R_REFk)의 저항치가 교정 저항(R_CAL)의 저항치 RCAL과 일치하는지 판단하는 동작이 수행될 수 있다. 예를 들면, 교정 회로(CALk)가 조절 신호(ADJk)를 통해서 레퍼런스 저항(R_REFk)의 저항치 RREFk를 점진적으로 증가시키는 경우, 교정 회로(CALk)는 감지 증폭기(SAk)의 출력 신호(OUTk)가 천이하는 시점에서 레퍼런스 저항(R_REFk)의 저항치 RREFk가 교정 저항(R_CAL)의 저항치 RCAL와 일치하는 것으로 판단할 수 있다. 레퍼런스 저항(R_REFk)의 저항치 RREFk가 교정 저항(R_CAL)의 저항치 RCAL와 일치하지 아니한 경우, 즉 출력 신호(OUTk)의 천이가 발생하지 아니하는 경우, 단계 S44가 다시 수행될 수 있다. 다른 한편으로, 레퍼런스 저항(R_REFk)의 저항치 RREFk가 교정 저항(R_CAL)의 저항치 RCAL와 일치하는 경우, 즉 출력 신호(OUTk)의 천이가 발생하는 경우, 단계 S40'은 종료할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치(160)의 일부를 나타내는 회로도이다. 구체적으로, 도 16은 교정 동작시 독출 회로(164_k) 및 교정 저항 회로(165)를 포함하는 등가 회로를 나타낸다. 도 16에 도시된 바와 같이, 독출 회로(164_k)는 감지 증폭기(SAk), 카운터(CNTk) 및 레퍼런스 저항(R_REFk)을 포함할 수 있고, 교정 저항 회로(165)는 교정 저항(R_CAL)을 포함할 수 있다.
일부 실시예들에서, 독출 회로(164_k)는 교정 회로로서 카운터(CNTk)를 포함할 수 있다. 카운터(CNTk)는 점진적으로 증가하거나 감소하는 값을 가지는 조절 신호(ADJk)를 출력할 수 있고, 레퍼런스 저항(R_REFk)은 조절 신호(ADJk)의 값에 따라 증가하거나 감소하는 저항치 RREFk를 가질 수 있다. 예를 들면, 도 16에 도시된 바와 같이, 레퍼런스 저항(R_REFk)은, 저항치들 4R, 2R 및 R을 각각 가지고 직렬 연결된 저항들 및 저항들과 각각 병렬 연결된 트랜지스터들을 포함할 수 있고, 트랜지스터들의 게이트들에 인가된 조절 신호(ADJk)에 따라 가변되는 저항치를 가질 수 있다. 도 16에 도시된 레퍼런스 저항(R_REFk)의 구조는 예시일 뿐이며, 일부 실시예들에서 레퍼런스 저항(R_REFk)이 도 16에 도시된 구조와 상이한, 가변 저항 소자의 구조를 가질 수 있는 점은 이해될 것이다.
교정 동작 개시시 카운터(CNTk)는 도 1의 컨트롤러(16)에 의해서 리셋될 수 있고, 예컨대 점진적으로 증가하는 값을 가지는 조절 신호(ADJk)를 출력할 수 있다. 카운터(CNTk)는 출력 신호(OUTk)가 천이하는 경우, 예컨대 감지 증폭기(SAk)가 교정 전류(ICAL)가 레퍼런스 전류(IREF)보다 작은 것을 나타내는 비활성화된 출력 신호(OUTk)로부터 교정 전류(ICAL)가 레퍼런스 전류(IREF)보다 큰 것을 나타내는 활성화된 출력 신호(OUTk)를 출력하는 경우, 조절 신호(ADJk)의 값의 증가를 중단할 수 있고, 조절 신호(ADJk)의 값을 유지할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템(170)을 나타내는 블록도이다. 도 17에 도시된 바와 같이, 메모리 시스템(170)은 호스트(180)와 통신할 수 있고, 컨트롤러(171) 및 메모리 장치(172)를 포함할 수 있다.
메모리 시스템(170) 및 호스트(180)가 통신하는 인터페이스(190)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 또는 이들의 조합으로 구현될 수 있다.
일부 실시예들에서, 메모리 시스템(170)은 호스트(180)와 제거가능하게(removable) 결합됨으로써 호스트(180)와 통신할 수 있다. 저항성 메모리로서 메모리 장치(172)는 비휘발성 메모리일 수 있고, 메모리 시스템(170)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(170)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다.
컨트롤러(171)는 인터페이스(190)를 통해서 호스트(180)로부터 수신된 요청에 응답하여 메모리 장치(172)를 제어할 수 있다. 예를 들면, 컨트롤러(171)는 기입 요청에 응답하여 기입 요청에 수반되어 수신된 데이터를 메모리 장치(172)에 기입할 수도 있고, 독출 요청에 응답하여 메모리 장치(172)에 저장된 데이터를 호스트(180)에 제공할 수도 있다.
메모리 시스템(170)은 적어도 하나의 메모리 장치(172)를 포함할 수 있고, 메모리 장치(172)는 가변 저항치 소자를 가지는 메모리 셀 및 레퍼런스 셀을 포함할 수 있다. 전술된 바와 같이, 메모리 장치(172)는 정확한 레퍼런스 교정을 제공할 수 있고, 이에 따라 공정, 전압, 온도 등의 변동에도 불구하고 메모리 셀에 저장된 값이 정확하게 독출될 수 있다. 결과적으로, 메모리 시스템(170)의 동작 신뢰도가 향상될 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩(200)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(200)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(200) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다. 도 18에 도시된 바와 같이, 시스템-온-칩(200)은 코어(201), DSP(Digital Signal Processor)(202), GPU(Graphic Processing Unit)(203), 내장 메모리(204), 통신 인터페이스(205) 및 메모리 인터페이스(206)를 포함할 수 있다. 시스템-온-칩(200)의 구성요소들은 버스(207)를 통해서 상호 통신할 수 있다.
코어(201)는 명령어들을 처리할 수 있고, 시스템-온-칩(200)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(201)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(202)는 디지털 신호, 예컨대 통신 인터페이스(205)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(203)는 내장 메모리(204) 또는 메모리 인터페이스(206)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 통신 인터페이스(205)는 통신 네트워크 또는 일대일 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(206)는 시스템-온-칩(200)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
내장 메모리(204)는 코어(201), DSP(202) 및 GPU(203)가 동작하는데 필요한 데이터를 저장할 수 있다. 내장 메모리(204)는 본 개시의 예시적 실시예에 따른 저항성 메모리 장치를 포함할 수 있고, 이에 따라 내장 메모리(204)는 공정, 전압, 온도 등의 변동에도 불구하고 메모리 셀에 저장된 값이 정확하게 독출될 수 있다. 결과적으로, 시스템-온-칩 (200)의 동작 신뢰도가 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 레퍼런스 저항을 교정하도록 구성된 저항성 메모리 장치로서,
    교정 저항치를 가지는 교정 저항을 포함하는 교정 저항 회로;
    가변적인 저항치를 가지는 제1 레퍼런스 저항;
    입력 전류들을 비교하도록 구성된 제1 감지 증폭기;
    복수의 스위치들을 포함하는 제1 스위치 세트;
    상기 제1 감지 증폭기의 출력 신호에 기초하여, 상기 제1 레퍼런스 저항의 저항치를 조절하도록 구성된 제1 교정 회로; 및
    상기 제1 감지 증폭기가, 독출 동작시 상기 제1 레퍼런스 저항을 통과하는 제1 레퍼런스 전류를 제1 메모리 셀을 통과하는 제1 독출 전류와 비교하고, 교정 동작시 상기 제1 레퍼런스 전류를 상기 교정 저항을 통과하는 제1 교정 전류와 비교하도록, 상기 제1 스위치 세트를 제어하도록 구성된 컨트롤러를 포함하고,
    상기 제1 레퍼런스 전류는, 상기 독출 동작 및 상기 교정 동작에서 상이한 경로들을 통해서 각각 흐르는 것을 특징으로 하는 저항성 메모리 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 교정 전류가 통과하여 상기 교정 저항으로 흐르도록 구성된 적어도 일부분을 포함하는 제1 도전 라인; 및
    상기 교정 동작시 상기 제1 레퍼런스 저항으로부터 상기 제1 레퍼런스 전류가 통과하도록 구성된 적어도 일부분을 포함하는 제2 도전 라인을 더 포함하고,
    상기 제1 도전 라인 및 상기 제2 도전 라인은, 동일한 길이를 가지는 것을 특징으로 하는 저항성 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제1 도전 라인 및 상기 제2 도전 라인은, 동일한 배선층에 형성되고 상호 평행하게 연장되는 것을 특징으로 하는 저항성 메모리 장치.
  5. 청구항 4에 있어서,
    상기 제1 도전 라인 및 상기 제2 도전 라인과 동일한 배선층에서 상기 제1 도전 라인 및 상기 제2 도전 라인을 사이에 두고 연장되고, 정전위가 인가되도록 구성된 차폐(shield) 라인들을 더 포함하는 저항성 메모리 장치.
  6. 청구항 3에 있어서,
    상기 제1 스위치 세트는,
    상기 제1 레퍼런스 저항에 연결되고, 온 상태에서 접지 전위를 상기 제1 레퍼런스 저항에 제공하도록 구성된 제1 스위치; 및
    온 상태에서 상기 제1 레퍼런스 저항 및 상기 제2 도전 라인을 전기적으로 연결하도록 구성된 제2 스위치를 포함하고,
    상기 컨트롤러는, 상기 독출 동작시 상기 제1 스위치를 온하고 상기 제2 스위치를 오프하고, 상기 교정 동작시 상기 제1 스위치를 오프하고 상기 제2 스위치를 온하도록 구성된 것을 특징으로 하는 저항성 메모리 장치.
  7. 청구항 6에 있어서,
    상기 교정 저항 회로는, 상기 제2 스위치와 동일한 크기를 가지고 온 상태에서 상기 교정 전류가 통과하도록 구성된 제1 보상 스위치를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  8. 청구항 7에 있어서,
    상기 교정 저항 회로는,
    상기 제1 도전 라인 및 접지 전위 사이에서 온 상태에서 상기 교정 전류가 통과하도록 구성된 제2 보상 스위치; 및
    상기 제2 도전 라인 및 접지 전위 사이에서 온 상태에서 상기 제1 레퍼런스 전류가 통과하도록 구성된 제3 보상 스위치를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 청구항 1에 있어서,
    상기 제1 스위치 세트는,
    상기 제1 감지 증폭기의 제1 입력단에 연결되고, 온 상태에서 상기 제1 레퍼런스 전류가 통과하도록 구성된 제3 스위치; 및
    상기 제1 감지 증폭기의 제2 입력단에 연결되고, 온 상태에서 상기 교정 전류가 통과하도록 구성된 제4 스위치를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  10. 청구항 9에 있어서,
    상기 제3 스위치는, 상기 제4 스위치와 동일한 크기를 가지고,
    상기 컨트롤러는, 상기 독출 동작 및 상기 교정 동작에서 상기 제3 스위치를 온하도록 구성된 것을 특징으로 하는 저항성 메모리 장치.
  11. 청구항 1에 있어서,
    가변적인 저항치를 가지는 제2 레퍼런스 저항;
    입력 전류들을 비교하도록 구성된 제2 감지 증폭기; 및
    복수의 스위치들을 포함하는 제2 스위치 세트을 더 포함하고,
    상기 컨트롤러는, 상기 제2 감지 증폭기가, 상기 독출 동작시 상기 제2 레퍼런스 저항을 통과하는 제2 레퍼런스 전류를 제2 메모리 셀을 통과하는 제2 독출 전류와 비교하고, 상기 교정 동작시 상기 제2 레퍼런스 전류를 상기 제1 교정 전류와 비교하도록, 상기 제2 스위치 세트를 제어하도록 더 구성되고,
    상기 제2 레퍼런스 전류는, 상기 독출 동작 및 상기 교정 동작에서 상이한 경로들을 통해서 각각 흐르는 것을 특징으로 하는 저항성 메모리 장치.
  12. 청구항 11에 있어서,
    상기 컨트롤러는, 상기 제1 레퍼런스 저항의 교정 및 상기 제2 레퍼런스 저항의 교정이 순차적으로 수행되도록, 상기 제1 스위치 세트 및 상기 제2 스위치 세트를 제어하도록 구성된 것을 특징으로 하는 저항성 메모리 장치.
  13. 청구항 11에 있어서,
    상기 제2 감지 증폭기의 출력 신호에 기초하여, 상기 제2 레퍼런스 저항의 저항치를 조절하도록 구성된 제2 교정 회로를 더 포함하는 저항성 메모리 장치.
  14. 청구항 1에 있어서,
    상기 컨트롤러는, 상기 저항성 메모리 장치에 전력이 공급되면 상기 교정 동작을 수행하도록 구성된 것을 특징으로 하는 저항성 메모리 장치.
  15. 복수의 레퍼런스 저항들을 교정하도록 구성된 저항성 메모리 장치로서,
    교정 저항치를 가지는 교정 저항;
    가변적인 저항치를 각각 가지는 복수의 레퍼런스 저항들;
    독출 동작시 레퍼런스 저항을 통과하는 레퍼런스 전류 및 메모리 셀을 통과하는 독출 전류를 비교하고 교정 동작시 상기 레퍼런스 전류 및 상기 교정 저항을 통과하는 교정 전류를 비교하도록, 각각 구성된 복수의 감지 증폭기들; 및
    상기 교정 동작시, 상기 교정 전류가 감지 증폭기로부터 제1 경로를 통과하여 상기 교정 저항으로 흐르도록 상기 제1 경로를 형성하고, 상기 레퍼런스 전류가 상기 감지 증폭기로부터 상기 제1 경로와 동일한 길이의 제2 경로를 통과하도록 상기 제2 경로를 형성하도록 구성된 복수의 스위치들을 포함하고,
    상기 제1 경로는, 상기 교정 동작시 상기 메모리 셀로부터 단선(disconnection)되는 것을 특징으로 하는 저항성 메모리 장치.
  16. 청구항 15에 있어서,
    상기 복수의 스위치들은,
    복수의 레퍼런스 저항들 각각에 연결되고, 독출 동작시 접지 전위를 상기 복수의 레퍼런스 저항들에 각각 제공하도록 구성된 복수의 제1 스위치들; 및
    교정 동작시 상기 제2 경로를 각각 형성하도록 구성된 복수의 제2 스위치들을 포함하는 저항성 메모리 장치.
  17. 복수의 레퍼런스 저항들을 교정하도록 구성된 저항성 메모리 장치로서,
    교정 저항치를 가지는 교정 저항;
    독출 동작시 가변적인 저항치를 가지는 레퍼런스 저항을 통과하는 레퍼런스 전류 및 메모리 셀을 통과하는 독출 전류를 비교하고, 교정 동작시 상기 레퍼런스 전류 및 상기 교정 저항을 통과하는 교정 전류를 비교하도록, 각각 구성된 복수의 독출 회로들;
    상기 복수의 독출 회로들 및 상기 교정 저항에 연결되고, 상기 교정 동작시 상기 교정 전류가 통과하도록 구성된 제1 도전 라인; 및
    상기 복수의 독출 회로들에 연결되고 상기 교정 동작시 상기 레퍼런스 전류가 통과하도록 구성된 제2 도전 라인을 포함하고,
    상기 제1 도전 라인 및 상기 제2 도전 라인은, 동일한 길이를 가지고,
    상기 제1 도전 라인은, 상기 교정 동작시 상기 메모리 셀로부터 단선(disconnection)되는 것을 특징으로 하는 것을 특징으로 하는 저항성 메모리 장치.
  18. 청구항 17에 있어서,
    상기 제1 도전 라인 및 상기 제2 도전 라인은, 상기 독출 동작시 상기 복수의 독출 회로들과 전기적으로 단선(disconnection)되는 것을 특징으로 하는 저항성 메모리 장치.
  19. 청구항 17에 있어서,
    상기 복수의 독출 회로들 각각은, 상기 교정 동작시 상기 레퍼런스 전류 및 상기 교정 전류의 비교 결과에 기초하여 상기 레퍼런스 저항의 저항치를 조절하도록 구성된 교정 회로를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  20. 청구항 19에 있어서,
    상기 교정 회로는, 상기 비교 결과에 따라 증가하거나 감소하는 출력 신호를 생성하도록 구성된 카운터를 포함하고,
    상기 레퍼런스 저항은, 상기 카운터의 상기 출력 신호에 따라 증가하거나 감소하는 저항치를 가지는 것을 특징으로 하는 저항성 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113284537A (zh) * 2020-01-31 2021-08-20 台湾积体电路制造股份有限公司 用于rram单元的混合式自跟踪参考电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140347141A1 (en) 2013-05-22 2014-11-27 Fujitsu Limited Resistance adjusting circuit and resistance adjusting method
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3304635B2 (ja) * 1994-09-26 2002-07-22 三菱電機株式会社 半導体記憶装置
US9437257B2 (en) * 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method
US9767875B2 (en) * 2015-08-11 2017-09-19 Nxp Usa, Inc. Capacitive sensing and reference voltage scheme for random access memory
KR20180046580A (ko) * 2016-10-28 2018-05-09 에스케이하이닉스 주식회사 전자 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140347141A1 (en) 2013-05-22 2014-11-27 Fujitsu Limited Resistance adjusting circuit and resistance adjusting method
US20180138895A1 (en) 2016-11-17 2018-05-17 Realtek Semiconductor Corporation Resistance calibration circuit and device

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