JP5674819B2 - リードディスターブフリーのｓｍｔ−ｍｒａｍリファレンスセル回路 - Google Patents

Description

本発明は、全体として、スピンモーメントトランスファー（ＳＭＴ：Spin Moment Transfer）ＭＲＡＭセル用の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）セルおよびアレイ構造に関する。具体的には、本発明は、読出動作の際、選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断するＳＭＴ−ＭＲＡＭ読出リファレンス回路に関する。

［関連特許出願］
本出願は、２００９年５月２６日に出願したシリアル番号１２／４５４９２５「A Read Disturb Free SMT MRAM Reference Cell Circuit」に関連する。これは共通の代理人によって担当され、ここにその全体を包含する。

スピンモーメントトランスファーＭＲＡＭという用語は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）ランダムアクセスメモリ（ＲＡＭ：Random Access Memory）を指すものである。この文脈において、「スピン」という用語は、ＭＴＪ素子を通過する電子の角運動量を指す。この角運動量は、ＭＴＪ素子のフリー層の磁気モーメントを変化させる。電子は、電荷と角運動量（すなわち、スピン）との両方を有する。この技術分野で知られているように、スピン偏極電子による電流は、スピン角運動量の交換によって、ＭＴＪ素子の強磁性フリー層の磁気的配向を変化させることが可能である。

"A Novel Nonvolatile Memory with Spin-torque Transfer Magnetization Switching: Spin-Ram", Hosomi, et al., IEEE International Electron Devices Meeting, 2005. IEDM Technical Digest. Dec. 2005, pp.: 459-462には、スピントルクトランスファー磁化スイッチング（ＳＴＳ：Spin-torque Transfer Magnetization Switching）を利用した非揮発性メモリ（略称：スピンＲＡＭ）が開示されている。スピンＲＡＭは、磁化反転によってプログラムされる。磁化反転は、スピンモーメントトルクトランスファー電流とＭＴＪ素子における記憶層の磁気モーメントとの相互作用によって生じる。よって、従来のＭＲＡＭとは異なり、外部磁界を必要としない。

スピントルクＭＴＪ素子は、２つの強磁性層と、その強磁性層の間に挟まれたスペーサ層とを有する。強磁性層のうち、一方は磁性ピンド層であり、他方は磁性フリー層である。スペーサ層はトンネルバリア層である。スピン偏極電子が強磁性層を流れると、磁気モーメント方向に従ってスピン方向が回転する。強磁性層内での電子のスピン方向の回転は、磁気モーメントに対してスピントルクをもたらす。供給されるトルクが十分に大きい場合、強磁性層の磁化が反転し、それによって、磁気モーメントが反転する。強磁性層の磁化配向は平行から反平行へと変化する。これによって、ＭＴＪ素子は低抵抗状態から高抵抗状態へと変化し、それによって、ＭＴＪ素子の論理状態が第１の論理状態（０）から第２の論理状態（１）へと変化する。電圧源によって、プログラミング電圧が供給され、このプログラミング電圧によって反転するプログラミング電流が生成される。この反転するプログラミング電流は、ＭＴＪ電流のプログラミング状態を適切に変化させる。ＳＭＴ−ＭＲＡＭセルを読み出す際には、ＳＭＴ−ＭＲＡＭセルに電圧が印加され、抵抗差（電流差）が検出される。

図１に示すように、スピンモーメントトランスファー（ＳＭＴ：Spin Moment Transfer）ＭＲＡＭセル１００は、ＭＴＪ素子１０５と、金属酸化物半導体（ＭＯＳ：Metal Oxide Semiconductor）型のゲートトランジスタ１１０とを有する。ＭＴＪ素子１０５は、強磁性ピンド層１０２、強磁性フリー層１０４、およびトンネルバリア層１０３を含む。ゲートトランジスタ１１０のドレインは、非磁性層を介して、強磁性ピンド層１０２に接続されている。強磁性フリー層１０４はビット線１１５に接続され、ゲートトランジスタ１１０のソースはソース線１２０に接続されている。ビット線１１５およびソース選択線１２０は、バイポーラ書込パルス／読出バイアスジェネレータ１２５に接続されている。バイポーラ書込パルス／読出バイアスジェネレータ１２５は、ビット線１１５およびソース選択線１２０を介して、ＭＴＪ素子１０５に必要なプログラミング電流を供給する。その方向は、ＭＴＪ素子１０５にプログラムされる論理状態によって決定される。

ゲートトランジスタ１１０のゲートは、ワード線１３０に接続されている。ワード線１３０は、ゲートトランジスタ１１０のゲートにワード線選択電圧を供給し、ゲートトランジスタ１１０をアクティブにする。それによって、ＭＴＪ素子１０５の論理状態の読み出しまたは書き込みが行われる。センスアンプ１３５の一方の入力端子はビット線に接続され、他方の入力端子は電圧リファレンス回路に接続されている。ワード線１１５のワード線選択電圧がアクティブになり、ゲートトランジスタ１１０をオンにすると、バイポーラ書込パルス／読出バイアスジェネレータ１２５は、バイアス電流を生成する。このバイアス電流は、ＭＴＪ素子１０５を流れ、ＭＴＪ素子１０５において電圧が生じる。この電圧は、センスアンプ１３５によって感知され、リファレンス電圧ジェネレータによって比較される。これによって、ＭＴＪ素子１０５に書き込まれた論理状態が判断される。この論理状態は、センスアンプ１３５の出力端子から、データ出力信号１４５として出力される。

スピンモーメントトランスファー（ＳＭＴ）ＭＲＡＭセル１００からなるアレイは、行方向と列方向とに配置されている。ＳＭＴ−ＭＲＡＭデバイスの各行では、ソース線１２０がソース線選択回路に共通に接続されているか、あるいは、グラウンドリファレンスポイントに接続されている。ＳＭＴ−ＭＲＡＭセル１００からなるアレイの他の配置としては、米国特許出願公開２００６／００１８０５７号明細書（Ｈｕａｉ）に示されているように、アレイが２つのビット線を有するようにＳＭＴ−ＭＲＡＭセル１００を構成する。２つのビット線は、各ＳＭＴ−ＭＲＡＭセル１００の２つのビット線におけるバイアス電圧の差によって、ＭＴＪ素子１０５を垂直に流れる電流を制御するように構成されている。２つの読出／書込列選択回路が設けられ、それによってビット線の電圧を制御する。

本発明の１つの目的は、ＳＭＴ−ＭＲＡＭセルアレイのうち、選択されたＳＭＴ−ＭＲＡＭセルからデータ状態を読み出すために、センスアンプにリファレンス電流を供給する読出リファレンス回路を備えたＳＭＴ−ＭＲＡＭセルアレイを提供することにある。

本発明の他の目的は、読出動作の際、ディスターブされない読出リファレンス回路を提供することにある。

本発明のさらに他の目的は、二次非マッチング効果（second order non matching effect）に起因するリファレンス電流における電流ミスマッチを補償することにある。

上記の目的のうち少なくとも１つを達成するために、ＳＭＴ−ＭＲＡＭセルアレイは以下のように構成されている。ＳＭＴ−ＭＲＡＭセルアレイは、行方向と列方向とに配置されている。ＳＭＴ−ＭＲＡＭセルの各列は、真のビット線（true bit line）および補のビット線（complement bit line）に接続されている。ＳＭＴ−ＭＲＡＭセルの列のうち少なくとも２つが互いに接続され、リファレンスＳＭＴ−ＭＲＡＭセルを構成している。この２つの列のうち、第１の列に属するリファレンスＳＭＴ−ＭＲＡＭセルは、第１のデータ状態である最大抵抗を有するようにプログラムされ、第２の列に属するリファレンスＳＭＴ−ＭＲＡＭセルは、第２のデータ状態である最小抵抗を有するようにプログラムされている。ＳＭＴ−ＭＲＡＭセルの第１の列における補のビット線は、ＳＭＴ−ＭＲＡＭセルの第２の列の真のビット線に接続されている。互いに接続された補のビット線と真のビット線とは、電圧バイアス回路に接続されている。これによって、最小リファレンス電流が補のビット線に流れるとともに、最大リファレンス電流が真のビット線に流れるようになっている。電圧バイアス回路は、センスアンプのリファレンス入力に接続され、リファレンス入力として生じた電圧が最大リファレンス電流と最小リファレンス電流との和の関数となるようになっている。これにより、リファレンスＳＭＴ−ＭＲＡＭセルは、読出動作の際にディスターブされない。

互いに接続された真のビット線および補のビット線に補償素子（compensation device）が接続されている。これによって、補償電流（compensation current）が生成され、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチによる電流変化が相殺される。この二次非マッチング効果は、真のビット線に接続された補のビット線に接続されたゲートトランジスタのボディ効果（body effect）である。補償素子は、ＭＯＳトランジスタであり、そのゲートは、補償電圧によってバイアスがかけられている。これによって、ＭＯＳトランジスタは補償電流を流すようになっている。

他の実施の形態において、ＳＭＴ−ＭＲＡＭセルアレイ用の読出リファレンス回路では、ＳＭＴ−ＭＲＡＭセルアレイに、少なくとも２列のＳＭＴ−ＭＲＡＭセルが追加されている。この２列のうち、第１の列に属するリファレンスＳＭＴ−ＭＲＡＭセルは、第１のデータ状態である最大抵抗を有するようにプログラムされ、第２の列に属するリファレンスＳＭＴ−ＭＲＡＭセルは、第２のデータ状態である最小抵抗を有するようにプログラムされている。ＳＭＴ−ＭＲＡＭセルの第１の列における補のビット線は、ＳＭＴ−ＭＲＡＭセルの第２の列における真のビット線に接続されている。互いに接続された補のビット線と真のビット線とは、電圧バイアス回路に接続されている。これによって、最小リファレンス電流が補のビット線に流れるとともに、最大リファレンス電流が真のビット線に流れるようになっている。電圧バイアス回路は、センスアンプのリファレンス入力に接続され、リファレンス入力として生じた電圧が最大リファレンス電流と最小リファレンス電流との和の関数となるようになっている。これにより、リファレンスＳＭＴ−ＭＲＡＭセルは、読出動作の際にディスターブされない。

補償素子が、互いに接続された真のビット線および補のビット線に接続されている。これによって、補償電流が生成され、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチによる電流変化が相殺される。この二次非マッチング効果は、補のビット線に接続されたゲートトランジスタのボディ効果である。補償素子は、ＭＯＳトランジスタであり、そのゲートは、補償電圧によってバイアスがかけられている。これによって、ＭＯＳトランジスタは、補償電流を流すようになる。

さらに他の実施の形態において、選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断するためのリファレンス電流の生成方法は以下のものである。まず、ＳＭＴ−ＭＲＡＭセルアレイに、リファレンスＳＭＴ−ＭＲＡＭセルの列の対を追加し、ＳＭＴ−ＭＲＡＭセルの各行が、リファレンスＳＭＴ−ＭＲＡＭセルの列の対のうちの１行に対応するようにする。第１の列に属するリファレンスＳＭＴ−ＭＲＡＭセルは、リファレンスＳＭＴ−ＭＲＡＭセルにおける最大抵抗を有するようにプログラムする。第２の列に属するリファレンスＳＭＴ−ＭＲＡＭセルは、リファレンスＳＭＴ−ＭＲＡＭセルにおける最小抵抗を有するようにプログラムする。リファレンスＳＭＴ−ＭＲＡＭセルの列の対を、列選択トランジスタのソースにおいて共通に接続するとともに、バイアス回路に接続し、リファレンス電圧を生成する。リファレンス電圧を、ＳＭＴ−ＭＲＡＭセルの各列に接続したセンスアンプのリファレンス端子に印加する。これにより、リファレンスＳＭＴ−ＭＲＡＭセルは、読出動作の際にディスターブされない。リファレンスＳＭＴ−ＭＲＡＭセルの列の対は、補償回路に接続する。補償回路によって、補償電流を生成し、二次非マッチング効果に起因するリファレンス電流における電流ミスマッチによる電流変化を相殺する。この二次非マッチング効果は、真のビット線に接続された補のビット線に接続されたゲートトランジスタのボディ効果である。補償回路は、ＭＯＳトランジスタであり、そのゲートには補償電圧によってバイアスをかけている。これによって、ＭＯＳトランジスタが、補償電流を流すようにしている。

動作の際、要求が読出動作要求および書込動作要求のいずれであるかを判断する。要求が書込動作要求であった場合、プロセスを終了する。読出動作要求を受けた場合、読み出すべき列を選択し、アクティブにする。リファレンス列をアクティブにして、リファレンス電流を生成し、センスアンプのリファレンス端子においてリファレンス電圧を生成する。ＳＭＴ−ＭＲＡＭセルから供給されたデータ電流によって生成されたデータ電圧を、リファレンス電流と比較する。これにより、データを判断し、読出プロセスを終了する。読出動作の際、リファレンスＳＭＴ−ＭＲＡＭセルはディスターブされない。

図１は、従来のＳＭＴ−ＭＲＡＭセルおよびその周辺回路を表す機能図である。 図２は、ＳＭＴ−ＭＲＡＭセルおよびその周辺回路を表す機能図である。 図３は、本発明の一実施の形態に係る、読出リファレンス電流生成回路を備えたＳＭＴ−ＭＲＡＭセルアレイを表す回路図である。 図４は、本発明の一実施の形態に係る、読出動作について説明するための、読出リファレンス回路を備えたＳＭＴ−ＭＲＡＭメモリデバイスを表すブロック図である。 図５は、選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断するための読出リファレンス電流の生成方法を表す流れ図である。

本発明の一実施の形態に係るＳＭＴ−ＭＲＡＭセルアレイは、ビット線の対を備えたＳＭＴ−ＭＲＡＭセルの列を有する。慣習に従い、ビット線の対のうち、一方を真のビット線とし、他方を補のビット線とする。従来は、Ｈｕａｉによって開示されているように、セルの各列がビット線を一対有している。図２に示す本実施の形態に係るＳＭＴ−ＭＲＡＭセルの構造は、図１に示した構造と基本的に同一であるが、ＳＭＴ−ＭＲＡＭセル１００におけるゲートトランジスタ１１０のソースが補のビット線１５５に接続されている点が異なっている。本実施の形態では、補のビット線１５５は真のビット線１５０に対して並行となるように構成されている。真のビット線１５０は、ＭＴＪ素子１０５の強磁性フリー層１０４に接続されている。真のビット線１５０および補のビット線１５５はバイポーラ書込パルス／読出バイアスジェネレータ１２５に接続されている。

図３に、一実施の形態に係る、読出リファレンス電流生成回路を備えたＳＭＴ−ＭＲＡＭセル１００からなるアレイ２００を示す。ＳＭＴ−ＭＲＡＭセル１００は、行方向と列方向とに配置され、アレイ２００を形成する。各ＳＭＴ−ＭＲＡＭセル１００のＭＴＪ素子は、真のビット線２２０ａ，…，２２０ｎのうちの１つに接続されている。各ＳＭＴ−ＭＲＡＭセル１００のゲートトランジスタのソースは、補のビット線２２２ａ，…，２２２ｎのうちの１つに接続されている。ワード線２３０ａ，２３０ｂ，…，２３０ｍ−１，２３０ｍはそれぞれ、アレイ２００の１つの列に属するＳＭＴ−ＭＲＡＭセル１００のゲートトランジスタのゲートに接続されている。

読出リファレンス電流生成回路は、リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７の列の対２０５を有する。この列の対２０５は、ＳＭＴ−ＭＲＡＭセルアレイ２００に隣接して追加されている。リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７はそれぞれ、ＳＭＴ−ＭＲＡＭセル１００と同一の構造を有する。列の対２０５のうち第１の列に属するリファレンスＳＭＴ−ＭＲＡＭセル２０６は、ＭＴＪ素子が最大抵抗（Ｒ_MAX）を有するようにプログラムされている。列の対２０５のうち第２の列に属するリファレンスＳＭＴ−ＭＲＡＭセル２０７は、ＭＴＪ素子が最小抵抗（Ｒ_MIN）を有するようにプログラムされている。各リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７におけるＭＴＪ素子は、真のリファレンスビット線２２５ａまたは２２５ｂに接続されている。各リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７におけるゲートトランジスタのソースは、補のリファレンスビット線２２７ａまたは２２７ｂに接続されている。ワード線２３０ａ，２３０ｂ，…，２３０ｍ−１，２３０ｍはそれぞれ、リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７の列の対２０５のそれぞれに属するリファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７におけるゲートトランジスタのゲートに接続されている。

ＳＭＴ−ＭＲＡＭセルアレイ２００における真のビット線２２０ａ，…，２２０ｎおよび補のビット線２２２ａ，…，２２２ｎはそれぞれビット線デコーダセレクタ２１０に接続されている。ビット線デコーダセレクタ２１０は、データビット線選択トランジスタ２３５ａ，…，２３５ｎの対を有する。これにより、データビット線選択トランジスタ２３６ａ，…，２３６ｎのドレインは、アレイ２００における真のビット線２２０ａ，…，２２０ｎに接続され、データビット線選択トランジスタ２３７ａ，…，２３７ｎのドレインは補のビット線２２２ａ，…，２２２ｎに接続されるようになっている。データビット線選択トランジスタ２３５ａ，…，２３５ｎのゲートはそれぞれ、ビット線デコーダ（図示せず）に接続されており、ビット線選択信号ｙ_a.b，…，ｙ_n-1.n，２４５_a.b，…，２４５_n-i.nが入力される。ビット線選択信号ｙ_a.b，…，ｙ_n-1.n，２４５_a.b，…，２４５_n-i.nは、行を選択し、データを選択された行からセンスアンプ２１５に送るためのものである。読出動作の際、データビット線選択トランジスタ２３６ａ，…，２３６ｎのソースはセンスアンプ２１５に接続され、データビット線選択トランジスタ２３７ａ，…，２３７ｎのソースは、グラウンドリファレンス電圧源に接続される。

リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７の列の対２０５における、真のビット線２２５ａおよび２２５ｂと補のビット線２２７ａおよび２２７ｂとは、それぞれ、ビット線デコーダセレクタ２１０に接続されている。ビット線デコーダセレクタ２１０は、リファレンスビット線選択トランジスタ２４０の対を有する。リファレンスビット線選択トランジスタ２４０において、リファレンスビット線選択トランジスタ２４１ａおよび２４１ｂのドレインは、列の対２０５における真のリファレンスビット線２２５ａおよび２２５ｂに接続されており、リファレンスビット線選択トランジスタ２４２ａ，２４２ｂのドレインは、補のリファレンスビット線２２７ａおよび２２７ｂに接続されている。リファレンスビット線選択トランジスタ２４１ａ，２４１ｂ，２４２ａ，および２４２ｂのゲートは、ビット線デコーダ（図示せず）に接続され、ビット線選択信号ｙ_REF２４７が入力される。ビット線選択信号ｙ_REF２４７は、リファレンス列２０５を選択し、リファレンスを、選択した行からセンスアンプ２１５に送るためのものである。ビット線選択トランジスタ２４１ｂおよび２４２ａのソースは、ポイント２５３において互いに接続され、それからセンスアンプ２１５に接続されている。リファレンスビット線選択トランジスタ２４１ａおよび２４２ｂのソースは、グラウンドリファレンス電圧源に接続されている。選択が行われる際、最大抵抗Ｒ_MAXを有する選択されたリファレンスＳＭＴ−ＭＲＡＭセル２０６を流れる電流が、最小電流Ｉ_MIN２５０となる。同様に、最小抵抗Ｒ_MINを有する選択されたリファレンスＳＭＴ−ＭＲＡＭセル２０７を流れる電流が、最大電流Ｉ_MAX２５２となる。リファレンスビット線選択トランジスタ２４１ｂのソースとリファレンスビット線選択トランジスタ２４２ａのソースとを接続することによって、電流Ｉ_MIN２５０およびＩ_MAX２５２は加算され、合計リファレンス電流Ｉ_SUM２５６となる。これにより、リファレンスＳＭＴ−ＭＲＡＭセルは、読出動作の際、ディスターブされないようになっている。合計リファレンス電流Ｉ_SUM２５６によって、センスアンプ２６０ａのリファレンス入力端子２７２ａおよびセンスアンプ２６０ｂのリファレンス入力端子２７２ｂにおいて、リファレンス電圧が生成される。アレイ２００の選択された行のうちの１行に属するＳＭＴ−ＭＲＡＭセル１００を流れる電流によって、センスアンプ２６０ａの入力電圧端子２７０ａおよびセンスアンプ２６０ｂの入力電圧端子２７０ｂにおいて電圧が発生する。この電圧は、リファレンス電圧と比較され、出力２６５ａおよび２６５ｂのデータ状態が判断される。

バイアストランジスタ２７５ａ，２７５ｂ，２７７ａ，および２７７ｂのゲートはバイアス電圧源Ｖ_BIASに接続されている。バイアス電圧源Ｖ_BIASによって、バイアストランジスタ２７５ａ，２７５ｂ，２７７ａ，および２７７ｂは、飽和状態となる。これにより、ノード２５３，２５４ａ，および２５４ｂにおける電圧レベルは、１００ｍＶ程度のバイアス電圧バイアスレベルに設定されるようになっている。バイアス電圧バイアスレベルは、ＮＭＯＳトランジスタの閾値電圧レベル程度であり、これはバイアス電圧源Ｖ_BIASの電圧レベルよりも低い。ダイオード接続されたＭＯＳトランジスタ２８２ａおよび２８２ｂは、リファレンス端子２７０ａおよび２７０ｂと電力供給電圧源ＶＤＤとの間にそれぞれ接続されている。ダイオード接続されたＭＯＳトランジスタ２８０ａおよび２８０ｂは、リファレンス端子２７２ａおよび２７２ｂと電力供給電圧源ＶＤＤとの間にそれぞれ接続されている。センスアンプ２６０ａおよび２６０ｂのセンス入力電圧端子２７０ａおよび２７０ｂとリファレンス電圧端子２７２ａおよび２７２ｂとにおける電圧レベルは、負荷であるダイオード接続されたＭＯＳトランジスタ２８０ａ，２８０ｂ，２８２ａ，および２８２ｂからの電圧降下によって決定する。これらの電圧降下は、センス入力電圧端子２７０ａおよび２７０ｂとリファレンス電圧端子２７２ａおよび２７２ｂとへの電流のシンクによって決定する。

リファレンスＳＭＴ−ＭＲＡＭセル２０６におけるゲートトランジスタのボディ効果によって、対応する読み出し中のデータビットとの二次非マッチングが生じる。二次非マッチング効果は、補償電流（compensation current）Ｉ_COMP２５７によって補償される。補償電流Ｉ_COMP２５７は、補償トランジスタ（compensation transistor）Ｍ_COMP２５５によって生成される。補償トランジスタＭ_COMP２５５のドレインは、共通接続ポイント２５３に接続されている。補償トランジスタＭ_COMP２５５のソースはグラウンドリファレンス電圧源に接続され、ゲートは補償バイアス電圧源（compensation biasing voltage source）Ｖ_COMPに接続されている。補償電流Ｉ_COMP２５７は、シミュレーションまたは実証的データからの値のトリミングのいずれかによって決定される。

図４は、本発明の一実施の形態に係るＳＭＴ−ＭＲＡＭデバイスからなるメモリアレイ３００を表すブロック図である。メモリアレイ３００は、複数のサブアレイ３０５ａ，３０５ｂ，…，３０５ｎを有する。複数のサブアレイ３０５ａ，３０５ｂ，…，３０５ｎはそれぞれ、図３に示したメモリアレイと同様に構成され、動作する。図４と図３とにおいて対応する符号は同一のものを示している。

ＳＭＴ−ＭＲＡＭデバイスに入力される信号は、クロック３１５および読出／書込信号３２５を含む制御信号、データ入力信号３２０、およびアドレス信号３３０である。読出／書込ジェネレータにクロック３１５、読出／書込信号３２５、およびデータ入力信号３２０が入力され、書込データ３５０をビット線デコード選択回路２１０に送るための電圧レベルおよびタイミング信号が生成される。ビット線デコード選択回路２１０は、ＳＭＴ−ＭＲＡＭセルに書き込むべきデータＤ_Wでプログラムするための書込回路（図３には図示せず）を含む。

アドレス信号３３０は、ワード線デコーダ３４０およびビット線デコーダ３４５に送られる。ワード線デコーダ３４０は、アドレス信号３３０の部分をデコードし、メモリアレイ３００における所望の行を選択する。これにより、選択された行上にあるＳＭＴ−ＭＲＡＭセルが読み出される。ワード線デコーダ３４０は、選択されたワード線２３０ａ，２３０ｂ，…，または２３０ｍ−１をアクティブにし、ＳＭＴ−ＭＲＡＭセル１００のゲートトランジスタをオンにする。これにより、選択されたＳＭＴ−ＭＲＡＭセル１００に対する読み出しおよび書き込みが行われる。ビット線デコーダ３４５は、１以上の列アクティブ信号（column activation signal）Ａｙ３５５を生成する。列アクティブ信号Ａｙ３５５は、ビット線選択トランジスタ２３５ａ，…，２３５ｎの対、およびリファレンスビット線選択トランジスタ２４０の対に供給されるものであり、読み出しおよび書き込みのために選択された列を適切にアクティブにするためのものである。読出／書込信号３２５はワード線デコーダ３４０およびビット線デコーダ３４５に供給される。これによって、行われる動作が読出動作および書込動作のいずれであるかが判断される。行われる動作が読出動作である場合、リファレンスビット線選択信号ｙ_REF２４７がアクティブにされ、リファレンスＳＭＴ−ＭＲＡＭセル２０６および２０７の選択された列に対してリファレンス電流Ｉ_MINおよびＩ_MAXを送る。これにより、図３で説明したように、平均リファレンス電流Ｉ_AVG２５６が生成される。

内部クロック３５２は、読出／書込ジェネレータ３１０において外部クロック３１５から生成される。読出／書込ジェネレータ３１０は、ワード線デコーダ３４０、ビット線デコーダ３４５、ビット線デコーダセレクタ２１０、およびセンスアンプ２０５によって要求される信号条件や位相に基づいて内部クロック３５２を生成する。センスアンプ２０５は、読出データをデータドライバ３６０に送る。データドライバ３６０は、データ信号３６５を調整し、外部回路（図示せず）を駆動する。

ここで、図５を参照して、本発明の一実施の形態に係る、読出動作の際に選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断するためのリファレンス電流の生成方法について説明する。読出動作の際に選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断するためのリファレンス電流の生成方法においては、まず、ＳＭＴ−ＭＲＡＭセルアレイに、リファレンスＳＭＴ−ＭＲＡＭセルの列の対を追加する（ボックス４００）。これによりＳＭＴ−ＭＲＡＭセルにおける各行がリファレンスＳＭＴ−ＭＲＡＭセルにおける列の対の１行に対応するようにする。第１の列に属するリファレンスＳＭＴ−ＭＲＡＭセルが、リファレンスＳＭＴ−ＭＲＡＭセルにおける最大抵抗を有するようにプログラムする（ボックス４０５）。第２の列に属するリファレンスＳＭＴ−ＭＲＡＭセルが、リファレンスＳＭＴ−ＭＲＡＭセルにおける最小抵抗を有するようにプログラムする（ボックス４１０）。リファレンスＳＭＴ−ＭＲＡＭセルの列の対を、列選択トランジスタのソースにおいて共通に接続する（ボックス４２０）。リファレンスＳＭＴ−ＭＲＡＭセルの列の対をバイアス回路に接続し（ボックス４２５）、リファレンス電圧を生成する。リファレンス電圧を、センスアンプのリファレンス端子に供給する。センスアンプは、ＳＭＴ−ＭＲＡＭセルの各列に接続されている。これにより、読出動作の際、リファレンスＳＭＴ−ＭＲＡＭセルの列の対はディスターブされないようになっている。リファレンスＳＭＴ−ＭＲＡＭセルの列の対は、補償回路に接続する。補償回路によって、補償電流を生成し、二次非マッチング効果に起因して、リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する。この二次非マッチング効果は、補のビット線に接続されたゲートトランジスタのボディ効果である。補償回路は、ＭＯＳトランジスタを有し、そのＭＯＳトランジスタのゲートは補償電圧によってバイアスがかけられている。これによって、ＭＯＳトランジスタは補償電流を流すになっている。

動作の際、要求が読出動作要求および書込動作要求のいずれであるか判断する（ボックス４３０）。要求が書込動作要求である場合、プロセスを終了する。読出動作要求を受けた場合、読み出す列を選択し（ボックス４３５）、アクティブにする。リファレンス列をアクティブにし、リファレンス電流を生成する。それにより、センスアンプのリファレンス端子においてリファレンス電圧を生成する。この際、リファレンスＳＭＴ−ＭＲＡＭセルの列の対をディスターブしない。ＳＭＴ−ＭＲＡＭセルからのデータ電流によって生成されたデータ電圧を、リファレンス電流と比較し（ボックス４４０）、データを判断し、読出プロセスを終了する。

本発明を、その好適な実施の形態を参照して、具体的に示し、説明したが、当業者であれば理解できるように、発明の精神および範囲を離れない限りにおいて形式および詳細については種々の変更が可能である。

Claims (9)

1. 行方向と列方向とに配置されたＳＭＴ−ＭＲＡＭセルからなるアレイと、
   それぞれがＳＭＴ−ＭＲＡＭセルの列のうちの１つと信号をやりとりし、それによって読出データ電流を感知し、選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断する複数のセンスアンプと、
   前記アレイのうちの前記選択されたＳＭＴ−ＭＲＡＭセルから前記データ状態を読み出すために、前記複数のセンスアンプに読出リファレンス電流を供給することによって、前記選択されたＳＭＴ−ＭＲＡＭセルから前記データ状態を読み出す際、ディスターブされないようになっている読出リファレンス回路と、
   前記読出リファレンス回路に接続された補償素子と
   をさらに備え、
   前記補償素子は、補償電流を生成し、前記ＳＭＴ−ＭＲＡＭセルのゲートトランジスタのボディ効果の二次非マッチング効果に起因して、前記読出リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する
   ＳＭＴ−ＭＲＡＭデバイス。
2. 前記読出リファレンス回路は、
   第１の列の前記ＳＭＴ−ＭＲＡＭセルは第１のデータ状態である最大抵抗を有するようにプログラムされるとともに、第２の列の前記ＳＭＴ−ＭＲＡＭセルは第２のデータ状態である最小抵抗を有するようにプログラムされるようにリファレンスＳＭＴ−ＭＲＡＭセルとして機能する、接続された少なくとも２列のＳＭＴ−ＭＲＡＭセルと、
   最小リファレンス電流が補のビット線を流れるとともに、最大リファレンス電流が真のビット線を流れるように、互いに接続された前記真のビット線および前記補のビット線に接続された電圧バイアス回路と
   を備え、
   前記選択されたＳＭＴ−ＭＲＡＭセルから前記データ状態を読み出す際、前記リファレンスＳＭＴ−ＭＲＡＭセルがディスターブされないように、前記ＳＭＴ−ＭＲＡＭセルの前記第１の列における前記真のビット線は、前記ＳＭＴ−ＭＲＡＭセルの前記第２の列における前記補のビット線に接続され、
   前記電圧バイアス回路は、リファレンス入力として生じる電圧が前記最大リファレンス電流と前記最小リファレンス電流との和の関数となるように、前記センスアンプの前記リファレンス入力に接続されている
   請求項１に記載のＳＭＴ−ＭＲＡＭデバイス。
3. 前記補償素子は、互いに接続された前記真のビット線および前記補のビットに接続され、補償電流を生成して、ボディ効果の二次非マッチング効果に起因して、前記読出リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する
   請求項２に記載のＳＭＴ−ＭＲＡＭデバイス。
4. 前記補償素子は、ゲートが補償電圧によってバイアスをかけられていることによって、前記補償電流に対して導電性を有するようになっているＭＯＳトランジスタを有する
   請求項３に記載のＳＭＴ−ＭＲＡＭデバイス。
5. 第１の列の前記リファレンスＳＭＴ−ＭＲＡＭセルは第１のデータ状態である最大抵抗を有するようにプログラムされるとともに、第２の列の前記リファレンスＳＭＴ−ＭＲＡＭセルは第２のデータ状態である最小抵抗を有するようにプログラムされるように、ＳＭＴ−ＭＲＡＭセルアレイに追加された少なくとも２列のリファレンスＳＭＴ−ＭＲＡＭセルと、
   最小リファレンス電流が補のビット線を流れるとともに、最大リファレンス電流が真のビット線を流れるように、互いに接続された前記真のビット線および前記補のビット線に接続された電圧バイアス回路と、
   互いに接続された前記真のビット線および前記補のビットに接続され、補償電流を生成して、ボディ効果の二次非マッチング効果に起因して、前記リファレンス電流における電流ミスマッチによって生じる電流変化を相殺する補償素子と
   を備え、
   読出動作の際、前記リファレンスＳＭＴ−ＭＲＡＭセルがディスターブされないように、前記リファレンスＳＭＴ−ＭＲＡＭセルの前記第１の列に接続された前記真のビット線は、前記リファレンスＳＭＴ−ＭＲＡＭセルの前記第２の列における前記補のビット線に接続され、
   前記電圧バイアス回路は、リファレンス入力として生じる電圧が前記最大リファレンス電流と前記最小リファレンス電流との和の関数となるように、センスアンプの前記リファレンス入力に接続されている
   ＳＭＴ−ＭＲＡＭセルアレイ用の読出リファレンス回路。
6. 前記補償素子は、ゲートが補償電圧によってバイアスをかけられることによって、前記補償電流に対して導電性を有するようになっているＭＯＳトランジスタを有する
   請求項５に記載の読出リファレンス回路。
7. ＳＭＴ−ＭＲＡＭセルの各行が、リファレンスＳＭＴ−ＭＲＡＭセルの列の対の１行に対応するように、前記ＳＭＴ−ＭＲＡＭセルからなるアレイに、前記リファレンスＳＭＴ−ＭＲＡＭセルの列の対を追加する工程と、
   第１の列の前記リファレンスＳＭＴ−ＭＲＡＭセルが、前記リファレンスＳＭＴ−ＭＲＡＭセルにおける最大抵抗を有するようにプログラムする工程と、
   第２の列の前記リファレンスＳＭＴ−ＭＲＡＭセルが、最小抵抗を有するようにプログラムする工程と、
   読出動作の際、前記リファレンスＳＭＴ−ＭＲＡＭセルがディスターブされないように、前記リファレンスＳＭＴ−ＭＲＡＭリファレンスセルの前記列の対を、前記リファレンスＳＭＴ−ＭＲＡＭリファレンスセルの前記列の対のそれぞれにおける列選択トランジスタのソースにおいて、共通に接続する工程と、
   前記ＳＭＴ−ＭＲＡＭセルの各列に接続されたセンスアンプのリファレンス端子に印加されるリファレンス電圧を生成するために、前記リファレンスＳＭＴ−ＭＲＡＭセルの前記列の対をバイアス回路に接続する工程と、
   ボディ効果の二次非マッチング効果に起因して、前記リファレンス電流における電流ミスマッチによって生じる電流変化を相殺するための補償電流を生成する工程と
   を含む
   選択されたＳＭＴ−ＭＲＡＭセルのデータ状態を判断するためのリファレンス電流の生成方法。
8. 読出動作の際、前記リファレンスＳＭＴ−ＭＲＡＭセルがディスターブされないまま、要求が読出動作要求および書込動作要求のいずれであるかを判断し、読出動作要求を受けた場合、前記リファレンスＳＭＴ−ＭＲＡＭセルの前記列の対をアクティブにして、前記リファレンス電流を生成し、前記センスアンプの前記リファレンス端子において前記リファレンス電圧を生成する工程をさらに含む
   請求項７に記載の生成方法。
9. 前記補償電流を生成する工程は、ゲートが補償電圧によってバイアスをかけられることによって、前記補償電流に対して導電性を有するようになっているＭＯＳトランジスタを備えた補償回路によって行う
   請求項７に記載の生成方法。
   

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