JPH08185697A - 強誘電体メモリ装置およびその動作制御方法 - Google Patents
強誘電体メモリ装置およびその動作制御方法Info
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- JPH08185697A JPH08185697A JP7000065A JP6595A JPH08185697A JP H08185697 A JPH08185697 A JP H08185697A JP 7000065 A JP7000065 A JP 7000065A JP 6595 A JP6595 A JP 6595A JP H08185697 A JPH08185697 A JP H08185697A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【目的】 強誘電体を用いた不揮発性メモリ装置におい
て従来問題となっていた、メモリセルからデータ読み出
す際の、強誘電体の分極反転電荷以外のノイズ電荷によ
って、強誘電体キャパシタ両電極間に十分な電圧がかか
らなくなる問題を解決する。 【構成】 メモリセル１０１からデータを読み出す際
に、データ信号線１２，／１２の電圧変動を抑制し、強
誘電体キャパシタ１０４の両電極間に確実に抗電圧以上
の電圧をかける手段として、データ信号線１本あたりに
接続されるメモリセル数を調節することにより、強誘電
体メモリ装置を安定に動作させる。
て従来問題となっていた、メモリセルからデータ読み出
す際の、強誘電体の分極反転電荷以外のノイズ電荷によ
って、強誘電体キャパシタ両電極間に十分な電圧がかか
らなくなる問題を解決する。 【構成】 メモリセル１０１からデータを読み出す際
に、データ信号線１２，／１２の電圧変動を抑制し、強
誘電体キャパシタ１０４の両電極間に確実に抗電圧以上
の電圧をかける手段として、データ信号線１本あたりに
接続されるメモリセル数を調節することにより、強誘電
体メモリ装置を安定に動作させる。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体を用いたメモ
リ装置およびその動作制御方法に関する。
リ装置およびその動作制御方法に関する。
【０００２】
【従来の技術】近年、ジルコンチタン酸鉛（ＰＺＴ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭６３−２０１９９８号公報、１９
８８年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集１３０
ページから１３１ページ、１９９４年２月の固体素子回
路国際会議予稿集２６８ページから２６９ページに報告
されているものなどがある。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭６３−２０１９９８号公報、１９
８８年２月の固体素子回路国際会議（Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集１３０
ページから１３１ページ、１９９４年２月の固体素子回
路国際会議予稿集２６８ページから２６９ページに報告
されているものなどがある。
【０００３】これらの報告をもとに、従来の不揮発性強
誘電体メモリ装置の回路構成およびその動作について説
明する。
誘電体メモリ装置の回路構成およびその動作について説
明する。
【０００４】図５に、特開昭６３−２０１９９８号公報
に記載されている、２つのトランジスタおよび２つのキ
ャパシタから１つのメモリセルを構成する型（以下、２
Ｔ／２Ｃ型と呼ぶことにする）の、強誘電体メモリセル
の回路を示す。図５において、１１はメモリセルの選択
信号線（以下、単に選択信号線と呼ぶ）、１３はプレー
ト線、１２，／１２はデータ信号線、１０１はメモリセ
ル、１０２，１０３はメモリセルのスイッチングトラン
ジスタ、１０４，１０５は強誘電体キャパシタである。
に記載されている、２つのトランジスタおよび２つのキ
ャパシタから１つのメモリセルを構成する型（以下、２
Ｔ／２Ｃ型と呼ぶことにする）の、強誘電体メモリセル
の回路を示す。図５において、１１はメモリセルの選択
信号線（以下、単に選択信号線と呼ぶ）、１３はプレー
ト線、１２，／１２はデータ信号線、１０１はメモリセ
ル、１０２，１０３はメモリセルのスイッチングトラン
ジスタ、１０４，１０５は強誘電体キャパシタである。
【０００５】このような２Ｔ／２Ｃ型メモリセルにおい
ては、強誘電体キャパシタ１０４と１０５に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線１２，／１２上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
ては、強誘電体キャパシタ１０４と１０５に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線１２，／１２上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
【０００６】図６には、強誘電体キャパシタ１０４，１
０５のヒステリシス特性モデルを示す。強誘電体キャパ
シタの両電極間の電圧Ｖに対する、自発分極電荷Ｑの関
係を示している。特に電圧０のときの分極電荷を、残留
分極電荷Ｑｒと呼ぶ。例えば強誘電体キャパシタ１０
４，１０５の分極が、それぞれＡ，Ｂの状態にあるとき
をデータ“１”、逆の場合をデータ“０”に、というよ
うに対応させる。このとき、強誘電体キャパシタの両電
極間にＶｅの電圧をかけると、データ“１”の場合、キ
ャパシタ１０４からはＱ1 の電荷が、キャパシタ１０５
からはＱ0 の電荷が、それぞれ対応するデータ信号線１
２，／１２上に出力され、この電荷が上に述べたような
データ信号線対の差電圧を生じさせるのである。なお、
電荷Ｑｒと電荷Ｑ0 ，Ｑ1 との間には、理想的に、 ２×Ｑｒ＝｜Ｑ1 −Ｑ0 ｜ …（１） の関係がある。
０５のヒステリシス特性モデルを示す。強誘電体キャパ
シタの両電極間の電圧Ｖに対する、自発分極電荷Ｑの関
係を示している。特に電圧０のときの分極電荷を、残留
分極電荷Ｑｒと呼ぶ。例えば強誘電体キャパシタ１０
４，１０５の分極が、それぞれＡ，Ｂの状態にあるとき
をデータ“１”、逆の場合をデータ“０”に、というよ
うに対応させる。このとき、強誘電体キャパシタの両電
極間にＶｅの電圧をかけると、データ“１”の場合、キ
ャパシタ１０４からはＱ1 の電荷が、キャパシタ１０５
からはＱ0 の電荷が、それぞれ対応するデータ信号線１
２，／１２上に出力され、この電荷が上に述べたような
データ信号線対の差電圧を生じさせるのである。なお、
電荷Ｑｒと電荷Ｑ0 ，Ｑ1 との間には、理想的に、 ２×Ｑｒ＝｜Ｑ1 −Ｑ0 ｜ …（１） の関係がある。
【０００７】このような、強誘電体キャパシタを用いた
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が０になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が０になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
【０００８】図７に、図５の型のメモリセルを用いた強
誘電体メモリ装置の、メモリセルアレイの部分回路例を
示す。図７において、１１ａ〜ｃは選択信号線、１２
ａ，ｂ，／１２ａ，ｂはデータ信号線、１３ａ〜ｃはプ
レート線、１４はデータ信号線プリチャージ制御信号
線、１５はデータ信号線プリチャージ電源線、１６はセ
ンスアンプ制御信号線である。１０１ａ〜ｆはメモリセ
ル、１０２ａ，１０３ａはメモリセルのスイッチングト
ランジスタ、１０４ａ，１０５ａは強誘電体キャパシ
タ、１０６ａ，ｂはデータ信号線プリチャージ回路、１
０７ａ，ｂはセンスアンプである。
誘電体メモリ装置の、メモリセルアレイの部分回路例を
示す。図７において、１１ａ〜ｃは選択信号線、１２
ａ，ｂ，／１２ａ，ｂはデータ信号線、１３ａ〜ｃはプ
レート線、１４はデータ信号線プリチャージ制御信号
線、１５はデータ信号線プリチャージ電源線、１６はセ
ンスアンプ制御信号線である。１０１ａ〜ｆはメモリセ
ル、１０２ａ，１０３ａはメモリセルのスイッチングト
ランジスタ、１０４ａ，１０５ａは強誘電体キャパシ
タ、１０６ａ，ｂはデータ信号線プリチャージ回路、１
０７ａ，ｂはセンスアンプである。
【０００９】図８に、図７のメモリ装置の動作タイミン
グチャート例を示す。以下、図７と図８を参照しつつ、
メモリセル１０１ａに注目した場合の、強誘電体メモリ
装置の読み出し動作および書き込み動作について説明す
る。なお、図８以下、本明細書記載の動作タイミングチ
ャートにおいて、特にことわりのない限り、ハイレベル
“Ｈ”に相当するレベルは、メモリ装置外部から供給さ
れる電源電圧、またはメモリ装置内部に設けた電圧発生
回路で発生される電圧のいずれかであり、ロウレベル
“Ｌ”に相当するレベルは接地電圧であるとする。これ
らの電圧の値は、場合に応じて、５Ｖや３Ｖなど、いろ
いろな値をとりうる。また、参考として、データ“１”
を読み出す場合の、図８の〜各期間終了時点での、
強誘電体キャパシタ１０４ａ，１０５ａの分極状態を、
タイミングチャートの下に示す。
グチャート例を示す。以下、図７と図８を参照しつつ、
メモリセル１０１ａに注目した場合の、強誘電体メモリ
装置の読み出し動作および書き込み動作について説明す
る。なお、図８以下、本明細書記載の動作タイミングチ
ャートにおいて、特にことわりのない限り、ハイレベル
“Ｈ”に相当するレベルは、メモリ装置外部から供給さ
れる電源電圧、またはメモリ装置内部に設けた電圧発生
回路で発生される電圧のいずれかであり、ロウレベル
“Ｌ”に相当するレベルは接地電圧であるとする。これ
らの電圧の値は、場合に応じて、５Ｖや３Ｖなど、いろ
いろな値をとりうる。また、参考として、データ“１”
を読み出す場合の、図８の〜各期間終了時点での、
強誘電体キャパシタ１０４ａ，１０５ａの分極状態を、
タイミングチャートの下に示す。
【００１０】図８中、〜の期間は、メモリセルから
データを読み出す動作である。まず、期間で、データ
信号線プリチャージ制御信号１４をロウレベルにするこ
とにより、データ信号線プリチャージ状態を解除する。
ここでは、データ信号線プリチャージレベルは接地電圧
としている。次に、期間において、選択信号線１１ａ
とプレート線１３ａをそれぞれハイレベルに上げ、メモ
リセル１０１ａからデータ信号線１２ａ，／１２ａ上に
データを出力する。このとき出力されるデータ信号は、
強誘電体キャパシタ内部の分極状態に応じて決まり、図
８では先に述べたように、データ“１”が読み出されて
いる様子を示している。その後、期間において、セン
スアンプ制御信号線１６を活性化し、データ信号線対１
２ａと／１２ａとの間の差電圧をセンス増幅する。
データを読み出す動作である。まず、期間で、データ
信号線プリチャージ制御信号１４をロウレベルにするこ
とにより、データ信号線プリチャージ状態を解除する。
ここでは、データ信号線プリチャージレベルは接地電圧
としている。次に、期間において、選択信号線１１ａ
とプレート線１３ａをそれぞれハイレベルに上げ、メモ
リセル１０１ａからデータ信号線１２ａ，／１２ａ上に
データを出力する。このとき出力されるデータ信号は、
強誘電体キャパシタ内部の分極状態に応じて決まり、図
８では先に述べたように、データ“１”が読み出されて
いる様子を示している。その後、期間において、セン
スアンプ制御信号線１６を活性化し、データ信号線対１
２ａと／１２ａとの間の差電圧をセンス増幅する。
【００１１】続く期間〜は、読み出したデータをメ
モリセルに再度書き戻す動作である。期間の時点で、
読み出されたメモリセルのデータは破壊されているの
で、このように再書き込み動作が必要となる。なお、メ
モリ装置外部から入力されるデータをメモリセルに書き
込む場合には、の期間に、データ信号線対１２ａ，／
１２ａ上に、所望のデータに対応する電圧を設定してか
ら、次の期間以降の動作を行う。
モリセルに再度書き戻す動作である。期間の時点で、
読み出されたメモリセルのデータは破壊されているの
で、このように再書き込み動作が必要となる。なお、メ
モリ装置外部から入力されるデータをメモリセルに書き
込む場合には、の期間に、データ信号線対１２ａ，／
１２ａ上に、所望のデータに対応する電圧を設定してか
ら、次の期間以降の動作を行う。
【００１２】期間において、プレート線１３ａをロウ
レベルにする。次の期間において、センスアンプ制御
信号線１６をロウレベルとすることによりセンスアンプ
を非活性とし、さらにプリチャージ制御信号線１４をハ
イレベルとして、データ信号線レベルを接地電圧とす
る。こうすることにより、メモリキャパシタの分極を、
データ読み出し前のの状態に戻すことができる。最後
に期間において、選択信号線１１ａをロウレベルに下
げ、メモリセルトランジスタを非導通にして、メモリセ
ルへのアクセス動作を完了する。
レベルにする。次の期間において、センスアンプ制御
信号線１６をロウレベルとすることによりセンスアンプ
を非活性とし、さらにプリチャージ制御信号線１４をハ
イレベルとして、データ信号線レベルを接地電圧とす
る。こうすることにより、メモリキャパシタの分極を、
データ読み出し前のの状態に戻すことができる。最後
に期間において、選択信号線１１ａをロウレベルに下
げ、メモリセルトランジスタを非導通にして、メモリセ
ルへのアクセス動作を完了する。
【００１３】データ“０”がメモリセル１０１ａに記憶
されている場合には、キャパシタ１０４ａと１０５ａの
分極状態が、図８の場合と逆になる。
されている場合には、キャパシタ１０４ａと１０５ａの
分極状態が、図８の場合と逆になる。
【００１４】ここで、上記の回路動作と、強誘電体キャ
パシタの特性との関係について説明する。例えば、図８
のの期間で、選択信号線１１ａをハイレベルとしてス
イッチングトランジスタ１０２ａ，１０３ａを導通さ
せ、プレート線１３ａをハイレベルに立ち上げた状態
は、図６において、強誘電体キャパシタに−Ｖｅの電圧
をかけた状態に相当する（プレート線からデータ信号線
への方向を電圧の正の向きとしている）。このとき、Ｑ
1 またはＱ0 の電荷がデータ信号線１２ａ上に出力され
る。ところで、このままの状態では、“１”，“０”い
ずれが記憶されていた場合でも、強誘電体キャパシタの
分極状態は、図６に示すｈ点にあって、“１”または
“０”の区別ができない。そこで、読み出された
“１”，“０”データに応じて、強誘電体キャパシタに
＋Ｖｅ，０の電圧をかけて、データを書き戻す動作が必
要である。これが、図８の〜の動作に相当する。
パシタの特性との関係について説明する。例えば、図８
のの期間で、選択信号線１１ａをハイレベルとしてス
イッチングトランジスタ１０２ａ，１０３ａを導通さ
せ、プレート線１３ａをハイレベルに立ち上げた状態
は、図６において、強誘電体キャパシタに−Ｖｅの電圧
をかけた状態に相当する（プレート線からデータ信号線
への方向を電圧の正の向きとしている）。このとき、Ｑ
1 またはＱ0 の電荷がデータ信号線１２ａ上に出力され
る。ところで、このままの状態では、“１”，“０”い
ずれが記憶されていた場合でも、強誘電体キャパシタの
分極状態は、図６に示すｈ点にあって、“１”または
“０”の区別ができない。そこで、読み出された
“１”，“０”データに応じて、強誘電体キャパシタに
＋Ｖｅ，０の電圧をかけて、データを書き戻す動作が必
要である。これが、図８の〜の動作に相当する。
【００１５】このように、強誘電体メモリセルを用い
て、不揮発性記憶動作を実現するためには、強誘電体キ
ャパシタの両電極間に、正負両方向の電圧をかける必要
があることに注意する。
て、不揮発性記憶動作を実現するためには、強誘電体キ
ャパシタの両電極間に、正負両方向の電圧をかける必要
があることに注意する。
【００１６】さらにメモリ記憶容量の高密度化をねら
い、１つのトランジスタと１つの強誘電体キャパシタで
メモリセルを構成するもの（以下、１Ｔ／１Ｃ型と呼
ぶ）もあり、このような強誘電体メモリ装置の例として
は、１９９４年２月の固体素子回路国際会議予稿集２６
８ページから２６９ページに報告されているものがあ
る。
い、１つのトランジスタと１つの強誘電体キャパシタで
メモリセルを構成するもの（以下、１Ｔ／１Ｃ型と呼
ぶ）もあり、このような強誘電体メモリ装置の例として
は、１９９４年２月の固体素子回路国際会議予稿集２６
８ページから２６９ページに報告されているものがあ
る。
【００１７】図９に１Ｔ／１Ｃ型の強誘電体メモリセル
回路を示す。１１は選択信号線、１２はデータ信号線、
１３はプレート線、１０１は強誘電体メモリセル、１０
２はメモリセルスイッチングトランジスタ、１０４は強
誘電体キャパシタである。以後、すでに説明した図面で
用いられた回路要素に対応するものは、同じ記号を用い
て説明を省略する。
回路を示す。１１は選択信号線、１２はデータ信号線、
１３はプレート線、１０１は強誘電体メモリセル、１０
２はメモリセルスイッチングトランジスタ、１０４は強
誘電体キャパシタである。以後、すでに説明した図面で
用いられた回路要素に対応するものは、同じ記号を用い
て説明を省略する。
【００１８】図１０には、図９の強誘電体キャパシタ１
０４のヒステリシス特性モデルを示す。１Ｔ／１Ｃ型メ
モリセルでは、２Ｔ／２Ｃ型メモリセルと異なり、強誘
電体の２つの安定状態“Ａ”／“Ｂ”を、それぞれデー
タ“１”／“０”に対応させる。
０４のヒステリシス特性モデルを示す。１Ｔ／１Ｃ型メ
モリセルでは、２Ｔ／２Ｃ型メモリセルと異なり、強誘
電体の２つの安定状態“Ａ”／“Ｂ”を、それぞれデー
タ“１”／“０”に対応させる。
【００１９】図９に示す１Ｔ／１Ｃ型のメモリセルを用
いたメモリセルアレイの部分回路例を図１１に示す。こ
の場合は、メモリセルからの信号電圧は、例えばメモリ
セル１０１ａが選択された場合には、データ信号線１２
ａ上のみに現れる。このように、１Ｔ／１Ｃ型メモリセ
ルを用いるときには、２Ｔ／２Ｃ型の場合と異なり、セ
ンス増幅動作を行う際のリファレンスレベルを、特別に
手段を設けて、対となるデータ信号線／１２ａ上に発生
させる必要がある。図１１では、そのリファレンスレベ
ルを発生する回路１０８ａ〜ｄと、その制御信号線１７
ａ〜ｂが付加されている。リファレンスレベルの具体的
な発生方法は、例えば、前述の文献、１９９４年２月の
固体素子回路国際会議予原稿集２６８ページ記載のもの
がある。リファレンスレベル発生方法の要点は、メモリ
セルから“１”に対応する信号を読み出したときのデー
タ信号線電圧と、“０”に対応する信号を読み出したと
きのデータ信号線電圧との中間の電圧を発生することに
ある。
いたメモリセルアレイの部分回路例を図１１に示す。こ
の場合は、メモリセルからの信号電圧は、例えばメモリ
セル１０１ａが選択された場合には、データ信号線１２
ａ上のみに現れる。このように、１Ｔ／１Ｃ型メモリセ
ルを用いるときには、２Ｔ／２Ｃ型の場合と異なり、セ
ンス増幅動作を行う際のリファレンスレベルを、特別に
手段を設けて、対となるデータ信号線／１２ａ上に発生
させる必要がある。図１１では、そのリファレンスレベ
ルを発生する回路１０８ａ〜ｄと、その制御信号線１７
ａ〜ｂが付加されている。リファレンスレベルの具体的
な発生方法は、例えば、前述の文献、１９９４年２月の
固体素子回路国際会議予原稿集２６８ページ記載のもの
がある。リファレンスレベル発生方法の要点は、メモリ
セルから“１”に対応する信号を読み出したときのデー
タ信号線電圧と、“０”に対応する信号を読み出したと
きのデータ信号線電圧との中間の電圧を発生することに
ある。
【００２０】図１２に、図１１の回路においてメモリセ
ル１０１ａに注目したときの動作タイミングチャート例
を示す。また、データ“１”を読み出す場合の、図１２
における〜の各期間終了時点での、強誘電体キャパ
シタ１０４ａの分極状態を、タイミングチャートの下に
示す。
ル１０１ａに注目したときの動作タイミングチャート例
を示す。また、データ“１”を読み出す場合の、図１２
における〜の各期間終了時点での、強誘電体キャパ
シタ１０４ａの分極状態を、タイミングチャートの下に
示す。
【００２１】データ信号線１２ａに信号を読み出す場
合、対となるデータ信号線／１２ａ上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路１
０８ｂの制御動作が加わり、回路１０８ｂから発生され
るリファレンスレベルが、データ信号線／１２ａ上に読
み出されている。この点を除くと、動作は図８に示した
２Ｔ／２Ｃ型メモリセルの動作と同様である。
合、対となるデータ信号線／１２ａ上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路１
０８ｂの制御動作が加わり、回路１０８ｂから発生され
るリファレンスレベルが、データ信号線／１２ａ上に読
み出されている。この点を除くと、動作は図８に示した
２Ｔ／２Ｃ型メモリセルの動作と同様である。
【００２２】以上の例においては、全てプレート線１３
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図１３にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
１３において、１１６ａ，ｂはデータ信号線プリチャー
ジ・バランス制御回路、２２はデータ信号線バランス制
御信号線、その他は図１１と同様である。
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図１３にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
１３において、１１６ａ，ｂはデータ信号線プリチャー
ジ・バランス制御回路、２２はデータ信号線バランス制
御信号線、その他は図１１と同様である。
【００２３】図１４は、図１３の動作タイミングチャー
ト例である。プレート線１３がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図１３と図１４を参照しつつ、メモリセル１０１ａ
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、〜の各期間終了時点
での、強誘電体キャパシタ１０４ａの分極状態も動作タ
イミングチャートの下に示しておく。
ト例である。プレート線１３がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図１３と図１４を参照しつつ、メモリセル１０１ａ
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、〜の各期間終了時点
での、強誘電体キャパシタ１０４ａの分極状態も動作タ
イミングチャートの下に示しておく。
【００２４】まず、期間で、データ信号線プリチャー
ジ制御信号１４をロウレベルにすることにより、データ
信号線プリチャージ状態を解除する。ここでも、データ
信号線プリチャージレベルは接地電圧としている。次
に、期間において、選択信号線１１ａをハイレベルに
上げ、メモリセル１０１ａからデータ信号線１２ａ上に
データを出力する。ここで、図１２の動作と異なるとこ
ろは、プレート線１３を駆動しないことである。データ
信号線プリチャージレベルが接地電圧、プレート線が中
間電圧（Ｖｍとする）であるため、期間でメモリセル
トランジスタ１０２ａが導通状態となったときに、強誘
電体キャパシタ１０４ａの両電極間には、プレート線か
らデータ信号線への方向を電圧の正の向きとして、ほぼ
−Ｖｍの電圧がかかる。すると、強誘電体キャパシタ１
０４ａから分極の状態に応じた信号電圧が、データ信号
線１２ａ上に読み出される。同時に、対となるデータ信
号線／１２ａ上には、回路１０８ｂによってリファレン
スレベルを発生させる。続く期間において、センスア
ンプ制御信号線１６を活性化し、データ信号線対１２ａ
と／１２ａとの間の差電圧をセンス増幅する。
ジ制御信号１４をロウレベルにすることにより、データ
信号線プリチャージ状態を解除する。ここでも、データ
信号線プリチャージレベルは接地電圧としている。次
に、期間において、選択信号線１１ａをハイレベルに
上げ、メモリセル１０１ａからデータ信号線１２ａ上に
データを出力する。ここで、図１２の動作と異なるとこ
ろは、プレート線１３を駆動しないことである。データ
信号線プリチャージレベルが接地電圧、プレート線が中
間電圧（Ｖｍとする）であるため、期間でメモリセル
トランジスタ１０２ａが導通状態となったときに、強誘
電体キャパシタ１０４ａの両電極間には、プレート線か
らデータ信号線への方向を電圧の正の向きとして、ほぼ
−Ｖｍの電圧がかかる。すると、強誘電体キャパシタ１
０４ａから分極の状態に応じた信号電圧が、データ信号
線１２ａ上に読み出される。同時に、対となるデータ信
号線／１２ａ上には、回路１０８ｂによってリファレン
スレベルを発生させる。続く期間において、センスア
ンプ制御信号線１６を活性化し、データ信号線対１２ａ
と／１２ａとの間の差電圧をセンス増幅する。
【００２５】メモリ装置外部から入力したデータをメモ
リセルに書き込む場合には、期間において、所望のデ
ータに対応する電圧をデータ信号線対１２ａ，／１２ａ
に設定しておく。
リセルに書き込む場合には、期間において、所望のデ
ータに対応する電圧をデータ信号線対１２ａ，／１２ａ
に設定しておく。
【００２６】期間において、センスアンプ制御信号線
１６をロウレベルとすることによりセンスアンプを非活
性とし、さらにデータ信号線バランス制御信号線２２を
ハイレベルとして、データ信号線レベルをプレート線と
同じ中間電圧Ｖｍとする。こうすることにより、メモリ
セルキャパシタの分極を、データ読み出し前の状態に
戻すことができる。
１６をロウレベルとすることによりセンスアンプを非活
性とし、さらにデータ信号線バランス制御信号線２２を
ハイレベルとして、データ信号線レベルをプレート線と
同じ中間電圧Ｖｍとする。こうすることにより、メモリ
セルキャパシタの分極を、データ読み出し前の状態に
戻すことができる。
【００２７】期間で選択信号線１１ａをロウレベルに
下げ、メモリセルトランジスタを非導通とした後、期間
でデータ信号線対１２ａ，／１２ａを接地電圧にプリ
チャージした状態にして、メモリセルへのアクセス動作
の１サイクルを完了する。
下げ、メモリセルトランジスタを非導通とした後、期間
でデータ信号線対１２ａ，／１２ａを接地電圧にプリ
チャージした状態にして、メモリセルへのアクセス動作
の１サイクルを完了する。
【００２８】強誘電体キャパシタから読み出される信号
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の１／２に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の１／２に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
【００２９】図１５に、データ信号線プリチャージ・バ
ランス制御回路１１６ａ，ｂの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ１１７，１１８は
図７や図１１と同様であり、それに加えて、データ信号
線バランス用トランジスタ１１９が設けられている。デ
ータ信号線対１２，／１２がそれぞれ電源電圧と接地電
圧とになっている状態から、トランジスタ１１９を導通
させると、データ信号線対１２，／１２はほぼ等しい寄
生容量値を持つため、データ信号線電圧は電源電圧の１
／２となる。プレート線設定電圧が電源電圧の１／２の
場合には、このような回路が有効である。
ランス制御回路１１６ａ，ｂの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ１１７，１１８は
図７や図１１と同様であり、それに加えて、データ信号
線バランス用トランジスタ１１９が設けられている。デ
ータ信号線対１２，／１２がそれぞれ電源電圧と接地電
圧とになっている状態から、トランジスタ１１９を導通
させると、データ信号線対１２，／１２はほぼ等しい寄
生容量値を持つため、データ信号線電圧は電源電圧の１
／２となる。プレート線設定電圧が電源電圧の１／２の
場合には、このような回路が有効である。
【００３０】図１３，図１４では、１Ｔ／１Ｃ型のメモ
リセルを用いて説明したが、プレート線を駆動せずに動
作させる強誘電体メモリ装置は、メモリセルの型によら
ない。
リセルを用いて説明したが、プレート線を駆動せずに動
作させる強誘電体メモリ装置は、メモリセルの型によら
ない。
【００３１】図７の２Ｔ／２Ｃ型などのメモリセルで
も、各々対応する信号線を図１４と同様に駆動制御する
ことで、同様の動作が可能である。
も、各々対応する信号線を図１４と同様に駆動制御する
ことで、同様の動作が可能である。
【００３２】上記の図８，図１２，図１４の例では、デ
ータ信号線のプリチャージレベルを接地電圧としたが、
この電圧は、選択信号線１１ａをハイレベルとしたとき
に、強誘電体キャパシタの両電極間にゼロでない電圧が
かかるような値であればよく、接地電圧に限ることはな
い。
ータ信号線のプリチャージレベルを接地電圧としたが、
この電圧は、選択信号線１１ａをハイレベルとしたとき
に、強誘電体キャパシタの両電極間にゼロでない電圧が
かかるような値であればよく、接地電圧に限ることはな
い。
【００３３】
【発明が解決しようとする課題】しかしながら、従来の
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
【００３４】図８，図１２で説明したような、プレート
線を駆動して動作させる型（以下、プレート駆動型とよ
ぶ）の強誘電体メモリ装置において、メモリセルからデ
ータを読み出す時には、ビット線がフローテイングであ
る。したがって、プレート線をロウレベルからハイレベ
ルへと駆動した際に、メモリセルの強誘電体キャパシタ
を介したカップリングによってデータ信号線電圧が変動
し、強誘電体キャパシタの両電極間に抗電界ＥＣに強誘
電体の膜厚を乗じて電圧に換算した抗電圧ＶＣ以上の電
圧がかからなくなってしまい、強誘電体の分極反転が起
こらなくなってしまう場合が起こりうる。
線を駆動して動作させる型（以下、プレート駆動型とよ
ぶ）の強誘電体メモリ装置において、メモリセルからデ
ータを読み出す時には、ビット線がフローテイングであ
る。したがって、プレート線をロウレベルからハイレベ
ルへと駆動した際に、メモリセルの強誘電体キャパシタ
を介したカップリングによってデータ信号線電圧が変動
し、強誘電体キャパシタの両電極間に抗電界ＥＣに強誘
電体の膜厚を乗じて電圧に換算した抗電圧ＶＣ以上の電
圧がかからなくなってしまい、強誘電体の分極反転が起
こらなくなってしまう場合が起こりうる。
【００３５】このことを図１６を用いてさらに詳しく説
明する。
明する。
【００３６】データ信号線の寄生容量値をＣＤ、強誘電
体キャパシタの常誘電体成分の容量値をＣＳとする。
体キャパシタの常誘電体成分の容量値をＣＳとする。
【００３７】選択信号線１１を、メモリセルスイッチン
グトランジスタ１０２が非導通、すなわちメモリセル１
０１が非選択となっている状態から、トランジスタ１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
状態とする。そして、プレート線１３を初期状態の電圧
ＶＰＬ０から、最終状態の電圧ＶＰＬに駆動したとき、
データ信号線１２の初期電圧をＶＤＬ０、最終電圧をＶ
ＤＬ、トランジスタ１０２と強誘電体キャパシタ１０４
とが接続されている節点２３の初期電圧をＶＳ０、最終
電圧はトランジスタ１０２が導通しているためＶＤＬと
なる、とすると、初期状態の図１６の系の全電荷Ｑｉ
は、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬ０）＋ＣＤ×ＶＤＬ０ …（２） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬ）＋ＣＤ×ＶＤＬ …（３） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬ−ＶＤＬ｜を求めると、
グトランジスタ１０２が非導通、すなわちメモリセル１
０１が非選択となっている状態から、トランジスタ１０
２が導通する電圧ＶＢＯＯＴを選択信号線１１に与えた
状態とする。そして、プレート線１３を初期状態の電圧
ＶＰＬ０から、最終状態の電圧ＶＰＬに駆動したとき、
データ信号線１２の初期電圧をＶＤＬ０、最終電圧をＶ
ＤＬ、トランジスタ１０２と強誘電体キャパシタ１０４
とが接続されている節点２３の初期電圧をＶＳ０、最終
電圧はトランジスタ１０２が導通しているためＶＤＬと
なる、とすると、初期状態の図１６の系の全電荷Ｑｉ
は、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬ０）＋ＣＤ×ＶＤＬ０ …（２） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬ）＋ＣＤ×ＶＤＬ …（３） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬ−ＶＤＬ｜を求めると、
【００３８】
【数５】
【００３９】となる。一方、この｜ＶＰＬ−ＶＤＬ｜
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 ｜ＶＰＬ−ＶＤＬ｜≧ＶＣ …（５） ここで、データ信号線を接地電圧ＧＮＤプリチャージ、
すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬ０いずれ
もＧＮＤであったとすると、（４），（５）式は次のよ
うになる。
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 ｜ＶＰＬ−ＶＤＬ｜≧ＶＣ …（５） ここで、データ信号線を接地電圧ＧＮＤプリチャージ、
すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬ０いずれ
もＧＮＤであったとすると、（４），（５）式は次のよ
うになる。
【００４０】
【数６】
【００４１】仮に、ＶＣ＝１．５Ｖ、ＶＰＬ＝３．３Ｖ
とすると、（６）式は ＣＤ ≧ ０．８３３…×ＣＳ …（７） となる。
とすると、（６）式は ＣＤ ≧ ０．８３３…×ＣＳ …（７） となる。
【００４２】（７）式は、データ信号線の寄生容量値Ｃ
Ｄに下限があり、ＣＤがその下限値以上でないと、強誘
電体キャパシタの両電極間にＶＣ以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、（４），（５）式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
Ｄに下限があり、ＣＤがその下限値以上でないと、強誘
電体キャパシタの両電極間にＶＣ以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、（４），（５）式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
【００４３】一方、図１４で説明したような、プレート
線を駆動せずに動作させる型（以下、プレート非駆動型
とよぶ）の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
線を駆動せずに動作させる型（以下、プレート非駆動型
とよぶ）の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
【００４４】プレート非駆動型の強誘電体メモリ装置に
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧ＶＣ以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧ＶＣ以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
【００４５】図１６と同様に、図１７を用いてこの問題
について詳しく説明する。図１７が図１６と異なる点
は、プレート線１３の電圧が一定値ＶＰＬＣであること
である。
について詳しく説明する。図１７が図１６と異なる点
は、プレート線１３の電圧が一定値ＶＰＬＣであること
である。
【００４６】ここで、選択信号線１１を、メモリセルス
イッチングトランジスタ１０２が非導通、すなわちメモ
リセル１０１が非選択となっている初期状態から、トラ
ンジスタ１０２が導通する電圧ＶＢＯＯＴを選択信号線
１１に与えた最終状態へ移る場合について考える。
イッチングトランジスタ１０２が非導通、すなわちメモ
リセル１０１が非選択となっている初期状態から、トラ
ンジスタ１０２が導通する電圧ＶＢＯＯＴを選択信号線
１１に与えた最終状態へ移る場合について考える。
【００４７】プレート線の電圧ＶＰＬＣを除き、図１６
と同様の記号を用いると、初期状態の図３４の系の全電
荷Ｑｉは、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬＣ）＋ＣＤ×ＶＤＬ０ …（８） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬＣ）＋ＣＤ×ＶＤＬ …（９） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬＣ−ＶＤＬ｜を求めると、
と同様の記号を用いると、初期状態の図３４の系の全電
荷Ｑｉは、 Ｑｉ＝ＣＳ×（ＶＳ０−ＶＰＬＣ）＋ＣＤ×ＶＤＬ０ …（８） 最終状態の系の全電荷Ｑｆは、 Ｑｆ＝ＣＳ×（ＶＤＬ−ＶＰＬＣ）＋ＣＤ×ＶＤＬ …（９） Ｑｉ＝Ｑｆでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値｜ＶＰＬＣ−ＶＤＬ｜を求めると、
【００４８】
【数７】
【００４９】となる。プレート駆動型の場合と同様、こ
の｜ＶＰＬＣ−ＶＤＬ｜は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 ｜ＶＰＬＣ−ＶＤＬ｜≧ＶＣ …（１１） ここでまた、データ信号線を接地電圧ＧＮＤプリチャー
ジ、すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬＣい
ずれも電源電圧ＶＣＣの１／２であったとすると、（１
０），（１１）式は次のようになる。
の｜ＶＰＬＣ−ＶＤＬ｜は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 ｜ＶＰＬＣ−ＶＤＬ｜≧ＶＣ …（１１） ここでまた、データ信号線を接地電圧ＧＮＤプリチャー
ジ、すなわちＶＤＬ０＝０、また、ＶＳ０，ＶＰＬＣい
ずれも電源電圧ＶＣＣの１／２であったとすると、（１
０），（１１）式は次のようになる。
【００５０】
【数８】
【００５１】仮に、ＶＣ＝１．５Ｖ、ＶＣＣ＝３．３Ｖ
とすると、（１２）式は ＣＤ ≧ １０×ＣＳ …（１３） となる。
とすると、（１２）式は ＣＤ ≧ １０×ＣＳ …（１３） となる。
【００５２】（１３）式も（７）式と同様、データ信号
線の寄生容量値ＣＤに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に（１０），（１１）式に示す条件
を満たさないと、メモリセルから十分な読み出し信号電
圧が得られないことがわかる。
線の寄生容量値ＣＤに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に（１０），（１１）式に示す条件
を満たさないと、メモリセルから十分な読み出し信号電
圧が得られないことがわかる。
【００５３】以上のことは、データ信号線の寄生容量値
ＣＤの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、まず、
２Ｔ／２Ｃ型メモリセルを用いた場合、信号電圧ＶＳＩ
Ｇは、図６における電荷Ｑ0 およびＱ1 、または電荷Ｑ
ｒを用いて、
ＣＤの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、まず、
２Ｔ／２Ｃ型メモリセルを用いた場合、信号電圧ＶＳＩ
Ｇは、図６における電荷Ｑ0 およびＱ1 、または電荷Ｑ
ｒを用いて、
【００５４】
【数９】
【００５５】となる。ここで、関係式（１）を用いてい
る。
る。
【００５６】また、１Ｔ／１Ｃ型メモリセルを用い、リ
ファレンスレベル発生回路によってリファレンスレベル
を発生する読み出し方式の場合には、図１０における電
荷Ｑ0 およびＱ1 、または電荷Ｑｒを用い、かつここで
も（１）式を使って、
ファレンスレベル発生回路によってリファレンスレベル
を発生する読み出し方式の場合には、図１０における電
荷Ｑ0 およびＱ1 、または電荷Ｑｒを用い、かつここで
も（１）式を使って、
【００５７】
【数１０】
【００５８】となる。このときの因子１／２は、リファ
レンスレベルが、データ“０”読み出し時のデータ信号
線の電圧と、データ“１”読み出し時のデータ信号線の
電圧の、ちょうど中間の電圧に設定された場合を意味し
ている。リファレンスレベル発生回路の方式により、前
記リファレンスレベルがその中間の値からずれるときに
は、因子１／２でなく、０より大きく１より小さい、あ
る値になる。
レンスレベルが、データ“０”読み出し時のデータ信号
線の電圧と、データ“１”読み出し時のデータ信号線の
電圧の、ちょうど中間の電圧に設定された場合を意味し
ている。リファレンスレベル発生回路の方式により、前
記リファレンスレベルがその中間の値からずれるときに
は、因子１／２でなく、０より大きく１より小さい、あ
る値になる。
【００５９】（１４）または（１５）のＶＳＩＧは、セ
ンスアンプが正常にデータ増幅できる最小電圧値ＶＳＥ
を上回らなければならないから、 ＶＳＩＧ ≧ ＶＳＥ …（１６） すなわち、（１６）式は、寄生容量値ＣＤがある程度以
上になると、ＶＳＩＧが小さくなりすぎ、センスアンプ
が正常にデータを増幅可能な最小電圧値を下回ってしま
い、動作不可能になることを意味している。このことか
ら、寄生容量値ＣＤには上限値もあることがわかる。
ンスアンプが正常にデータ増幅できる最小電圧値ＶＳＥ
を上回らなければならないから、 ＶＳＩＧ ≧ ＶＳＥ …（１６） すなわち、（１６）式は、寄生容量値ＣＤがある程度以
上になると、ＶＳＩＧが小さくなりすぎ、センスアンプ
が正常にデータを増幅可能な最小電圧値を下回ってしま
い、動作不可能になることを意味している。このことか
ら、寄生容量値ＣＤには上限値もあることがわかる。
【００６０】ここまで述べてきたことから、一般に、強
誘電体メモリ装置においては、寄生容量値ＣＤと容量値
ＣＳとの関係について、図１８に示すような関係があ
る。図１８で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値ＣＤの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値Ｃ
Ｄの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値ＣＤ上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
誘電体メモリ装置においては、寄生容量値ＣＤと容量値
ＣＳとの関係について、図１８に示すような関係があ
る。図１８で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値ＣＤの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値Ｃ
Ｄの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値ＣＤ上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
【００６１】以上述べたように、強誘電体メモリ装置に
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
【００６２】本発明の目的は、上記問題点を解決し、安
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
【００６３】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体キャパシタの分極状態を記憶データに対応さ
せ、前記強誘電体キャパシタの両電極間にゼロでない第
１の電圧をかけたときに、前記強誘電体キャパシタと前
記データ信号線との間に流れる電流が前記強誘電体キャ
パシタの分極の状態により異なることを利用し、前記電
流の前記記憶データによる差異を検知する、ないしは前
記電流の差異により前記データ信号線上に現れる電圧の
違いを検知することで、記憶されていたデータの読み出
しを行うメモリセル、前記複数のメモリセルが接続され
た前記データ信号線を、前記記憶されていたデータによ
る電流の差異を検知する回路である電流型センスアンプ
または前記電圧の差異を検知する回路である電圧型セン
スアンプに入力した単位メモリセルアレイ、前記単位メ
モリセルアレイを複数配列したメモリセルアレイを有
し、前記選択信号線を、前記メモリセルが選択状態とな
る第２の電圧に設定し、前記メモリセルからデータをデ
ータ信号線上に読み出す際に、前記強誘電体キャパシタ
の分極による電流以外の要因により前記データ信号線電
圧が変動することを抑制するために、前記データ読み出
し動作時に、一時的に前記データ信号線の寄生容量値を
制御する手段を具備することを特徴とする。
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体キャパシタの分極状態を記憶データに対応さ
せ、前記強誘電体キャパシタの両電極間にゼロでない第
１の電圧をかけたときに、前記強誘電体キャパシタと前
記データ信号線との間に流れる電流が前記強誘電体キャ
パシタの分極の状態により異なることを利用し、前記電
流の前記記憶データによる差異を検知する、ないしは前
記電流の差異により前記データ信号線上に現れる電圧の
違いを検知することで、記憶されていたデータの読み出
しを行うメモリセル、前記複数のメモリセルが接続され
た前記データ信号線を、前記記憶されていたデータによ
る電流の差異を検知する回路である電流型センスアンプ
または前記電圧の差異を検知する回路である電圧型セン
スアンプに入力した単位メモリセルアレイ、前記単位メ
モリセルアレイを複数配列したメモリセルアレイを有
し、前記選択信号線を、前記メモリセルが選択状態とな
る第２の電圧に設定し、前記メモリセルからデータをデ
ータ信号線上に読み出す際に、前記強誘電体キャパシタ
の分極による電流以外の要因により前記データ信号線電
圧が変動することを抑制するために、前記データ読み出
し動作時に、一時的に前記データ信号線の寄生容量値を
制御する手段を具備することを特徴とする。
【００６４】また本発明は、前記強誘電体メモリ装置の
動作制御方法において、前記強誘電体キャパシタに記憶
されているデータを読み出す際に、データ信号線の電圧
を第３の電圧に設定し、プレート線の電圧を、データ読
み出し動作前の電圧である第４の電圧から、第３の電圧
と異なる第５の電圧に駆動し、選択信号線の電圧を前記
メモリセルが選択状態となる第２の電圧に設定して、前
記強誘電体キャパシタの第１と第２の端子間に電圧差を
生じさせることにより、前記データ信号線上に、前記メ
モリセルが記憶しているデータに対応する信号を出力さ
せることを特徴とする。
動作制御方法において、前記強誘電体キャパシタに記憶
されているデータを読み出す際に、データ信号線の電圧
を第３の電圧に設定し、プレート線の電圧を、データ読
み出し動作前の電圧である第４の電圧から、第３の電圧
と異なる第５の電圧に駆動し、選択信号線の電圧を前記
メモリセルが選択状態となる第２の電圧に設定して、前
記強誘電体キャパシタの第１と第２の端子間に電圧差を
生じさせることにより、前記データ信号線上に、前記メ
モリセルが記憶しているデータに対応する信号を出力さ
せることを特徴とする。
【００６５】
【作用】本発明では、メモリセルからデータを読み出す
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段として、データ線１本あたりに接続されるメモリセル
数を調節することにより、強誘電体メモリを安定に動作
させる。
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段として、データ線１本あたりに接続されるメモリセル
数を調節することにより、強誘電体メモリを安定に動作
させる。
【００６６】
【実施例】本発明の実施例について、図面を用いて説明
する。
する。
【００６７】まず、第１の実施例について、図１を用い
て説明する。図１は、図１１，図１２で説明した、１Ｔ
／１Ｃ型メモリセルを用いたプレート駆動型の強誘電体
メモリ装置に、本発明を適用した例である。
て説明する。図１は、図１１，図１２で説明した、１Ｔ
／１Ｃ型メモリセルを用いたプレート駆動型の強誘電体
メモリ装置に、本発明を適用した例である。
【００６８】ここでは、前記の（４），（５）式に表さ
れる関係を満たすように、データ信号線の寄生容量値Ｃ
Ｄを設定する。具体的には、データ信号線１本あたりに
接続されるメモリセルの数（ｎとする）によって、容量
値ＣＤを調節することができる。
れる関係を満たすように、データ信号線の寄生容量値Ｃ
Ｄを設定する。具体的には、データ信号線１本あたりに
接続されるメモリセルの数（ｎとする）によって、容量
値ＣＤを調節することができる。
【００６９】メモリセルに対するデータの読み出しおよ
び書き込み動作のタイミングチャートを図２に示すが、
これは、図１２と同様にして行うことができるため、説
明を省略する。
び書き込み動作のタイミングチャートを図２に示すが、
これは、図１２と同様にして行うことができるため、説
明を省略する。
【００７０】ｎの決定方法の例について述べる。一般
に、条件式（４），（５）、そして、それらから導かれ
る（６），（７）式はＣＤの下限値を決めるため、それ
は、データ信号線１本あたりに接続されるメモリセル数
の下限値を決定する。例えば、寄生容量値ＣＳが２００
ｆＦ、メモリセル１つあたりのデータ信号線部分の寄生
容量が５ｆＦ、センスアンプやプリチャージ回路等のメ
モリセル部を除いた部分のデータ信号線の寄生容量が５
０ｆＦであるような強誘電体メモリ装置を仮定して
（７）式を適用して（したがって動作電圧等の条件は
（７）式の仮定に従う）、プレート駆動型の動作が可能
となるためのデータ信号線１本あたりに接続されるメモ
リセル数の下限値を求めると、 ５０ｆＦ＋５ｆＦ×ｎ ≧ ０．８３３…×２００ｆＦ …（１７） これから、 ｎ ≧ ２３ …（１８） が得られる。
に、条件式（４），（５）、そして、それらから導かれ
る（６），（７）式はＣＤの下限値を決めるため、それ
は、データ信号線１本あたりに接続されるメモリセル数
の下限値を決定する。例えば、寄生容量値ＣＳが２００
ｆＦ、メモリセル１つあたりのデータ信号線部分の寄生
容量が５ｆＦ、センスアンプやプリチャージ回路等のメ
モリセル部を除いた部分のデータ信号線の寄生容量が５
０ｆＦであるような強誘電体メモリ装置を仮定して
（７）式を適用して（したがって動作電圧等の条件は
（７）式の仮定に従う）、プレート駆動型の動作が可能
となるためのデータ信号線１本あたりに接続されるメモ
リセル数の下限値を求めると、 ５０ｆＦ＋５ｆＦ×ｎ ≧ ０．８３３…×２００ｆＦ …（１７） これから、 ｎ ≧ ２３ …（１８） が得られる。
【００７１】図１３，図１４に示したプレート非駆動型
の強誘電体メモリ装置にも、本発明を適用できる。図３
にその回路を、図４にその動作タイミングチャートを示
す。
の強誘電体メモリ装置にも、本発明を適用できる。図３
にその回路を、図４にその動作タイミングチャートを示
す。
【００７２】この場合には、前記の（１０），（１１）
式に表される関係を満たすように、第１の実施例と同様
にデータ信号線あたりに接続されるメモリセル数を設定
する。
式に表される関係を満たすように、第１の実施例と同様
にデータ信号線あたりに接続されるメモリセル数を設定
する。
【００７３】メモリセルに対するデータの読み出しおよ
び書き込み動作は、図１４と同様にして行うことができ
るため、説明を省略する。
び書き込み動作は、図１４と同様にして行うことができ
るため、説明を省略する。
【００７４】ｎの決定方法は、容量値ＣＳなどの条件と
して、プレート駆動型の場合と同じ場合を例にとると、
条件式（１０），（１１）、そして、それらから導かれ
る（１２），（１３）式を満たすように、ｎを決定す
る。上記条件に対して（１３）式を適用して（したがっ
て動作電圧等の条件は（１３）式の仮定に従う）、 ５０ｆＦ＋５ｆＦ×ｎ ≧ １０×２００ｆＦ …（１９） これから、 ｎ ≧ ３９０ …（２０） が得られる。
して、プレート駆動型の場合と同じ場合を例にとると、
条件式（１０），（１１）、そして、それらから導かれ
る（１２），（１３）式を満たすように、ｎを決定す
る。上記条件に対して（１３）式を適用して（したがっ
て動作電圧等の条件は（１３）式の仮定に従う）、 ５０ｆＦ＋５ｆＦ×ｎ ≧ １０×２００ｆＦ …（１９） これから、 ｎ ≧ ３９０ …（２０） が得られる。
【００７５】一方、第１の実施例および第２の実施例い
ずれに対しても、データ信号線１本あたりに接続される
メモリセル数の上限値は、「発明が解決しようとする課
題」の項で述べたように、センスアンプが正常にデータ
増幅動作が可能となる信号電圧をメモリセルから得るこ
とができるための条件から決定される。
ずれに対しても、データ信号線１本あたりに接続される
メモリセル数の上限値は、「発明が解決しようとする課
題」の項で述べたように、センスアンプが正常にデータ
増幅動作が可能となる信号電圧をメモリセルから得るこ
とができるための条件から決定される。
【００７６】まず、２Ｔ／２Ｃ型のメモリセルに対して
考える。例えば、センスアンプ部およびメモリセル１つ
あたりのデータ信号線寄生容量値、ＣＳ値が上記の仮定
の通りで、かつ、センスアンプが正常にデータ増幅でき
る最小電圧値が１００ｍＶ、図６の（Ｑ1 −Ｑ0 ）が１
０００ｆＣであるような強誘電体メモリ装置について、
（１４），（１６）式を適用すると、 １０００ｆＣ／（５０ｆＦ＋５ｆＦ×ｎ＋２００ｆＦ） ≧１００ｍＶ …（２１） これから、 １９５０ ≧ ｎ …（２２） が得られる。
考える。例えば、センスアンプ部およびメモリセル１つ
あたりのデータ信号線寄生容量値、ＣＳ値が上記の仮定
の通りで、かつ、センスアンプが正常にデータ増幅でき
る最小電圧値が１００ｍＶ、図６の（Ｑ1 −Ｑ0 ）が１
０００ｆＣであるような強誘電体メモリ装置について、
（１４），（１６）式を適用すると、 １０００ｆＣ／（５０ｆＦ＋５ｆＦ×ｎ＋２００ｆＦ） ≧１００ｍＶ …（２１） これから、 １９５０ ≧ ｎ …（２２） が得られる。
【００７７】次に、１Ｔ／１Ｃ型のメモリセルについて
考える。上記２Ｔ／２Ｃ型メモリセルの場合と同様の仮
定を行い、今度は（１５），（１６）式を適用すると、 （１／２）×１０００ｆＣ／（５０ｆＦ＋５ｆＦ×ｎ＋２００ｆＦ） ≧１００ｍＶ …（２３） これから、 ９５０ ≧ ｎ …（２４） が得られる。
考える。上記２Ｔ／２Ｃ型メモリセルの場合と同様の仮
定を行い、今度は（１５），（１６）式を適用すると、 （１／２）×１０００ｆＣ／（５０ｆＦ＋５ｆＦ×ｎ＋２００ｆＦ） ≧１００ｍＶ …（２３） これから、 ９５０ ≧ ｎ …（２４） が得られる。
【００７８】以上のようにして、ｎに対する制限を調
べ、その条件を満たすようにメモリセルアレイ構成、具
体的にはデータ信号線あたりのメモリセル数を決定する
ことにより、本発明は適用される。
べ、その条件を満たすようにメモリセルアレイ構成、具
体的にはデータ信号線あたりのメモリセル数を決定する
ことにより、本発明は適用される。
【００７９】以上説明してきた本発明の実施例では、メ
モリセルとして１Ｔ／１Ｃ型と２Ｔ／２Ｃ型のものを例
にとってきたが、本発明の適用はそれらのメモリセルに
限ることはない。データを読み出す時に強誘電体キャパ
シタの両電極間に電圧をかける際、強誘電体キャパシタ
の両電極に接続される節点の電圧変動が問題となるよう
な動作方式をとる強誘電体メモリ装置全てに、本発明は
上記の実施例と同様にして適用可能である。また、以上
に述べた各々の実施例同士を組み合わせて本発明のメモ
リ装置を実現することも可能である。
モリセルとして１Ｔ／１Ｃ型と２Ｔ／２Ｃ型のものを例
にとってきたが、本発明の適用はそれらのメモリセルに
限ることはない。データを読み出す時に強誘電体キャパ
シタの両電極間に電圧をかける際、強誘電体キャパシタ
の両電極に接続される節点の電圧変動が問題となるよう
な動作方式をとる強誘電体メモリ装置全てに、本発明は
上記の実施例と同様にして適用可能である。また、以上
に述べた各々の実施例同士を組み合わせて本発明のメモ
リ装置を実現することも可能である。
【００８０】また、本発明は、メモリセルからデータを
読み出す際、メモリセル選択信号線を活性化したとき
に、メモリセルの強誘電体キャパシタの両電極間に、強
誘電体に分極反転を行わせるのに十分な電圧をかける方
法として、データ信号線あたりに接続されるメモリセル
数に制限を加えているが、メモリ装置としてのその他の
動作、例えば、メモリセルの選択制御方法、データ信号
線プリチャージ方式、センス増幅の具体的方法、リファ
レンスレベルの発生方式などには依存せずに適用され
る。
読み出す際、メモリセル選択信号線を活性化したとき
に、メモリセルの強誘電体キャパシタの両電極間に、強
誘電体に分極反転を行わせるのに十分な電圧をかける方
法として、データ信号線あたりに接続されるメモリセル
数に制限を加えているが、メモリ装置としてのその他の
動作、例えば、メモリセルの選択制御方法、データ信号
線プリチャージ方式、センス増幅の具体的方法、リファ
レンスレベルの発生方式などには依存せずに適用され
る。
【００８１】
【発明の効果】本発明の強誘電体メモリ装置を用いるこ
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
【図１】本発明の第１の実施例である、データ信号線の
寄生容量値を、データ信号線１本あたりに接続されるメ
モリセル数で調節した強誘電体メモリ装置の回路図であ
る。
寄生容量値を、データ信号線１本あたりに接続されるメ
モリセル数で調節した強誘電体メモリ装置の回路図であ
る。
【図２】図１の動作タイミングチャートである。
【図３】本発明の第２の実施例である、データ信号線の
寄生容量値を、データ信号線１本あたりに接続されるメ
モリセル数で調節した強誘電体メモリ装置の回路図であ
る。
寄生容量値を、データ信号線１本あたりに接続されるメ
モリセル数で調節した強誘電体メモリ装置の回路図であ
る。
【図４】図３の動作タイミングチャートである。
【図５】２つのトランジスタと２つの強誘電体キャパシ
タとからなるメモリセル回路例を示す図である。
タとからなるメモリセル回路例を示す図である。
【図６】図５の強誘電体キャパシタの両電極間にかかる
電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
【図７】図５のメモリセルを用いた強誘電体メモリ装置
のメモリセルアレイ回路例を示す図である。
のメモリセルアレイ回路例を示す図である。
【図８】図７の動作タイミングチャートである。
【図９】１つのトランジスタと１つの強誘電体キャパシ
タとからなるメモリセル回路例を示す図である。
タとからなるメモリセル回路例を示す図である。
【図１０】図９の強誘電体キャパシタの両電極間にかか
る電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
る電圧Ｖと自発分極電荷Ｑとの関係を示す図である。
【図１１】図９のメモリセルを用いた強誘電体メモリ装
置のメモリセルアレイ回路例を示す図である。
置のメモリセルアレイ回路例を示す図である。
【図１２】図１１の動作タイミングチャートである。
【図１３】１Ｔ／１Ｃ型メモリセルを用いたプレート非
駆動型強誘電体メモリ装置のメモリセルアレイ回路例を
示す図である。
駆動型強誘電体メモリ装置のメモリセルアレイ回路例を
示す図である。
【図１４】図１３の動作タイミングチャートである。
【図１５】データ信号線プリチャージ・バランス制御回
路例を示す図である。
路例を示す図である。
【図１６】プレート駆動型強誘電体メモリ装置におい
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
【図１７】プレート非駆動型強誘電体メモリ装置におい
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
【図１８】データ信号線寄生容量値および強誘電体キャ
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
１１，１１ａ，１１ｂ，１１ｃ 選択信号線 １２，１２ａ，１２ｂ，／１２，／１２ａ，／１２ｂ
データ信号線 １３，１３ａ，１３ｂ，１３ｃ プレート線 １４ データ信号線プリチャージ制御信号線 １５ データ信号線プリチャージ電源線 １６ センスアンプ制御信号線 １７ａ，１７ｂ リファレンスレベル発生回路制御信号
線 ２２ データ信号線バランス制御信号線 ２３ メモリセル内部節点 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ 強誘電体メモリセル １０２，１０２ａ，１０３，１０３ａ メモリセルスイ
ッチングトランジスタ １０４，１０４ａ，１０５，１０５ａ 強誘電体キャパ
シタ １０６ａ，１０６ｂ データ信号線プリチャージ回路 １０７ａ，１０７ｂ センスアンプ回路 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ リファレン
スレベル発生回路 １１６，１１６ａ，１１６ｂ データ信号線プリチャー
ジ・バランス制御回路 １１７，１１８ データ信号線プリチャージ用トランジ
スタ １１９ データ信号線バランス用トランジスタ Ｑ 強誘電体分極電荷量 Ｖ 電圧 Ｖｅ 強誘電体キャパシタ電極間にかかる電圧 Ｑ0 ，Ｑ1 強誘電体キャパシタから出力される電荷量 Ｑｒ 強誘電体の残留分極電荷 ＶＤＬ０ データ信号線電圧初期値 ＶＤＬ データ信号線電圧最終値 ＶＳ０ メモリセル内部節点電圧初期値 ＶＰＬ０ プレート線電圧初期値 ＶＰＬ プレート線電圧最終値 Ｑｉ メモリセルアレイ系の初期総電荷量 Ｑｆ メモリセルアレイ系の最終総電荷量 ＥＣ 強誘電体の抗電界 ＶＣ 強誘電体の抗電圧 Ｖｍ プレート線中間電圧設定値 ＶＳＩＧ メモリセルから読み出される信号電圧値 ＶＳＥ センスアンプが正常にデータ増幅可能な最小信
号電圧値 ＣＤ データ信号線寄生容量値 ＣＳ 強誘電体キャパシタの常誘電体成分容量値 ＶＣＣ 電源電圧 ＶＢＯＯＴ 電源電圧 ＧＮＤ 接地電圧 ｎ データ信号線１本あたりに接続されるメモリセル数
データ信号線 １３，１３ａ，１３ｂ，１３ｃ プレート線 １４ データ信号線プリチャージ制御信号線 １５ データ信号線プリチャージ電源線 １６ センスアンプ制御信号線 １７ａ，１７ｂ リファレンスレベル発生回路制御信号
線 ２２ データ信号線バランス制御信号線 ２３ メモリセル内部節点 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ 強誘電体メモリセル １０２，１０２ａ，１０３，１０３ａ メモリセルスイ
ッチングトランジスタ １０４，１０４ａ，１０５，１０５ａ 強誘電体キャパ
シタ １０６ａ，１０６ｂ データ信号線プリチャージ回路 １０７ａ，１０７ｂ センスアンプ回路 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ リファレン
スレベル発生回路 １１６，１１６ａ，１１６ｂ データ信号線プリチャー
ジ・バランス制御回路 １１７，１１８ データ信号線プリチャージ用トランジ
スタ １１９ データ信号線バランス用トランジスタ Ｑ 強誘電体分極電荷量 Ｖ 電圧 Ｖｅ 強誘電体キャパシタ電極間にかかる電圧 Ｑ0 ，Ｑ1 強誘電体キャパシタから出力される電荷量 Ｑｒ 強誘電体の残留分極電荷 ＶＤＬ０ データ信号線電圧初期値 ＶＤＬ データ信号線電圧最終値 ＶＳ０ メモリセル内部節点電圧初期値 ＶＰＬ０ プレート線電圧初期値 ＶＰＬ プレート線電圧最終値 Ｑｉ メモリセルアレイ系の初期総電荷量 Ｑｆ メモリセルアレイ系の最終総電荷量 ＥＣ 強誘電体の抗電界 ＶＣ 強誘電体の抗電圧 Ｖｍ プレート線中間電圧設定値 ＶＳＩＧ メモリセルから読み出される信号電圧値 ＶＳＥ センスアンプが正常にデータ増幅可能な最小信
号電圧値 ＣＤ データ信号線寄生容量値 ＣＳ 強誘電体キャパシタの常誘電体成分容量値 ＶＣＣ 電源電圧 ＶＢＯＯＴ 電源電圧 ＧＮＤ 接地電圧 ｎ データ信号線１本あたりに接続されるメモリセル数
Claims (11)
- 【請求項１】強誘電体材料を用いた強誘電体キャパシ
タ、データの入出力を行うデータ信号線、アドレス信号
に対応して選択される選択信号線、前記強誘電体キャパ
シタと前記データ信号線との間に設けられ、かつ前記選
択信号線により選択制御されるスイッチ手段とからな
り、前記強誘電体キャパシタの分極状態を記憶データに
対応させ、前記強誘電体キャパシタの両電極間にゼロで
ない第１の電圧をかけたときに、前記強誘電体キャパシ
タと前記データ信号線との間に流れる電流が前記強誘電
体キャパシタの分極の状態により異なることを利用し、
前記電流の前記記憶データによる差異を検知する、ない
しは前記電流の差異により前記データ信号線上に現れる
電圧の差異を検知することで、記憶されていたデータの
読み出しを行うメモリセル、前記複数のメモリセルが接
続された前記データ信号線を、前記記憶されていたデー
タによる電流の差異を検知する回路である電流型センス
アンプまたは前記電圧の差異を検知する回路である電圧
型センスアンプに入力した単位メモリセルアレイ、前記
単位メモリセルアレイを複数配列したメモリセルアレイ
を有し、 前記選択信号線を、前記メモリセルが選択状態となる第
２の電圧に設定し、前記メモリセルからデータをデータ
信号線上に読み出す際に、前記強誘電体キャパシタの分
極による電流以外の要因により前記データ信号線電圧が
変動することを抑制するために、前記データ信号線の寄
生容量値を制御する手段を具備することを特徴とする強
誘電体メモリ装置。 - 【請求項２】前記メモリセルが、１つ以上の強誘電体キ
ャパシタと１つ以上のトランジスタとからなることを特
徴とする請求項１記載の強誘電体メモリ装置。 - 【請求項３】前記メモリセルが、１つの強誘電体キャパ
シタと１つのトランジスタとからなり、前記強誘電体キ
ャパシタの第１および第２の端子を、それぞれ前記トラ
ンジスタのソース端子およびプレート線に接続し、前記
トランジスタのドレイン端子をデータ信号線に接続し、
前記トランジスタのゲート端子を選択信号線に接続した
ことを特徴とする請求項２記載の強誘電体メモリ装置。 - 【請求項４】前記メモリセルが、２つの強誘電体キャパ
シタと２つのトランジスタとからなり、第１の強誘電体
キャパシタの第１および第２の端子を、それぞれ第１の
トランジスタのソース端子およびプレート線に接続し、
前記第１のトランジスタのドレイン端子を第１のデータ
信号線に、ゲート端子を選択信号線にそれぞれ接続し、
第２の強誘電体キャパシタの第１および第２の端子を、
それぞれ第２のトランジスタのソース端子およびプレー
ト線に接続し、前記第２のトランジスタのドレイン端子
を第２のデータ信号線に、ゲート端子を選択信号線にそ
れぞれ接続したことを特徴とする請求項２記載の強誘電
体メモリ装置。 - 【請求項５】前記メモリセルが、１つの強誘電体キャパ
シタと２つのトランジスタとからなり、前記強誘電体キ
ャパシタの第１および第２の端子を、それぞれ第１およ
び第２のトランジスタのソース端子に接続し、第１のト
ランジスタのドレイン端子を第１のデータ信号線に、ゲ
ート端子を選択信号線にそれぞれ接続し、第２のトラン
ジスタのドレイン端子を第２のデータ信号線に、ゲート
端子を選択信号線にそれぞれ接続したことを特徴とする
請求項２記載の強誘電体メモリ装置。 - 【請求項６】請求項１〜５のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記強誘電
体キャパシタに記憶されているデータを読み出す際に、
データ信号線の電圧を第３の電圧に設定し、プレート線
の電圧を、データ読み出し動作前の電圧である第４の電
圧から、第３の電圧と異なる第５の電圧に駆動し、選択
信号線の電圧を前記メモリセルが選択状態となる第２の
電圧に設定して、前記強誘電体キャパシタの第１と第２
の端子間に電圧差を生じさせることにより、前記データ
信号線上に、前記メモリセルが記憶しているデータに対
応する信号を出力させることを特徴とする強誘電体メモ
リ装置の動作制御方法。 - 【請求項７】前記データ信号線の寄生容量値をＣＤ、前
記強誘電体キャパシタの常誘電体成分の容量値をＣＳ、
前記強誘電体キャパシタの抗電界に前記強誘電体の膜厚
を乗じて電圧に換算した値である抗電圧をＶＣ、第４の
電圧をＶＰＬ０、第５の電圧をＶＤＬ、第３の電圧をＶ
ＤＬ０、メモリセル内のスイッチ手段と強誘電体キャパ
シタとを接続した節点のデータ読み出し動作前の電圧を
ＶＳ０とした場合、それぞれの量の間に、 【数１】 なる関係が成立するように、前記データ信号線の寄生容
量値ＣＤを、前記データ信号線に接続されるメモリセル
の数により設定することで、データ読み出し時に前記プ
レート線を駆動することによるデータ信号線電圧変動を
抑制し、前記強誘電体キャパシタの第１と第２の電極間
に抗電界以上の電界をかけることを特徴とする請求項６
記載の強誘電体メモリ装置の動作制御方法。 - 【請求項８】請求項１〜５のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記メモリ
セルに記憶されているデータを読み出す際に、前記デー
タ信号線の電圧を第３の電圧に設定し、前記プレート線
の電圧を一定電圧でありかつ第３の電圧と異なる第６の
電圧に設定し、前記選択信号線の電圧を前記メモリセル
が選択状態となる第２の電圧に設定して、前記強誘電体
キャパシタの第１と第２の端子間に電圧差を生じさせる
ことにより、前記データ信号線上に、前記メモリセルが
記憶しているデータに対応する信号を出力させる強誘電
体メモリ装置の動作制御方法。 - 【請求項９】前記データ信号線の寄生容量値をＣＤ、前
記強誘電体キャパシタの常誘電体成分の容量値をＣＳ、
前記強誘電体キャパシタの抗電界に前記強誘電体の膜厚
を乗じて電圧に換算した値である抗電界をＶＣ、第６の
電圧をＶＰＬＣ、第３の電圧をＶＤＬ０、前記メモリセ
ル内のスイッチ手段と前記強誘電体キャパシタとを接続
した節点のデータ読み出し動作前の電圧をＶＳ０とした
場合、それぞれの量の間に、 【数２】 なる関係が成立するように、前記データ信号線の寄生容
量値ＣＤを、前記データ信号線に接続される前記メモリ
セルの数により設定することで、データ読み出し時のデ
ータ信号線電圧変動を抑制し、前記強誘電体キャパシタ
の第１と第２の電極間に抗電界以上の電界をかけること
を特徴とする請求項８記載の強誘電体メモリ装置の動作
制御方法。 - 【請求項１０】前記データ信号線の寄生容量値をＣＤ、
前記強誘電体キャパシタの常誘電体成分の容量値をＣ
Ｓ、前記強誘電体キャパシタの残留分極電荷をＱｒ、前
記電圧型センスアンプが正常にデータを増幅できる最小
の信号電圧である電圧分解能をＶＳＥとした場合、それ
ぞれの量の間に 【数３】 なる関係が成立するように、前記データ信号線の寄生容
量値ＣＤを、前記データ信号線に接続される前記メモリ
セルの数により設定することを特徴とする請求項６また
は８記載の強誘電体メモリ装置の動作制御方法。 - 【請求項１１】前記データ信号線の寄生容量値をＣＤ、
前記強誘電体キャパシタの常誘電体成分の容量値をＣ
Ｓ、前記強誘電体キャパシタの残留分極電荷をＱｒ、前
記電圧型センスアンプが正常にデータを増幅できる最小
の信号電圧である電圧分解能をＶＳＥとした場合、それ
ぞれの量の間に 【数４】 なる関係が成立するように、前記データ信号線の寄生容
量値ＣＤを、前記データ信号線に接続される前記メモリ
セルの数により設定することを特徴とする請求項６また
は８記載の強誘電体メモリ装置および前記強誘電体メモ
リ動作制御方法。
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