JPS6297427A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （７）　　技　　術　　分　　野 この発明は、ショットキゲート電界効果トラン−ジスタ
（ＭＥＳ　ＦＥＴ　）を用いた集積回路に関する。

特にショットキゲート電界効果トランジスタにより構成
される論理ゲート回路に関する。

（イ）従来技術とその問題点 Ｓｉ半導体を用いた集積回路は、速度や消費電力などの
点で、ＧａＡｓなど化合物半導体集積回路に及ばないと
ころがある。

ＧａＡｓ半導体は、高速性、低消費電力など優れた特長
がある。そこでＧａＡｓなど化合物半導体を用いた集積
回路のデジタル応用分野への利用が強く要望されている
。

ＧａＡｓ集積回路など化合物半導体集積回路は、Ｓｉと
は異なりショットキゲート電界効果トランジスタ（ＭＥ
Ｓ　Ｆｌｉ：Ｔ　）によって構成される。

デジタル集積回路のうち、極めて重要な回路要素である
論理ゲートについても、ＭＥＳ　ＦＥＴを用いた種々の
回路が既に知られている。

第４図は、ＭＥＳ　ＦＥＴを用いた従来の代表的な論理
ゲート回路例であるＤＣＦＬ回路の回路構成図である。

この回路は、ノーマリオフタイプのＭＥＳ　ＦＥＴ　ｌ
と、負荷２とを直列に接続し、ＭＥＳ　ＦＲＥＴのゲー
トを入力、ドレインを出力としだものである。

負荷２は、抵抗又はＭＥＳ　ＦＥＴで構成される。

ＤＣＦＬ回路は消費電力が少いので、大規模集積回路に
適している。

しかし、ＤＣＦＬ回路は、論理振幅が小さい、という欠
点があった。

論理のハイレベルがショットキゲートの順方向立上り電
圧でクランプされるし、論理のローレベルがグランドよ
りも僅かに高い電位（通常０．２ｖ）となるために、論
理振幅は通常５００ｍ’／程度である。

これは小さい値である。

このため、ＤＣＦＬ回路は、ＭＥＳ　ＦＥＴのスレシボ
ールド電圧のばらつきに対する余裕やノイズマージンは
、非常に厳しいものになる。

さらに、ＤＣＦＬ回路では、特にローレベルを十分に下
げる必要から、負荷として、大きな値の抵抗や、電流を
十分にしぼったＭＥＳ　ＦＥＴを使用する必要がある。

負荷が実効的に大きい抵抗値を持っているから、負荷と
ドレインとの間から出力を取った場合、出力の電流駆動
能力は小さい。特にカレントソースとして用いる時、極
めて小さな駆動能力しか持たない。

このようなわけで、長い配線や、多数のファンアウトを
含む回路には不向きであった。

第５図は、ＭＥＳ　ＦＥＴを用いた従来の論理ゲート回
路の第２の代表例であるＢＦＬ回路の回路構成図である
。

これはスイッチ段と、バッファ段とを組合わせだもので
ある。

スイッチ段は、ノーマリオンタイプのＭＥＳ　ＦＥＴ４
と、これに対して直列に接続された負荷３とよりなる。

負荷３は抵抗又はＭＥＳ　ＦＥＴである。ＭＥＳＦＥＴ
　４のゲートが入力である。

バッファ段はＭＥＳ　ＦＥＴ　４のドレイン出力を増幅
、レベルシフトする。

バッファ段ハ、ノーマリオンタイプのＭＥＳ　ＦＥＴ５
．７と、この中間に接続されたレベルシフト用ショット
キーバリヤダイオード６によって構成される。

ＢＦＬ回路では、スレシホールド電圧が−０，５’ｉ’
〜−２，ＯＶ　ノＭＥＳ　ＦＲＥＴを通常使用する。

このような場合、出力の論理振幅が約１．５ｖ以上とな
る。大きい論理振幅を持つので、スレシホールド電圧の
ばらつきに対して十分な余裕を持たせる事ができる。又
ノイズマージンも大きくなる。

さらに、ＢＦＬ回路では、ノーマリオフＭＥＳ　ＦＥＴ
に比べ、電流駆動能力の大きいノーマリオンＭＥＳＦＥ
Ｔが用いられている。ざらにＢＦＬ回路はバッファ増幅
段を持っている。このだめ、ＢＦＬ回路の出力の電流駆
動能力はＤＣＦＬ回路に比べて大きい。

このようにＢＦＬ回路は、論理振幅、電流駆動能力など
に於て優れた特長を持つ。しかし、ＢＦＬ回路は消費電
力が大きい。ゲート当り、通常ｌ　ｍＷから数ｍＷの消
費電力である。このため、ＢＦＬ回路は大規模集積回路
を構成するものとしては不適当である。ＢＦＬ回路によ
って、大規模集積回路を作製する事ができない。

又ＢＦＬ回路は、バッファ増幅段に於て、定常的に電力
が消費される回路構成である。このため、ゲートのスイ
ッチング時の電流駆動能力に対するゲート消費電力、と
いう点からも効率的な回路とはいえない。

サラニ、ＢＦＬ回路では、レベルシフトダイオードを最
低でも、１ヶ含む。このため、論理振幅を１．５ｖ程度
以下にする事は難しい。

つまり、論理振幅が逆に大きすぎるのである。

もちろん論理振幅は大きい方が一般的には便利である。

ＧａＡｓ基板の上にＭＥＳ　ＦＥＴのＩＣを作製した場
合従来から問題になっているのは、ウェハ面内に於ける
スレシホールド電圧のばらつきである。スレシホールド
電圧が均一でなければ、歩出りよく、ＧａＡｓ　ＩＣを
作る事ができない。

スレシホールド電圧のばらつきが著しいので、前述のＤ
ＣＦＬ回路をＧａＡｓ　ＩＣに適用する際に難しい問題
があったわけである。スレシホールド電圧は、ウェハの
転位やその他の欠陥と相関はあるが、直接的な関係はよ
く分っていない。

しかし、ＧａＡｓウェハ上に作ったＭＥＳ　ＦＲ：Ｔを
含むＩＣに於いて、スレッシホールド電圧のバラツキは
、近年、数十ｍＶ以下になってきた。それ程均−性の高
いＧａＡｓ単結晶を製造する事ができるようになったの
である。

スレシホールド電圧のバラツキが数十ｍＶであるから、
論理振幅が１．５ｖもある、というのは、余裕度が大き
すぎる、という事である。

論理振幅は１．５ｖも要らないが、むしろ電力消費を、
ＢＦＬ回路よりも少なくしたい、という要望が強い。

つまり、ＢＦＬ回路の多電力消費という欠点が重大な問
題になってきたのである。

（つ）発明の目的 本発明は、従来技術のこのような欠点を改良するもので
ある。

低消費電力でありながら、スイッチング時には十分な電
流駆動能力を有し、大規模集積回路を構成するために必
要にして十分なだけの論理振幅を与えるＭＥＳ　ＦＥＴ
を用いた新しい論理ゲート回路を提供する事が、本発明
の目的である。

に）構　成 第１図は本発明のＭＥＳ　ＦＥＴを用いた論理ゲートの
基本回路を示している。

第１のＭＥＳ　ＦＥＴ　９のソースは接地され、ドレイ
ンは負荷８に接続される。ゲートは入力に接続される。

後に述べるように、第１のＭＥＳ　ＦＩＴ　９は単一で
あるとは必らない。並列に複数個のＭＥＳ　ＦＥＴを接
続すればＮＯＲ回路になる。直列に複数個のＭＥＳ　Ｆ
ＥＴを接続すればＮＡＮＤ回路になる。

第１のＭＥＳ　ＦＥＴ　９が単一である場合は、インバ
ータになる。

ＭＥＳ　ＦＥＴ　ハ／　−ｖ　！Ｊオフカラ浅いノーマ
リオンの領域で動作できれば良い。

負荷８は正電位ｖＤＤに接続されている。負荷８は、抵
抗負荷であっても良いし、能動負荷つまりＭＥＳ　ＦＥ
Ｔであっても良い。

以上がスイッチ段である。これに続いてバッファ増幅段
が設けられる。

バッファ増幅段は、第２のＭＥＳ　ＦＥＴ　Ｉ　Ｑと、
第３のＭＥＳ　ＦＥＴ　ｌ　２とを直列に接続し、さら
にショットキーバリヤダイオード１１をキャパシタンス
として用いている。

第２のＭｌｉ：Ｓ　ＦＥＴ　Ｉ　Ｑはドレインが正電位
ｖＤＤに接続されている。ゲートは前記第１のＭＥＳ　
ＦＥＴのドレインに接続されている。ソースは、第３の
Ｍｌｉ：Ｓ　ＦＥＴ　１２のドレインに接続されている
。

第３のＭｌｉ：Ｓ　ＦＥＴ　１２は、ゲート及びソース
が同一の負電位ｖ０８に接続されている。

ショットキーバリヤダイオード１１は、アノートカ、Ｍ
ＥＳ　Ｆｌｉ：Ｔ　ｌ　０（７）ソー；ｚ、、ＭＥＳ　
ＦＥＴ　ｌ　２　ノＩ’レインに接続されている。カソ
ードは、第１のＭＥＳ　ＦＥＴ　９のドレイン、すなわ
ち第２のＭＥＳ　ＦＥＴ１０のゲートに接続されている
。

ＭＥＳ　ＦＥＴ　ｌ　２は、ＭＥＳ　ＦＥＴ　７と同じ
ように負荷として機能している。

ＭＥＳ　ＦＥＴ　１Ｑ　ハノーマリオフでもノーマリオ
ン−でも良い。第５図と異なるところは、ショットキー
バリヤダイオードがＭＥＳ　ＦＥＴと直列につながれて
いない、という事である。従って、ＭＥＳ　ＦＲ：Ｔの
接続点に於て電圧降下がない。

さらに、新しく、ショットキーバリヤダイオード１１が
ＭＥＳ　ＦＥＴ　１Ｑのソース、ゲート間に逆バイアス
されて接続されている。これは、スピードアップ用のキ
ャパシターとして機能する。

このゲート回路では、スイッチ段の出力をバッファ増幅
段に於てレベルシフトしている。

ショットキーバリヤダイオード１１に対する逆バイアス
は、レベルシフトの電位差である。

レベルシフト電位差は、ＭＥＳ　ＦＥＴ　１２のゲート
幅を、ＭＥＳ　ＦＥＴ　Ｉ　Ｑのゲート幅に比べて広く
するか、又はＭＥＳ　ＦＥＴ　ｌ　２のスレシホールド
電圧を、ＭＥＳ　ＦＥＴ　１Ｑのスレシホールド電圧に
比べてよりオン側に設定する事により、０．６ｖ程度ま
では容易に実現できる。

このため論理振幅は、０．６Ｖ〜１．２■のものが得ら
れる。これは、小さすぎず、大きすぎない、といえる。

大規模な集積回路を実現するために必要かつ十分な値が
確保できる。

ＭＥＳ　ＦＥＴ　９のスレシホールド電圧も、ノーマリ
オフから、浅いノーマリオンにわたる領域で任意に設定
する事ができる。このだめＤＣＦＬ回路に比べて極めて
広いスレシホールド電圧のバラツキに対し、十分な余裕
度が実現される。

第１図の回路は基本形である。これは、ＮＡＮＤゲート
、ＮＯＲゲートの回路に適用する事ができる。

第２図はＮＯＲゲートの回路に本発明を適用したもので
ある。入力Ａ、Ｂ、・・・・・・に対しＭＥＳ　ＦＥＴ
　ａ　。

ｂＳｃ、・・・・・・が並列に設けられている。ＭＥＳ
　ＦＥＴのソースは接地されるゲートが論理人力Ａ、Ｂ
。

Ｃ１・・・・・・になっている。ドレインは統一されて
負荷８に接続されている。

その他の回路構成は第１図のものと同一である。

バッファ増幅段ではＭＩｒＳ　ＦＥＴ　Ｉ　Ｑ、ＭＥＳ
　ＦＥＴ　ｌ　２が直列に接続されている。

スピードアップ用のキャパシタンスヲ、逆バイアスされ
たショットキーバリヤダイオード１１が与えている。

第３図は本発明をＮＡＮＤゲートに適用したものを示す
。ＭＫＳ　ＦＥＴ　ａ、　ｂ、・・・・・・が直列に接
続されこれに入力ＡＸＢ、Ｃ，・・・・・・が入力され
る。

（３）　　効　　　果 （１）論理振幅が適当な範囲にある。０．６〜１．２ｖ
にする事ができる。

これは、大規模集積回路を実現するために、必要かつ十
分な値である。ウェハ面上で、スレシホールド電圧のバ
ラツキがかなり存在したとしても、論理振幅が０．６　
Ｖ以」二あるので十分余裕がある。

（２）　　動作速度、スイッチング時の電流駆動能力の
点でも、ＤＣＦＬ回路など、低消費電力型のゲート素子
に比べてより優れている。

（３）本発明の回路はレベルシフト段を有するので、ス
イッチング段の論理のローレベルを高めに設定しても、
なお十分な動作余裕が得られる。したがって負荷抵抗８
の抵抗値をより小さく（或は電流値をより大きく）でき
る。このため、ゲートの電流駆動能力を高める事ができ
る。

（４）本発明のゲート回路は、スピードアップ用のキャ
パシタンスを有する。このため、スイッチング時には過
渡的に、大きな電流を流す事ができる。

負荷が容毒性であれば、スピードアップ用コンデンサの
機能が減殺される。しかし、負荷の容量の数倍程度の容
量を持っていれば、ゲートのスイッチング時間の負荷容
量による劣化を小さく抑える事ができる。

例えばＧａＡｓ　ＩＣではＩＭＭ程度の配線長は、約１
００　ｆＦの負荷容量に相当する。従って、このような
場合、スピードアップ用のコンデンサとしては数百ｆＦ
あれば十分である。

本発明のゲート回路では、ショットキーバリヤダイオー
ドの逆バイアスが０．５　Ｖ程度であるから、数ミクロ
ン角の小さな領域で、上記の容量のキャパシタンスを十
分に形成する事ができる。

（５）第１図に於て、ＭＥＳ　ＦＥＴ　Ｉ　Ｑ及びＭＥ
Ｓ　ＦＥＴ１２は、ショットキーバリヤダイオードの逆
バイアス電圧を発生し、レベルシフトした直流電位を伝
達する目的に十分なだけの電流を流すように設定する事
ができる。

このようにすれば、スイッチング時に必要な過渡的な駆
動電流は、ショットキーバリヤダイオードを用いたキャ
パシタンスを通して供給される。バッファ部の定常時の
状態に於て、大きい電流は不要である。前記逆バイアス
を保つ電圧があれば良いだけである。

そうすると、バッファ部の定常特電流を少く設定できる
ので、バッファ部の消費電力は小さくする事ができる。

このため、本発明の回路は、ＤＣＦＬ回路とほぼ同程度
の低消費電力の回路となる。

ＤＣＦＬ回路と同程度の消費電力の条件下に於ても、本
発明の回路は、高い負荷駆動能力を合わせ持つ事ができ
る。

（６）本発明のＭＥＳ　ＦＥＴはノーマリオフでも、浅
いノーマリオンであっても良い。いずれであっても構成
できる。

しかし、本発明の回路は、全てのＭＥＳ　ＦＥＴを、−
５００７７１Ｖ程度までのノーマリオンＩＩＩＥＳ　Ｆ
ＥＴのみで構成する事もできる。この場合、ＭＥＳ　Ｆ
ＥＴのスレシホールド電圧を一種類にした回路構成にす
る事もできる。スレシホールドが同一のＭＥＳＦＥＴば
かりであるから、ウェハプロセスを簡素化する事ができ
る。

（７）　　従来、ＤＣＦＬ回路などでは、ＮＡＮＤ回路
や複合ゲートの製作は難しいとされていた。論理振幅が
小さいからである。

本発明では、論理振幅を大きくできるから、ＮＡＮＤ回
路や複合ゲートも作製する事ができる。

【図面の簡単な説明】

第１図は本発明の論理ゲート基本回路図。 第　　　１１゛ 第２図は本発明の論理ゲート回路を用いてＮＯＲゲート
を構成した場合の回路図。 第３図は本発明の論理ゲート回路を用いてＮＡＮＤゲー
トを構成した場合の回路図。 第４図はＭＥＳ　ＦＥＴを用いた代表的な論理ゲートで
あるＤＣＦＬ回路の回路図。 第５図はＭｌｉ：Ｓ　ＦＥＴを用いた代表的な論理ゲー
トであるＢＦＬ回路の回路図。 ８・・・・・・・・・・・・・・・・・・負　荷９．１
０．１２　　・・・・・・・・・　ＭＥＳ　ＦＥＴ１１
　・・・・・・・・・・・・・・・・・・　ショットキ
ーバリヤダイオ−ド発　　明　　者　　　　　鈴　　木
　　富　　博手続補正書旧発） 昭和６１年６　月１７日 １、事件の表示　特願昭６０−１７６５８７号２、発明
の名称　半導体装置 ３、補正をする者 事件との関係　　特許出願人 居　所大阪市東区北浜５丁目１５番地 名　称（２１３）住友電気工業株式会社代表者社長　川
　上　哲　部 ４、代　理　人 吊５３７ 住　所　大阪市東成区中道３丁目１５番１６号明細書の
「発明の詳細な説明」、「図面の簡単な説明」の欄イへ ６、補正の内容 （１）　　明細書第１５頁第１８行目と第１９行目の間
に、以下の文章を挿入する。 「　（イ）実施例 本発明の論理ゲート回路の設計例を第６図に示す。 ＭＥＳ　ＦＥＴのスレシホールド電圧は全て−０，４Ｖ
である。第６図の回路図のＭＥＳ　ＦＥＴの横に、対応
するゲート幅を示した。ゲート長は全て１．２μｍであ
る。電源は−１，５ｖと−２，５ｖの２電源を用いてい
る。 第７図に本発明の論理ゲート回路の転送特性を第６図の
設計例について示す。 比較のため、高集積度ＧａＡｓ　ＩＣで通常用いられる
ＤＣＦＬ回路の転送特性も合わせて示した。 横軸が入力ゲート電圧、縦軸が出力電圧である。 ４本の曲線が書かれているが、この内Ａを付したものが
、入力、出力特性を示す。曲線Ａを４５゜の直線に関し
対称に折り返したものが曲線Ｂである。ＢＡ間の拡がり
がノイズマージンの広さを表ワス。ノイズマージンの広
さが一目で分るので、ゲート回路の設計に於てよく用い
る表示法である。 出力電圧は−１，８ｖ〜−〇、Ｓ　Ｖになっている。 −１，５’／と−２，５ｖの電源を用いる事によりＥＣ
Ｌコンパチブルな出力が得られる事が分る。 これは、Ｓｉ　ＩＣによる既存の高速論理回路とのイン
ターフェースを考える上で極めて実用的な価値が大きい
。 又、第７図から、本発明の論理ゲートがＤＣＦＬ回路に
比べて、２倍以上のノイズマージンを実現している、と
いう事が分る。 このため、本発明の論理ゲートを用いたＧａＡｓ　ＩＣ
ではプロセスの余裕度が、ＤＣＦＬ回路に比べて極めて
大きくなる。これにより、高い歩留りが実現された。 容量性の負荷を増加させた場合の、本発明の論理ゲート
回路の動作速度（伝搬遅延時間）の特性を第８図に示し
た。 容量性の負荷というのは、配線、ファンアウトの事であ
る。 横軸は負荷容量（ｐＦ）と、これに対応する配線長（Ｊ
ＲＭ）、又はファンアウトの数である。縦軸は伝搬遅延
時間（ｐ　ｓｅｃ　）である。ゲート長は１．２μｍで
ある。 比較のため、従来からＧａＡｓ　ＩＣに用いられる、Ｄ
ＣＦＬ回路のデータも図示した。 単位ゲート回路あたり、０．５ｍＷと低消費電力であり
ながら、配線長１朋の配線を駆動しても、伝搬遅延時間
が約２５０ピコ秒である。極めて高速である。 本発明の論理ゲート回路によれば、数キロゲートのＬＳ
Ｉが実現可能であり、ＬＳＩの典形的な負荷である、配
線やファンアウトに対し、第８図に示すように、ＤＣＦ
Ｌ回路に比べて、約２倍程度高速である。」 （２）　　明細書第１６頁第８行目と第９行目の間に以
下の文章を挿入する。 「第６図は本発明の実施例を示すゲート回路図。 第７図は本発明の論理ゲート回路（第６図の例）とＤＣ
ＦＬ回路の転送特性を示すグラフ。Ａは入出力特性曲線
、ＢはＡを４５°の線について対称に折り返した曲線。 第８図は容量性負荷の数を増した場合の伝搬遅延時間の
増加を、本発明の論理ゲート回路とＤＣＦＬ回路につい
て測定した結果を示すグラフ。」手続補正書（方式） 昭和６１年１１月２８日 １、事件の表示 特願昭６０−１７６５８７号 ２、発明の名称 半導体装置 ３補正をする者 事件との関係　　特許出願人 居　所大阪市東区北浜５丁目１５番地 名　称（２１３）住友電気工業株式会社代表者社長　川
　−１−哲　部 ４、代　理　人 畳５３７ 住　所　大阪市東成区中道３丁目１５番１６号手続補正
書（自発） 昭和６１年６　月１７日 特許庁長官　宇　賀　道　部　　殿 １、事件の表示　特願昭６０−１７６５８７号２、発明
の名称　半導体装置 ３、補正をする者 事件との関係　　特許出願人 居　所大阪市東区北浜５丁目１５番地 名　称（２１３）住友電気工業株式会社代表者社長　川
　上　哲　部 ４、代　理　人 ■５３７ 住　所　大阪市東成区中道３丁目１５番１６号及び図面

Claims (1)

【特許請求の範囲】
1. ショットキゲート電界効果トランジスタＭＥＳＦＥＴに
   より構成される論理ゲート回路において、ソースが接地
   されゲートが入力に接続されドレインが抵抗負荷又は能
   動負荷を通じて正電位に接続されている１又は並列に接
   続された複数の第１のＭＥＳＦＥＴ、或はソース、ドレ
   インが順次接続され最初の素子のドレインが負荷に接続
   され最後の素子のソースが接地されゲートには並列入力
   が接続される複数の第１のＭＥＳＦＥＴと、前記第１の
   ＭＥＳＦＥＴのドレイン、又は最初の素子のドレインに
   ゲートが接続され、ドレインが正電位に接続されかつソ
   ースが出力に接続された第２のＭＥＳＦＥＴと、ソース
   とゲートがともに同じ負電位に接続されておりドレイン
   が出力に接続された第３のＭＥＳＦＥＴと、前記第１の
   ＭＥＳＦＥＴのドレインにカソードが接続され出力にア
   ノードが接続されているショットキーバリヤダイオード
   とからなる事を特徴とする半導体装置。