KR930006629B1 - 저 소비전력형 워드선 구동회로 - Google Patents

저 소비전력형 워드선 구동회로 Download PDF

Info

Publication number
KR930006629B1
KR930006629B1 KR1019900012012A KR900012012A KR930006629B1 KR 930006629 B1 KR930006629 B1 KR 930006629B1 KR 1019900012012 A KR1019900012012 A KR 1019900012012A KR 900012012 A KR900012012 A KR 900012012A KR 930006629 B1 KR930006629 B1 KR 930006629B1
Authority
KR
South Korea
Prior art keywords
fet
word line
depletion
driving
fets
Prior art date
Application number
KR1019900012012A
Other languages
English (en)
Other versions
KR920005157A (ko
Inventor
윤광준
이창석
박형무
성낙선
Original Assignee
재단법인 한국전자통신연구소
경상현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인 한국전자통신연구소, 경상현 filed Critical 재단법인 한국전자통신연구소
Priority to KR1019900012012A priority Critical patent/KR930006629B1/ko
Priority to JP22102791A priority patent/JP2664567B2/ja
Priority to US07/740,998 priority patent/US5263001A/en
Publication of KR920005157A publication Critical patent/KR920005157A/ko
Application granted granted Critical
Publication of KR930006629B1 publication Critical patent/KR930006629B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

저 소비전력형 워드선 구동회로
제1a,b도는 종래의 일반적인 워드선 구동회로의 회로도.
제2도는 본 발명의 워드선 구동회로의 회로도.
제3도는 증가형 FET의 임계전압 변동에 대한 워드선 구동회로의 출력전압 레벨을 비교하여 나타낸 그래프.
제4도는 증가형 FET의 임계전압 변동에 대한 워드선 구동회로의 소비전력을 비교하여 나타낸 그래프.
제5도는 증가형 FET의 임계전압 변동에 대한 워드선 구동회로의 지연시간을 비교하여 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
J1,J3,J5 : 공핍형 FET J2,J4,J6,J7 : 증가형 FET
본 발명은 S램(Static Random Access Memory)의 워드선 구동회로(Word line driver)에 관한 것으로, 특히 저소비전력형이면서 임계전압의 변동에 강한 동작특성을 갖도록한 저소비전력형 워드선 구동회로에 관한 것이다.
일반적으로 워드선 구동회로는 여러개의 가로(row)와 세로(column)로 배열된 메모리셀 중에서 특정의 가로로 배열된 메모리셀들을 선택하는 회로로서 주소(address)신호를 디코딩하는 디코더(decoder)의 출력을 입력으로 동작하는 것임은 이미 알려진 사실이다.
그러므로 워드선 구동회로는 여러개의 메모리셀을 구동하게 되므로 많은 부하가 걸리게 되고 따라서 부하 구동능력이 우수하여야 한다.
이를 위하여 워드선 구동회로는 크기가 큰 슈퍼버퍼(Super Buffer)형태의 회로를 사용하고, 하나의 S램에서는 여러개의 가로에 해당되는 수만큼의 워드선 구동회로가 사용되므로 소비전력이 매우 커지게 되었다.
그리고 갈륨비소(GaAs) S램에서는 갈륨비소 물질자체의 까다로운 특성과 짧은 역사로 인한 공정기술의 미숙등으로 인해 FET의 소자변수의 변동이 심하여, 특히 소자변수중 가장 중요한 임계전압(threshold voltage)의 변동은 워드선 구동회로의 동작을 불능상태로 만들기로 한다.
즉, 종래의 워드선 구동회로는 증가형 FET(Enhancement FET)의 임계전압이 증가하게 되면 워드선 구동회로의 출력레벨이 낮아져 동작이 곤란해지게 된다.
제1도는 종래의 워드선 구동회로를 도시한 것으로, 메모리셀의 워드선의 구동능력을 높이기 위해 3단의 직렬 회로로 구성한 것이다.
제1a도는 입력단(IN)에서 증가형 FET(J12)와 공핍형 FET(J13)의 게이트 전극과 연결하고, 증가형 FET(J12)의 드레인 전극과 연결된 공핍형 FET(J11)의 소오스 전극에서는 게이트 전극으로 궤환연결하면서 두 증가형 FET(J14), (J16)의 게이트 정극과 연결하고, 증가형 FET(J14)의 드레인 전극과 연결된 공핍형 FET(J13)의 소오스 전극에서는 공핍형 FET(J15)의 게이트 전극과 연결하고, 공핍형 FET(J15)의 소오스 전극과 증가형 FET(J16)의 드레인 전극을 연결하는 중간탭에서 출력단(OUT)과 연결하는 한편, 증가형 FET(J12), (J14), (J16)의 소오스 전극에는 -1V의 전원(VSS)과 연결하면서 공핍형 FET(J11), (J13), (J15)의 드레인 전극에는 접지와 연결한 종래의 워드선 구동회로를 나타낸 것이다.
그러나 상기와 같은 종래의 워드선 구동회로에 있어서는 첫째단과 둘째단이 비반전 슈퍼버퍼(non-inverting super buffer)의 형태로 구성되고, 세째단은 푸쉬-풀(Push-pall) 형태의 회로로 이루어져 있으며 워드선을 충전(charge)시키는 FET가 공핍형 FET(depietion FET)(J5)이므로 충전능력을 우수하지만 출력단(out)으로 "LOW"가 출력되는 경우 즉 워드선을 선택하지 않을 때에는 공핍형 FET(J15)가 완전히 OFF되지 않고 얼마간의 전류가 흐르므로 항상 전력을 소모하게 된다.
그리고 워드선 구동회로가 다수개 존재하기 때문에 전체적으로는 많은 전류가 흐르면서 소비전력이 커지게 되는 단점이 있었다.
제1b도는 제1a도의 구성에서 첫째단과 둘째단의 비반전형 슈퍼버퍼 회로는 동일하게 구성하고, 세째단의 증가형 FET(J16)의 드레인 전극과 소오스 전극이 연결되어 워드선을 충전시키는 FET를 증가형 FET(J17)로 구성한 종래의 워드선 구동회로를 나타낸 것이다.
그러나 상기와 같은 워드선 구동회로에 있어서는 워드선을 충전시키는 증가형 FET(J17)의 임계전압이 양(+)의 값을 가지므로 출력단(OUT)으로 "Low"가 출력되는 경우에는 완전히 OFF되므로 소비전력을 많이 감소시킬 수 있지만 증가형 FET(J17)의 임계전압이 양의 값으로 증가하면 워드선 구동회로의 출력단(OUT)의 "High"레벨이 급격히 떨어지면서 구동능력이 떨어지고 지연시간이 증가하게 되며, 심한 경우에는 메모리셀을 구동하지 못하게 되고 이에따라 구동능력이 떨어지면서 지연시간이 증가하게 되는 문제점이 있었다.
이에따라 본 발명은 저소비전력이면서 임계전압이 변동에도 잘 동작하도록 한 워드선 구동회로를 제공하는 것을 그 목적으로 한다.
본 발명을 첨부도면에 의거 상세히 설명하면 다음과 같다.
입력단(IN)에는 증가형 FET(J2)와 공핍형 FET(J3)의 게이트 전극과 연결하고, 증가형 FET(J2)의 드레인 전극과 연결된 공핍형 FET(J1)의 소오스 전극에서는 게이트 전극으로 궤환연결하면서 두 증가형 FET(J4), (J7)의 게이트 전극과 연결하고, 증가형 FET(J4)의 드레인 전극과 연결된 공핍형 FET(J3)의 소오스 전극에서는 부하용의 낮은 용량의 공핍형 FET(J5)와 큰용량의 증가형 FET(J6)의 게이트 전극과 연결하고, 증가형 FET(J7)의 드레인 전극과 공핍형 FET(J5) 및 증가형 FET(J6)의 소오스 전극을 연결하는 중간 탭에서 출력단(OUT)과 연결하는 한편, 증가형 FET(J2), (J4), (J7)의 소오스 전극은 -1V원(VSS)과 연결하면서 공핍형 FET(J1), (J3), (J5) 및 증가형 FET(J6)의 드레인 전극은 접지단자와 연결한 것이다.
그러므로 입력단(IN)으로 Low의 신호가 입력되면 즉 워드선이 선택되지 않을때에는 증가형 FET(J2)와 공핍형 FET(J3)가 모드 오프상태가 되고, 이에따라 증가형 FET(J2)의 드레인 전극과 소오스 전극이 연결된 공핍형 FET(J1)의 소오스 전극에 남아있던 High의 신호가 두 증가형 FET(J4), (J7)를 ON시킨다.
그리고 증가형 FET(24)가 ON됨에 따라 공핍형 FET(J3)의 소오스 전극은 Low상태가 되면서 공핍형 FET(J5)와 증가형 FET(J6)가 오프상태가 되도록 하고 이때에는 증가형 FET(J4), (J7)이 ON상태이므로 공핍형 FET(J3), (J5)와 증가형 FET(J6)의 소오스 전극에 남아있던 High신호를 급격히 Low상태로 바꾸어 주어 출력단(OUT)으로 Low의 신호가 해당 워드선으로 출력되도록 한다.
한편, 입력단(IN)으로 High신호가 입력되면 증가형 FET(J2)와 공핍형 FET(J3)가 ON되고, 이에따라 공핍형 FET(J1)의 소오스 전극이 Low상태가 되면서 두 증가형 FET(J4), (J7)를 OFF시킨다.
그리고 공핍형 FET(J3)은 ON, 증가형 FET(J4)는 OFF상태이므로 공핍형 FET(J3)의 소오스 전극으로부터의 High신호는 공핍형 FET(J5)와 증가형 FET(J6)의 게이트 전극으로 전달되어 ON시킨다.
그리고 이때에는 증가형 FET(J7)가 OFF된 상태이므로 공핍형 FET(J5)와 증가형 FET(J6)의 드레인전극-소오스전극을 통한 High신호가 출력단(OUT)으로 출력되어 해당 워드선을 선택하게 된다.
본 발명은 첫째단의 공핍형 FET(J1) 및 증가형 FET(J2)와 둘째단의 공핍형 FET(J3) 및 증가형 FET(J4)는 비반전형 슈퍼버퍼로 구성하고, 세째단은 공핍형 FET(J5)와 두 증가형 FET(J6), (J7)를 연결하여 공핍형 FET(J5)와 증가형 FET(J6)는 워드선을 충전시키는 부하 FET로 동작하도록 하면서 두 증가형 FET(J6), (J7)는 푸쉬-풀로 동작하도록 함으로써, 워드선이 선택되지 않는 경우, 즉 입력단(IN)으로 Low의 신호가 인가될 때에는 푸쉬-풀 회로인 두 증가형 FET(J6), (J7)에 의해 전류가 즉시 차단되도록 하면서 작은 용량의 공핍형 FET/(J5)로는 전류가 거의 흐르지 않게 된다.
그리고 워드선이 선택된 경우 즉 입력단(IN)으로 High의 신호가 인가될때에는 공핍형 FET(J5)가 증가형 FET(J6)의 임계전압 변동시 출력단(OUT)으로 High레벨이 낮아지는 현상과 구동능력의 저하를 줄여준다.
그러므로 본 발명은 제3도에 도시한 바와 같이 워드선을 충전시키는 구동 FET를 공핍형 FET(제1a도)로 사용한 경우보다는 약간 미비하지만 증가형 FET(제1b도)로 사용한 경우 보다는 월등히 우수함을 알 수 있으며, 제3a도에서와 같이 임게전압이 0V에서 0.4V로 변화할때 출력단(OUT)의 High레벨이 변화하여 증가형 FET(제1b도)의 경우에는 0.3V이상이 되면 워드선 구동이 곤란한 상태가 되을 알 수 있고, 제3b도에서와 같이 임계전압이 0V에서 0.4V로 변화할때 본 발명의 경우는 -0.7V 미만으로 워드선을 OFF시키는데 문제가 되지 않지만 증가형 FET(제1b도)의 경우는 0.3V 이상이 되면 워드선을 OFF시킬 수 없음을 알 수 있다.
그리고 제4도에 도시한 바와 같이 임계전압의 변동에 따라 워드선 구동회로의 소비전력이 변화하는 상태가 공핍형 FET(제1a도)는 완전히 OFF되지 않으므로 소비전력이 매우크며, 증가형 FET(제1b도)는 완전히 OFF 되면서 적은 소비전력을 가지고, 본 발명의 경우는 큰 용량의 증가형 FET(J6)는 완전히 OFF되고 작은 용량의 공핍형 FET(J5)에 의한 적은 전류만 흐르면서 소비전력이 많이 감소됨을 알 수 있다.
또한 제5도에 도시한 바와 같이 워드선 구동회로의 지연시간은 임계전압이 0V에서 0.4V로 변화함에 따라 공핍형 FET(제1a도)는 소비전력이 큰 반면에 지연시간이 가장 적으며, 증가형 FET(제1b도)는 임계전압이 0.3V 이상에서는 지연시간이 급격히 커져서 메모리셀의 워드선을 정상적으로 구동시키지 못하게 된다.
그러나 본 발명의 경우는 소비전력이 비교적 적은 상태에서 워드선 구동능력이 우수함을 알 수 있다.
여기서 지연시간(Td)은 상승시간(Tr)과 하강시간(Tf)을 합한 값을 2로 나눈값이다.
따라서 본 발명의 워드선 구동회로는 워드선을 충전시키는 구동 FET를 작은 용량의 공핍형 FET(J5)와 큰 용량의 증가형 FET(J6)의 병렬연결로 구성함으로써 임계 전압의 변화함에 따라 공핍형 FET만 사용하는 경우 보다는 소비전력을 적게하면서 증가형 FET만을 사용한 경우보다는 출력레벨이 떨어지는 현상과 구동능력의 저하를 방지한 것임을 알 수 있다.

Claims (2)

  1. 푸시풀 구동회로를 구성하는 기본논리회로 구성에 있어서, 공핍형 FET(J5)와 증가형 FET(J6)의 드레인, 게이트 소오스를 각각 병렬로 연결하여 부하 FET로 사용하며, 구동 FET로는 증가형 FET(J7)를 사용하며, 부하 FET인 공핍형 FET(J5)와 증가형 FET(J6)의 드레인은 접지에 연결하고 게이트는 압단의 입력과 연결하며 소오스는 구동 FET(J7)의 드레인과 연결하여 출력단자와 사용하고 구동 FET(J7)의 소오스는 전원전압에 연결하여 구동됨을 특징으로 하는 저소비 전력형 워드선 구동회로.
  2. 제 1항에 있어서, 부하 FET로 공핍형 FET(J1), (J3)가 사용되고 구동 FET로 증가형 FET(J2), (J4)가 사용되는 두개의 단으로 구성되는 비반전형 슈퍼버퍼 회로에 있어서, 슈퍼버퍼 둘째단의 출력을 1항의 부하 FET(J5), (J6)의 게이트에 연결하고 슈퍼버퍼 두번째 단의 게이트를 1항의 구동 FET(J7)의 게이트에 연결하고 슈퍼버퍼 회로와 푸시풀 회로의 전원을 연결하여 구성함을 특징으로 하는 저소비 전력형 워드선 구동회로.
KR1019900012012A 1990-08-06 1990-08-06 저 소비전력형 워드선 구동회로 KR930006629B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019900012012A KR930006629B1 (ko) 1990-08-06 1990-08-06 저 소비전력형 워드선 구동회로
JP22102791A JP2664567B2 (ja) 1990-08-06 1991-08-06 低消費電力型ワードライン駆動回路
US07/740,998 US5263001A (en) 1990-08-06 1991-08-06 Low power consumption word line driver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900012012A KR930006629B1 (ko) 1990-08-06 1990-08-06 저 소비전력형 워드선 구동회로

Publications (2)

Publication Number Publication Date
KR920005157A KR920005157A (ko) 1992-03-28
KR930006629B1 true KR930006629B1 (ko) 1993-07-21

Family

ID=19302045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012012A KR930006629B1 (ko) 1990-08-06 1990-08-06 저 소비전력형 워드선 구동회로

Country Status (3)

Country Link
US (1) US5263001A (ko)
JP (1) JP2664567B2 (ko)
KR (1) KR930006629B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005196B1 (ko) * 1993-12-03 1996-04-22 재단법인한국전자통신연구소 비교기 회로
US5777940A (en) * 1996-11-12 1998-07-07 Winbond Electronics Corp. Circuit with regulated power supply for reducing memory device operating power
JP3042475B2 (ja) * 1997-11-20 2000-05-15 日本電気株式会社 Ｄｃｆｌ論理回路
US6104665A (en) * 1998-12-04 2000-08-15 Macronix International Co., Ltd. Enhanced word line driver to reduce gate capacitance for low voltage applications
US7203243B2 (en) * 2003-03-10 2007-04-10 Acuid Corporation (Guernsey) Limited Line driver with reduced power consumption
US11087838B2 (en) * 2019-10-22 2021-08-10 Micron Technology, Inc. Voltage drivers with reduced power consumption during polarity transition
KR102161665B1 (ko) 2019-10-25 2020-10-05 김일도 폐카본필터 재생 시스템 및 그 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5198938A (ko) * 1975-02-26 1976-08-31
JPS522156A (en) * 1975-06-24 1977-01-08 Hitachi Ltd Push-pull buffer circuit
US4714840A (en) * 1982-12-30 1987-12-22 Thomson Components - Mostek Corporation MOS transistor circuits having matched channel width and length dimensions
US4503341A (en) * 1983-08-31 1985-03-05 Texas Instruments Incorporated Power-down inverter circuit
JPS6297427A (ja) * 1985-08-09 1987-05-06 Sumitomo Electric Ind Ltd 半導体装置
JPS62155619A (ja) * 1985-12-27 1987-07-10 Kenichi Kikuchi 半導体集積回路

Also Published As

Publication number Publication date
KR920005157A (ko) 1992-03-28
JPH06203572A (ja) 1994-07-22
US5263001A (en) 1993-11-16
JP2664567B2 (ja) 1997-10-15

Similar Documents

Publication Publication Date Title
US6940746B2 (en) Semiconductor memory device
US5400283A (en) RAM row decode circuitry that utilizes a precharge circuit that is deactivated by a feedback from an activated word line driver
US3995172A (en) Enhancement-and depletion-type field effect transistors connected in parallel
US6104631A (en) Static memory cell with load circuit using a tunnel diode
US4760561A (en) MOS static type RAM having a variable load
KR20040010365A (ko) 반도체메모리장치 및 반도체집적회로
KR900002910B1 (ko) Ic메모리 칩내의 디코더회로
US4565932A (en) High voltage circuit for use in programming memory circuits (EEPROMs)
US8391097B2 (en) Memory word-line driver having reduced power consumption
US5394027A (en) High voltage charge pump and related circuitry
TW201207856A (en) Variation-tolerant word-line under-drive scheme for Random Access Memory
KR930001654B1 (ko) 반도체 메모리 집적회로
KR930006629B1 (ko) 저 소비전력형 워드선 구동회로
KR0121131B1 (ko) 반도체 메모리장치의 구동회로
US5400285A (en) Semiconductor integrated circuit device
US6532178B2 (en) Reducing level shifter standby power consumption
US9570133B2 (en) Local word line driver
EP0063357B1 (en) Drive circuit
KR930008413B1 (ko) 반도체기억장치
KR100445353B1 (ko) 반도체 집적회로
US7548455B2 (en) Multi-valued logic/memory cells and methods thereof
US20020024876A1 (en) Semiconductor integrated circuit for which high voltage countermeasure was taken
US5570047A (en) Semiconductor integrated circuit with sense amplifier control circuit
KR100396094B1 (ko) 디코더 회로
US6657912B1 (en) Circuit for optimizing power consumption and performance

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020628

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee