JPH03172020A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03172020A JPH03172020A JP1311367A JP31136789A JPH03172020A JP H03172020 A JPH03172020 A JP H03172020A JP 1311367 A JP1311367 A JP 1311367A JP 31136789 A JP31136789 A JP 31136789A JP H03172020 A JPH03172020 A JP H03172020A
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- JP
- Japan
- Prior art keywords
- fet
- circuit
- differential amplifier
- output terminal
- source follower
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 230000008878 coupling Effects 0.000 claims abstract description 13
- 238000010168 coupling process Methods 0.000 claims abstract description 13
- 238000005859 coupling reaction Methods 0.000 claims abstract description 13
- 238000005265 energy consumption Methods 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 241000283153 Cetacea Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
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- 230000001755 vocal effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の口的］
（産業上の利用分野）
本允明は、ＦＥＴを用いて構成された、差動増幅凹路か
らなるスイッチング段とソースフオロアＭ路からなるバ
ソファ段を備えた半導体集積凹路に関する。
らなるスイッチング段とソースフオロアＭ路からなるバ
ソファ段を備えた半導体集積凹路に関する。
（従来の技術）
ＧａＡｓ集積回路は、Ｓｔ集積回路に比べて高速動作が
可能なものとして注目されている。したがって各種の電
子機器において、特に高速性を要する回路部にＧａＡｓ
集積回路を用い、それ以外の回路部には汎用性の高いＳ
ｉ集積回路を用いるといったことが行われる。この様に
大種の半導体集積回路を同一ボード上に混在させて用い
る場合、それぞれの電源電圧や入出力の信号レベルを揃
えることが必要になる。たとえば、Ｓｉ集積回路として
ＥＣＬ論理回路を用いた場合、ＧａＡｓ集積回路として
はこのＥＣＬ回路に類似したＷｉ戊のＳＣＦＬ園路が好
ましい。
可能なものとして注目されている。したがって各種の電
子機器において、特に高速性を要する回路部にＧａＡｓ
集積回路を用い、それ以外の回路部には汎用性の高いＳ
ｉ集積回路を用いるといったことが行われる。この様に
大種の半導体集積回路を同一ボード上に混在させて用い
る場合、それぞれの電源電圧や入出力の信号レベルを揃
えることが必要になる。たとえば、Ｓｉ集積回路として
ＥＣＬ論理回路を用いた場合、ＧａＡｓ集積回路として
はこのＥＣＬ回路に類似したＷｉ戊のＳＣＦＬ園路が好
ましい。
第２囚は、ＳＣＦＬ論理回路の基本構成例である。この
論理回路は、差動増幅凹路１とバッファ回路２とから構
成されている。差動増幅口路１は、ソースが共通に電流
源用ＦＥＴ−０３に接続された第１，第２のドライバＦ
ＥＴ−Ｑｌ ，Ｑ２を主体として構成されている。バッ
ファ回路２は、差動増幅回路１の第１，第２の出力端子
Ｎｌ，Ｎ２にそれぞれ接続されたソースフォロア回路か
らなる。
論理回路は、差動増幅凹路１とバッファ回路２とから構
成されている。差動増幅口路１は、ソースが共通に電流
源用ＦＥＴ−０３に接続された第１，第２のドライバＦ
ＥＴ−Ｑｌ ，Ｑ２を主体として構成されている。バッ
ファ回路２は、差動増幅回路１の第１，第２の出力端子
Ｎｌ，Ｎ２にそれぞれ接続されたソースフォロア回路か
らなる。
この様なＳＣＦＬ論裡ｒｉ″ｉ′Ｉ７８において、負荷
容量が大きい場合、たとえばファンアウト数が２以上の
場合、或いは出力端子に繋がる配線長がＩＩＩＩ！以上
と長い場合など、差動増幅回路１に流れる電流に対して
、バッファ回路２に流れる電流を数（ε以上と大きくす
ることが必要になる。具体的には、差動増幅回路１のＦ
ＥＴに対してバッファ回路２のＦＥＴのゲート幅を数倍
大きくする。この倍率はもちろん、ｈ荷容量によって最
適化した値に設定されることになるが、大きい負荷駆動
能力を持たせると、バッファ回路での消費電力がＳＣＦ
Ｌ１ｒ！１路全体の消費電力を支配するり■こなる。例
えばＳＣＦＬＭ路の駆動能力をＩ１倍にしようとすると
、第２図のように二つのソースフォロア回路をもつ場合
、ＳＣＦＬ回路として２ ｎ倍に近い消費電力の増大を
もたらす。
容量が大きい場合、たとえばファンアウト数が２以上の
場合、或いは出力端子に繋がる配線長がＩＩＩＩ！以上
と長い場合など、差動増幅回路１に流れる電流に対して
、バッファ回路２に流れる電流を数（ε以上と大きくす
ることが必要になる。具体的には、差動増幅回路１のＦ
ＥＴに対してバッファ回路２のＦＥＴのゲート幅を数倍
大きくする。この倍率はもちろん、ｈ荷容量によって最
適化した値に設定されることになるが、大きい負荷駆動
能力を持たせると、バッファ回路での消費電力がＳＣＦ
Ｌ１ｒ！１路全体の消費電力を支配するり■こなる。例
えばＳＣＦＬＭ路の駆動能力をＩ１倍にしようとすると
、第２図のように二つのソースフォロア回路をもつ場合
、ＳＣＦＬ回路として２ ｎ倍に近い消費電力の増大を
もたらす。
（発明が解決しようとする課題）
以上のようにバッファ口路を持っＳＣＦＬ論理回路では
、負荷容量が大きい場合にバッファ回路での消費電力が
全体の消費電力を支配し、駆動能力を上げようとすると
全体の消費電力が大きく増大するという問題があった。
、負荷容量が大きい場合にバッファ回路での消費電力が
全体の消費電力を支配し、駆動能力を上げようとすると
全体の消費電力が大きく増大するという問題があった。
本発明は、この様な点に鑑みなされたもので、消費電力
の増大を抑えながら駆動能力増大を可能とした半導体集
積回路を提供することを目的とする。
の増大を抑えながら駆動能力増大を可能とした半導体集
積回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係る半導体集積回路は、ソースが』（通に定電
流源に接続された第１，第２のＦＥＴを持つ差動増幅回
路と、この差動増幅回路の一方の出力端子にゲートが接
続されたソースフォロア用の第３のＦＥＴ，およびこの
第３のＦＥＴのソースに接続された電流源用の第４のＦ
ＥＴを有するバッファ回路とを有し、かっ差動増幅回路
の他方の出力端子と第４のＦＥＴのゲートとの間にカッ
ブリング用キャパシタが接続されていることを特徴とす
る。
流源に接続された第１，第２のＦＥＴを持つ差動増幅回
路と、この差動増幅回路の一方の出力端子にゲートが接
続されたソースフォロア用の第３のＦＥＴ，およびこの
第３のＦＥＴのソースに接続された電流源用の第４のＦ
ＥＴを有するバッファ回路とを有し、かっ差動増幅回路
の他方の出力端子と第４のＦＥＴのゲートとの間にカッ
ブリング用キャパシタが接続されていることを特徴とす
る。
（作用）
このＩ１な横或とすれば、差動増幅回路のーｈ″の出力
端子が“Ｈ”レベルになってソースフォロア用の第３の
ＦＥＴがオン駆動される時、差動増幅川路の他方の出力
端子の“Ｌ゜レベル出力がキャパシタを介してソースフ
ォロア回路の電流源用の第４のＦＥＴのゲートにカップ
リングしてこれをオフ駆動する。この様に電流源川の第
４のＦＥＴをスイッチング動作させることにより、ソー
スフォロア回路の貰通電流が低減され、ソースフォロア
用ＦＥＴを通して負荷に大きい駆動電流を供給すること
ができる。したがって全体として従来と同程度の消費電
力で従来より大きい駆動能力が得られる。従来と同程度
の駆動能力とすれば、消費電力を代減することができる
。
端子が“Ｈ”レベルになってソースフォロア用の第３の
ＦＥＴがオン駆動される時、差動増幅川路の他方の出力
端子の“Ｌ゜レベル出力がキャパシタを介してソースフ
ォロア回路の電流源用の第４のＦＥＴのゲートにカップ
リングしてこれをオフ駆動する。この様に電流源川の第
４のＦＥＴをスイッチング動作させることにより、ソー
スフォロア回路の貰通電流が低減され、ソースフォロア
用ＦＥＴを通して負荷に大きい駆動電流を供給すること
ができる。したがって全体として従来と同程度の消費電
力で従来より大きい駆動能力が得られる。従来と同程度
の駆動能力とすれば、消費電力を代減することができる
。
（実施例）
以下、本発明の実施例を説明する。
第１図は一実施例のＳＣＦＬ論理川路である。
基本構成は第２図と同様であり、したがって第２図と対
応する部分には同一符号を付してある。なおＦＥＴは全
てノーノリ・オフ型のｎチャネルＭＥＳＦＥＴである。
応する部分には同一符号を付してある。なおＦＥＴは全
てノーノリ・オフ型のｎチャネルＭＥＳＦＥＴである。
差動増幅回路１は、ソースを共通接続した第１，第２の
ＦＥＴ−Ｑｌ ，Ｑ２、これらのドレインと一方の電源
線の間に設けられた負荷抵抗Ｒｌ，Ｒ２、共通ソースに
接続された定電流源用の第３のＦＥＴ−０３および電流
源抵抗Ｒ３により構成されている。バッファ回路２は、
差動増幅回路酢１の第１．第２の出力端子Ｎｌ，Ｎ２に
それぞれ接続された第１，第２のソースフォロア回路に
より構威されている。第１のソースフォロア回路は、ゲ
ートが差動増幅回路１の第１の出力端子Ｎｌに接続され
たソースフォロア用の第３のＦＥＴ−Ｑ４，このＦＥＴ
−Ｑ４のソースにレベルシフト用ダイオードＤＩを介し
て接続された電流源用の第４のＦＥＴ−Ｑ５およびその
ソースに接続された電流源川抵抗Ｒ４により構成されて
いる。第２のソースフォロア口路は、ゲートが差動増幅
回路１の第２の出力端子Ｎ２に接続されたソースフォロ
ア用の第５のＦＥＴ−ＱＢ 、このＦＥＴ−Ｑ５のソー
スにレベルシフト用ダイオードＤ２を介して接続された
電流源用の第６のＦＥＴ−Ｑ７およびそのソースに接続
された電流源用抵抗Ｒ５により構成されている。
ＦＥＴ−Ｑｌ ，Ｑ２、これらのドレインと一方の電源
線の間に設けられた負荷抵抗Ｒｌ，Ｒ２、共通ソースに
接続された定電流源用の第３のＦＥＴ−０３および電流
源抵抗Ｒ３により構成されている。バッファ回路２は、
差動増幅回路酢１の第１．第２の出力端子Ｎｌ，Ｎ２に
それぞれ接続された第１，第２のソースフォロア回路に
より構威されている。第１のソースフォロア回路は、ゲ
ートが差動増幅回路１の第１の出力端子Ｎｌに接続され
たソースフォロア用の第３のＦＥＴ−Ｑ４，このＦＥＴ
−Ｑ４のソースにレベルシフト用ダイオードＤＩを介し
て接続された電流源用の第４のＦＥＴ−Ｑ５およびその
ソースに接続された電流源川抵抗Ｒ４により構成されて
いる。第２のソースフォロア口路は、ゲートが差動増幅
回路１の第２の出力端子Ｎ２に接続されたソースフォロ
ア用の第５のＦＥＴ−ＱＢ 、このＦＥＴ−Ｑ５のソー
スにレベルシフト用ダイオードＤ２を介して接続された
電流源用の第６のＦＥＴ−Ｑ７およびそのソースに接続
された電流源用抵抗Ｒ５により構成されている。
差動堆幅回路１の第１の出力端了Ｎ１に接続されたソー
スフォロア回路の電流源用の第４のＦＥＴ−０５のゲー
トと、羞動増幅回７８１の第２の出力端了Ｎ２の間には
カップリング用キャパシタＣ１が接続されている。差動
増幅回路１の第２の出力端子Ｎ２に接続されたソースフ
ォロア回路の電流ハス用の第６のＦＥＴ−Ｑ７のゲート
と、差動七躯四うδ１の第１の出力端子Ｎｌの間にもカ
ップリング川キャバンタＣ２が接続されている。これら
のキャパシタＣｌ，Ｃ２は、ＭＩＭｌｉ造のキャパシタ
である。またこれらのキャパシタＣＣ２によりそれぞれ
ＦＥＴ−Ｑ５，Ｑ７のゲート騙動を行うために、これら
のゲートと定電圧源ＶＩＩＭとの間には抵ＩＡＲ６，Ｒ
７がそれぞれ接続されている。
スフォロア回路の電流源用の第４のＦＥＴ−０５のゲー
トと、羞動増幅回７８１の第２の出力端了Ｎ２の間には
カップリング用キャパシタＣ１が接続されている。差動
増幅回路１の第２の出力端子Ｎ２に接続されたソースフ
ォロア回路の電流ハス用の第６のＦＥＴ−Ｑ７のゲート
と、差動七躯四うδ１の第１の出力端子Ｎｌの間にもカ
ップリング川キャバンタＣ２が接続されている。これら
のキャパシタＣｌ，Ｃ２は、ＭＩＭｌｉ造のキャパシタ
である。またこれらのキャパシタＣＣ２によりそれぞれ
ＦＥＴ−Ｑ５，Ｑ７のゲート騙動を行うために、これら
のゲートと定電圧源ＶＩＩＭとの間には抵ＩＡＲ６，Ｒ
７がそれぞれ接続されている。
このように構成されたＳＣＦＬ論理口路の動作を説明す
る。いま、差動増知囲路１の第１の出力端子Ｎｌが″Ｌ
”レベルから“Ｈ′レベルに変化する場合を考える。第
１の出力端子Ｎ１が“Ｈ”レベルに変化すると、第３の
ＦＥＴ−Ｑ４はオン駆動される。このとき第３のＦＥＴ
−０４に接続された電流源用の第４のＦＥＴ−Ｑ５のゲ
ートには、第１の出力端子Ｎｌ とは逆相の変化をする
第２の出力端子Ｎ２の変化がキャパシタＣＩを通して伝
えられ、オフ駆動される。つまり、ソースフォロア回路
を構成するＦＥＴ−Ｑ４ ，Ｑ５が相補的に駆動される
ことになる。この結果、ＦＥＴ−Ｑ４につながる負殉容
量に対して、カップリング用キャパシタがない従来の場
合に比べてより効果的に駆動電流を供給できることにな
る。ＦＥＴ−Ｑ８．Ｑ７を持つ他方のソースフォロア口
路でも同様である。
る。いま、差動増知囲路１の第１の出力端子Ｎｌが″Ｌ
”レベルから“Ｈ′レベルに変化する場合を考える。第
１の出力端子Ｎ１が“Ｈ”レベルに変化すると、第３の
ＦＥＴ−Ｑ４はオン駆動される。このとき第３のＦＥＴ
−０４に接続された電流源用の第４のＦＥＴ−Ｑ５のゲ
ートには、第１の出力端子Ｎｌ とは逆相の変化をする
第２の出力端子Ｎ２の変化がキャパシタＣＩを通して伝
えられ、オフ駆動される。つまり、ソースフォロア回路
を構成するＦＥＴ−Ｑ４ ，Ｑ５が相補的に駆動される
ことになる。この結果、ＦＥＴ−Ｑ４につながる負殉容
量に対して、カップリング用キャパシタがない従来の場
合に比べてより効果的に駆動電流を供給できることにな
る。ＦＥＴ−Ｑ８．Ｑ７を持つ他方のソースフォロア口
路でも同様である。
より具体的なデータを説明する。全てのＦＥＴは、ゲー
ト長１μｍ１ゲート幅１８μｍのｎチャネルＭＥＳＦＥ
Ｔとした。抵抗Ｒｌ〜Ｒ５は全て１ｋΩ、キャパシタＣ
Ｉ，Ｃ２は１００ｆＦとし、批抗Ｒ６およびＲ７は１０
ｋΩとした。差動増幅回路１に流れる電流は０．８ｍＡ
，バッファ回路２を構成する二つのソースフォロア回路
に流れる電流もそれぞれ０．８ｍＡとなるように、バイ
アスを設定した。この様な条件で、論理口路の伝達特性
の負荷容量依存性を測定した結果、Ｄ． ５ｐｓｅｃ
／ ｆ Ｆなる値が得られた。カップリング用キャパ
シタを用いない従来の第２図の構成で同様の素子条件の
場合、伝達特性の負荷容量依存性はｌ．Ｏｐｓｅｃであ
り、この実施例の方が２倍の駆動能力を発揮する。また
従来の第２図の構或でこの大施例と同程度の負Ｑ駆動能
力を出すためには、およそ３倍の消費電力を必要とする
。
ト長１μｍ１ゲート幅１８μｍのｎチャネルＭＥＳＦＥ
Ｔとした。抵抗Ｒｌ〜Ｒ５は全て１ｋΩ、キャパシタＣ
Ｉ，Ｃ２は１００ｆＦとし、批抗Ｒ６およびＲ７は１０
ｋΩとした。差動増幅回路１に流れる電流は０．８ｍＡ
，バッファ回路２を構成する二つのソースフォロア回路
に流れる電流もそれぞれ０．８ｍＡとなるように、バイ
アスを設定した。この様な条件で、論理口路の伝達特性
の負荷容量依存性を測定した結果、Ｄ． ５ｐｓｅｃ
／ ｆ Ｆなる値が得られた。カップリング用キャパ
シタを用いない従来の第２図の構成で同様の素子条件の
場合、伝達特性の負荷容量依存性はｌ．Ｏｐｓｅｃであ
り、この実施例の方が２倍の駆動能力を発揮する。また
従来の第２図の構或でこの大施例と同程度の負Ｑ駆動能
力を出すためには、およそ３倍の消費電力を必要とする
。
本発明は上記大施例に限られない。例えば丈施例ではノ
ーマリ・オフ型ＭＥＳＦＥＴを用いた場合を説明したが
、ノーマリ・オン型ＭＥＳＦＥＴを用いた場合、或いは
ノーマリ・オン型とノーマリ・オフ型を泥在させた場合
も有効である。カップリング川キャパシタとして、ＭＩ
Ｍ４ｉＩｉ造のほか、ショットキー・ダイオードやｐｎ
接合ダイオードを用いることもできる。抵抗には、例え
ばノーマリ●オン型ＭＥＳＦＥＴを用いることも可能で
ある。ＭＥＳＦＥＴの他、ＭＩＳＦＥＴを用いてもよい
。
ーマリ・オフ型ＭＥＳＦＥＴを用いた場合を説明したが
、ノーマリ・オン型ＭＥＳＦＥＴを用いた場合、或いは
ノーマリ・オン型とノーマリ・オフ型を泥在させた場合
も有効である。カップリング川キャパシタとして、ＭＩ
Ｍ４ｉＩｉ造のほか、ショットキー・ダイオードやｐｎ
接合ダイオードを用いることもできる。抵抗には、例え
ばノーマリ●オン型ＭＥＳＦＥＴを用いることも可能で
ある。ＭＥＳＦＥＴの他、ＭＩＳＦＥＴを用いてもよい
。
さらに実施例では、バッファ目路として差動増幅回路の
二つの出力端子にそれぞれソースフオロア回路を設けた
差動出力型の場合を説明したが、差動増幅園路の一方の
出力のみを用いるシングル・エンド型として構威する場
合にも、同様に本発明は有効である。
二つの出力端子にそれぞれソースフオロア回路を設けた
差動出力型の場合を説明したが、差動増幅園路の一方の
出力のみを用いるシングル・エンド型として構威する場
合にも、同様に本発明は有効である。
［発明の効果］
以上述べたように本発明によれば、バッファ回路をｔｇ
成ｔるソースフオロア回路の二つのＦＥＴを相補出力で
駆動するようにカップリング用キャパシタを設けること
によって、低渭費電力で高い駆動能力を持った蕩理集積
回路を得ることができる。
成ｔるソースフオロア回路の二つのＦＥＴを相補出力で
駆動するようにカップリング用キャパシタを設けること
によって、低渭費電力で高い駆動能力を持った蕩理集積
回路を得ることができる。
第１図は、本発明の一実施例のＳＣＦＬ論理回路を示す
図、 第２図は従来のＳＣＦＬ論理回路を示す図である。 １・・・差動堆幅川路、２・・・バッファ回路、Ｑ１・
・・第１のＦＥＴ，Ｑ２・・・第２のＦＥＴ，Ｑ３・・
・電流源用ＦＥＴ，Ｑ４・・・第３のＦＥＴ （ソース
フォロア用）、Ｑ５・・・第４のＦＥＴ （電流鯨用）
、Ｑ６・・・第５のＦＥＴ （ソースフォロア用）、Ｑ
７・・・昂６のＦＥＴ（電流源用）、ＤＩ，Ｄ２・・・
レベルシフト・ダイオード、ＣＩ，Ｃ２・・・カップリ
ング用キャパシタ、Ｒ１〜Ｒ７・・・抵抗。
図、 第２図は従来のＳＣＦＬ論理回路を示す図である。 １・・・差動堆幅川路、２・・・バッファ回路、Ｑ１・
・・第１のＦＥＴ，Ｑ２・・・第２のＦＥＴ，Ｑ３・・
・電流源用ＦＥＴ，Ｑ４・・・第３のＦＥＴ （ソース
フォロア用）、Ｑ５・・・第４のＦＥＴ （電流鯨用）
、Ｑ６・・・第５のＦＥＴ （ソースフォロア用）、Ｑ
７・・・昂６のＦＥＴ（電流源用）、ＤＩ，Ｄ２・・・
レベルシフト・ダイオード、ＣＩ，Ｃ２・・・カップリ
ング用キャパシタ、Ｒ１〜Ｒ７・・・抵抗。
Claims (1)
- 【特許請求の範囲】 ソースが共通に定電流源に接続された第１、第２のＦＥ
Ｔを持つ差動増幅回路と、 この差動増幅回路の一方の出力端子にゲートが接続され
たソースフォロア用の第３のＦＥＴと、この第３のＦＥ
Ｔのソースに接続された電流源用の第４のＦＥＴを有す
るバッファ回路と、 前記差動増幅回路の他方の出力端子と前記第４のＦＥＴ
のゲートとの間に接続されたカップリング用キャパシタ
と、 を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311367A JPH03172020A (ja) | 1989-11-30 | 1989-11-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311367A JPH03172020A (ja) | 1989-11-30 | 1989-11-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03172020A true JPH03172020A (ja) | 1991-07-25 |
Family
ID=18016320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311367A Pending JPH03172020A (ja) | 1989-11-30 | 1989-11-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03172020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335413A (ja) * | 1992-05-27 | 1993-12-17 | Nec Corp | 半導体集積回路 |
| JP2006067185A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロックバッファ回路 |
| WO2013054474A1 (ja) * | 2011-10-14 | 2013-04-18 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
-
1989
- 1989-11-30 JP JP1311367A patent/JPH03172020A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335413A (ja) * | 1992-05-27 | 1993-12-17 | Nec Corp | 半導体集積回路 |
| JP2006067185A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロックバッファ回路 |
| JP4578896B2 (ja) * | 2004-08-26 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | クロックバッファ回路 |
| WO2013054474A1 (ja) * | 2011-10-14 | 2013-04-18 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
| JP5374650B2 (ja) * | 2011-10-14 | 2013-12-25 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
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