JP2015144459A

JP2015144459A - 半導体装置及び表示装置

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Publication number: JP2015144459A
Application number: JP2015042272A
Authority: JP
Inventors: 木村　肇; Hajime Kimura; 肇木村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2015-03-04
Filing date: 2015-03-04
Publication date: 2015-08-06
Anticipated expiration: 2021-08-10
Also published as: JP5864071B2

Abstract

【課題】単極性のＴＦＴによって回路を構成する際において、ＴＦＴのしきい値によって出力振幅が減衰しない半導体装置及び表示装置を提供する。【解決手段】信号出力端子ＯＵＴに電気的に接続されるＴＦＴ１０１のゲート電極に、容量手段１０５に保持されている電圧を加えた電位が与えられることにより、当該ＴＦＴにおける振幅減衰が生ずることなく、信号出力端子から正常な振幅の出力を得る。【選択図】図１

Description

本発明は、表示装置およびその駆動回路に関する。なお本明細書中、表示装置とは、画
素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス(ＥＬ)素子を
始めとした発光素子を用いてなる発光装置を含むものとする。
表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を
行うための処理を行う回路を指し、シフトレジスタ回路、ラッチ回路、バッファ回路、レ
ベルシフト回路等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含む
ものとする。

近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジス
タ(以下、ＴＦＴと表記)を用いた電子回路が各分野で使用されている。
特に、表示装置において使用されることが多く、ＬＣＤ(液晶ディスプレイ)を始めとする
アクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使
用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万
の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって
映像の表示を行っている。

さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦ
Ｔを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展して
きており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなって
きている。

ところで、表示装置は、近年様々な電子機器の表示部に採用され、その利用分野は拡大
の一途を辿っている。最近では比較的安価な電子機器にも積極的に採用されているため、
さらなるコストダウンが望まれる。

一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴを組み合わせたＣＭＯＳ回路が使用されているが、表示装置は、成膜→フォ
トマスクによる露光→エッチングという工程を繰り返すことによって、多層構造を成すた
め、その工程は大変に複雑であることが製造コストの上昇を招いている。さらに、前述の
ように基板上に駆動回路および画素部を一体形成する場合、一部の不具合が製品全体の不
具合となる点においても、歩留まりに大きく影響している。

製造コスト低減の方法の１つとしては、工程を可能な限り削減し、簡単かつ短期間で作
製できるものとすることが挙げられる。そこで、駆動回路の構成をＣＭＯＳ構成ではなく
、Ｎチャネル型ＴＦＴもしくはＰチャネル型ＴＦＴのいずれか単一極性のＴＦＴを用いて
なる構成とし、表示装置を作製する。これによって、半導体層に導電型を付与する不純物
添加の工程を、単純には１／２とすることが出来、さらにフォトマスクの枚数を減らすこ
とも出来るため、大変に有効である。しかも、製造工程が簡単になるため、歩留まり向上
にも寄与する。

図２は、Ｎチャネル型ＴＦＴ２個によって構成したインバータの例である。ＴＦＴ２０
１および２０２のゲート電極に信号が入力される２入力型であり、一方の入力信号の反転
信号が他方の入力となる。

ここで、図２に示したインバータの動作について簡単に説明する。なお、本明細書にお
いては、回路の構成や動作を説明する際に、ＴＦＴの３電極の名称を「ゲート電極、入力
電極、出力電極」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。
これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、Ｔ
ＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいた
め、名称を統一することで逆に混同を生じる恐れがあるためである。信号の入出力を説明
する際には、入力電極、出力電極と呼び、ＴＦＴのゲート・ソース間電位等について説明
する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレイン領域と
呼ぶこととする。

また、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がしきい値電圧を上
回り、ソース・ドレイン間を電流が流れる状態をいい、ＯＦＦしているとは、ＴＦＴのゲ
ート・ソース間電圧がしきい値電圧を下回り、ソース・ドレイン間を電流が流れない状態
をいう。しきい値に関しては、説明を簡単にするため、個々のＴＦＴ間でのばらつきはな
いものとし、Ｎチャネル型ＴＦＴのしきい値は一律ＶｔｈＮ、Ｐチャネル型ＴＦＴのしき
い値は一律ＶｔｈＰとする。

まず、入力端子(Ｉｎ)にＨレベルが入力され、反転入力端子(Ｉｎｂ)にＬレベルが入力
されると、ＴＦＴ２０１がＯＦＦし、ＴＦＴ２０２がＯＮする。従って出力端子(Ｏｕｔ)
には、Ｌレベルが現れ、その電位はＶＳＳとなる。一方、入力端子(Ｉｎ)にＬレベルが入
力され、反転入力端子(Ｉｎｂ)にＨレベルが入力されると、ＴＦＴ２０１がＯＮし、ＴＦ
Ｔ２０２がＯＦＦする。従って出力端子(Ｏｕｔ)には、Ｈレベルが現れる。

このとき、出力端子(Ｏｕｔ)がＨレベルとなるときの電位について考える。

図２において、ＴＦＴ２０１のゲート電極にＨレベルが入力されているとき、ＴＦＴ２
０２のゲート電極にはＬレベルが入力される。よって、ＴＦＴ２０１がＯＮし、ＴＦＴ２
０２はＯＦＦする。よって、出力端子(Ｏｕｔ)の電位は上昇を始めるが、出力端子(Ｏｕ
ｔ)の電位が(ＶＤＤ−ＶｔｈＮ)となったところで、ＴＦＴ２０１のゲート・ソース間電
圧はしきい値ＶｔｈＮに等しくなる。つまりこの瞬間、ＴＦＴ２０１がＯＦＦするため、
これ以上出力端子(Ｏｕｔ)の電位が上昇することが出来ない。

図１２に示すように、インバータを複数段接続する場合を考える。図１２(Ａ)において
、初段のインバータ(ＩｎｖＡ)のみ、図１２(Ｂ)に示すような１入力１出力型であり、以
後のインバータ(ＩｎｖＢ)は、図１２(Ｃ)に示すように２入力１出力型である。なお、Ｔ
ＦＴ１２０１のゲート電極は、高電位側電源ＶＤＤと接続され、ＴＦＴ１２０１のゲート
・ソース間電圧がしきい値を下回らない限りはＯＮし続けているため、ＴＦＴ１２０２が
ＯＮしたとしても、出力は完全にＶＳＳに等しくはならないが、ＴＦＴ１２０２の電流能
力を、ＴＦＴ１２０１の電流能力よりも十分に大きくしておくことにより、Ｌレベルを出
力させることが出来る。

このような場合、入力信号の振幅がＶＤＤ−ＶＳＳ間であったとしても、ＴＦＴ１２０
１、１２１１のしきい値の影響により、図１２(Ｄ)に示すように、段を重ねるごとに振幅
が減衰していく。

そこで本発明では、単極性のＴＦＴにより構成され、かつ前述のように出力信号の振幅
減衰を生ずることなく動作の可能な回路を提案するものである。

上述した課題を解決するために、本発明においては以下のような手段を講じた。

図２に示したインバータにおいて、出力振幅の減衰が生ずる原因は、入力端子(Ｉｎ)に
Ｌレベル、反転入力端子(Ｉｎｂ)にＨレベルが入力されたとき、ＴＦＴ２０１のゲート電
極に印加される電位が、ＴＦＴ２０１の入力電極側の電位、すなわち高電位側電源ＶＤＤ
に等しいため、出力端子(Ｏｕｔ)の電位が最大で(ＶＤＤ−ＶｔｈＮ)までしか上昇し得な
い点にある。

つまり、出力端子(Ｏｕｔ)にＨレベルが現れるとき、その電位がＶＤＤに等しくなるに
は、ＴＦＴ２０１のゲート電極の電位がＶＤＤより高くなっている、正確には(ＶＤＤ＋
ＶｔｈＮ)以上である必要がある。

そこで本発明においては、容量手段を用いてＴＦＴ２０１のしきい値電圧分の電荷をあ
らかじめ保持し、入力信号に上乗せすることによって、ＴＦＴ２０１のゲート電極の電位
を(ＶＤＤ＋ＶｔｈＮ)まで持ち上げることによって解決する。

本発明の表示装置の駆動回路は、第１乃至第４のトランジスタと、容量手段とを有す
る表示装置の駆動回路であって、前記第１乃至第４のトランジスタはいずれも同一導電
型であり、前記容量手段の第１の電極は、第１の信号入力端子と電気的に接続され、第
２の電極は前記第１のトランジスタのゲート電極と電気的に接続され、前記第２のトラ
ンジスタのゲート電極は、第２の信号入力端子と電気的に接続され、前記第１のトラン
ジスタの入力電極は、第１の電源と電気的に接続され、出力電極は、信号出力端子と電気
的に接続され、前記第２のトランジスタの入力電極は、第２の電源と電気的に接続され
、出力電極は、前記信号出力端子と電気的に接続され、前記第３のトランジスタのゲー
ト電極と出力電極とは、いずれも前記信号出力端子と電気的に接続され、入力電極は、前
記容量手段の第２の電極と電気的に接続され、前記第４のトランジスタのゲート電極と
出力電極とは、いずれも前記容量手段の第２の電極と電気的に接続され、入力電極は、前
記容量手段の第１の電極と電気的に接続されていることを特徴としている。

本発明の表示装置の駆動回路は、第１乃至第４のトランジスタと、容量手段とを有す
る表示装置の駆動回路であって、前記第１乃至第４のトランジスタはいずれも同一導電
型であり、前記容量手段の第１の電極は、第１の信号入力端子と電気的に接続され、第
２の電極は前記第１のトランジスタのゲート電極と電気的に接続され、前記第２のトラ
ンジスタのゲート電極は、第２の信号入力端子と電気的に接続され、前記第１のトラン
ジスタの入力電極は、第１の電源と電気的に接続され、出力電極は、信号出力端子と電気
的に接続され、前記第２のトランジスタの入力電極は、第２の電源と電気的に接続され
、出力電極は、前記信号出力端子と電気的に接続され、前記第３のトランジスタのゲー
ト電極と出力電極とは、いずれも前記信号出力端子と電気的に接続され、入力電極は、前
記容量手段の第２の電極と電気的に接続され、前記第４のトランジスタのゲート電極は
、前記容量手段の第２の電極と電気的に接続され、入力電極は、前記容量手段の第１の電
極と電気的に接続され、出力電極は、前記信号出力端子と電気的に接続されていることを
特徴としている。

前記容量手段は、前記第４のトランジスタのしきい値電圧を保持する容量手段であり、
前記第１の信号入力端子より入力される信号の電位に、前記保持している電圧を加えた電
位が、前記第１のトランジスタのゲート電極に印加されることを特徴としている。これに
よって、第１のトランジスタのゲート・ソース間電圧は常にそのしきい値以上となり、振
幅の減衰を生ずることなく、出力を得ることが出来る。

また、本発明の表示装置の駆動回路は、Ｎチャネル型トランジスタのみ、もしくはＰチ
ャネル型トランジスタといった、単極性のトランジスタによって構成されることを特徴と
する。よって、表示装置の作製工程を簡略化することが出来る。

本発明の表示装置においては、前記容量手段は、前記第４のトランジスタのゲート電
極と入力電極との間の容量を用いてなる容量手段であっても良い。あるいは、活性層材料
、ゲート電極を形成する材料、配線材料のうちいずれか２つと、前記２材料間の絶縁層と
を用いてなる容量手段であっても良い。

本発明の表示装置においては、前記第２の信号入力端子に入力される信号は、前記第
１の信号入力端子に入力される信号に対し、極性が反転した信号であることを特徴として
いる。これにより、出力端子に現れる信号がＨレベルであっても、Ｌレベルであっても、
回路内に電流パスが生じないため、消費電流を少なくすることが出来る。

本発明の回路によって、ＶＤＤ−ＶＳＳ間の振幅を有する信号の入力に対し、振幅の減
衰を生ずることなく、正常にＶＤＤ−ＶＳＳ間の振幅を有する出力を得ることが出来る。
よって、表示装置の駆動回路にこのような手法を用いることによって、単極性のＴＦＴを
用いて構成することが可能となり、工程削減、ならびに製造コストの低減に貢献する。

本発明の一実施形態である回路構成および動作を説明する図。単極性ＴＦＴを用いて構成したインバータおよび動作を説明する図。本発明の実施形態において、回路動作時の各ノードの電位を説明する図。実施形態とは異なる構成による本発明の実施例を示す図。ボトムゲート型ＴＦＴおよびデュアルゲート型ＴＦＴの断面構成を説明する図。本発明が適用可能な電子機器の例を示す図。液晶表示装置の作製工程例を示す図。液晶表示装置の作製工程例を示す図。Ｐチャネル型ＴＦＴでなる回路を有するアクティブマトリクス基板の作製工程例を示す図。発光装置の作製工程例を示す図。発光装置の作製工程例を示す図。単極性ＴＦＴを用いて構成したインバータを複数段接続した構成と、その動作を説明する図。本発明の駆動回路をＰチャネル型ＴＦＴを用いて構成した例を示す図。

図１(Ａ)に、本発明の基本回路構成を示す。回路は、図２に示したインバータと同様の
動作を行うもので、２入力１出力型であり、入力端子(Ｉｎ)に入力された信号の極性が反
転した信号が出力端子(Ｏｕｔ)に現れる。

回路は、ＴＦＴ１０１〜１０４および容量手段１０５によって構成されている。

回路の動作について説明する。図３(Ａ)(Ｂ)に、動作時の各ノードにおける電位を示す
。まず、第１の入力端子(Ｉｎ１)にＬレベルが、第２の入力端子(Ｉｎ２)にＨレベルが入
力されると、ＴＦＴ１０２がＯＮし、出力端子(Ｏｕｔ)の電位がＶＳＳ側に引き下げられ
始める。この時点では、出力端子(Ｏｕｔ)の電位はＬレベルまで下がりきっていないこと
から、ＴＦＴ１０３はＯＮしており、出力端子(Ｏｕｔ)から容量手段１０５に向かって電
流が生じ、ＴＦＴ１０４のゲート電極の電位が上昇するため、ＴＦＴ１０４もＯＮする。
さらに出力端子(Ｏｕｔ)の電位が下がると、ＴＦＴ１０３のゲート・ソース間電圧がＶｔ
ｈＮに等しくなり、ＴＦＴ１０３がＯＦＦする。この時点で、ＴＦＴ１０４がまだＯＮで
ある場合でも、容量手段１０５に充電されている電荷は、ＴＦＴ１０４を通って放電され
、ＴＦＴ１０４のゲート・ソース間電圧は引き続き低下するため、いずれＯＦＦする。

これにより、容量手段１０５には、ＴＦＴ１０４のしきい値電圧ＶｔｈＮが保持される
。第１の入力端子(Ｉｎ１)はＬレベルであり、その電位はＶＳＳであるので、ＴＦＴ１０
１のゲート電極の電位は、ＶＳＳよりも容量手段１０５が保持している電圧分だけ高くな
る。すなわちこのときのＴＦＴ１０１のゲート電極の電位は(ＶＳＳ＋ＶｔｈＮ)である。
出力端子(Ｏｕｔ)にはＬレベルが現れ、その電位はＶＳＳとなっているので、ＴＦＴ１０
１のゲート・ソース間電圧はＶｔｈＮであり、ＴＦＴ１０１はＯＦＦする(図３(Ａ))。

続いて、第１の入力端子(Ｉｎ１)にＨレベルが、第２の入力端子(Ｉｎ２)にＬレベルが
入力されるときの動作について説明する。まず、第２の入力端子(Ｉｎ２)はＨレベルから
Ｌレベルとなるので、ＴＦＴ１０２がＯＦＦする。一方、第１の入力端子(Ｉｎ１)はＬレ
ベルからＨレベルになる。このとき、ＴＦＴ１０３はＯＦＦした状態のままであるから、
容量手段１０５に保持されている電荷の移動は生じない。また、ＴＦＴ１０４については
、ソース領域の電位は上昇するが、ゲート・ソース間電圧はＶｔｈＮのままであるので、
ＯＦＦした状態のままとなる。よって、第１の入力端子がＬレベルからＨレベルに変化し
ても、容量手段１０５の両電極間の電圧は保持されたままとなる。したがって、第１の入
力端子(Ｉｎ１)の電位はＶＳＳからＶＤＤまで上昇するので、ＴＦＴ１０１のゲート電極
の電位は、(ＶＳＳ＋ＶｔｈＮ)から(ＶＤＤ＋ＶｔｈＮ)まで上昇する。よって、出力端子
(Ｏｕｔ)にＨレベルが現れ、その電位はＶＤＤに等しくなる(図３(Ｂ))。

以上の動作によって、ＶＤＤ−ＶＳＳ間の振幅を有する信号の入力に対し、振幅の減衰
を生ずることなく、正常にＶＤＤ−ＶＳＳ間の振幅を有する出力を得ることが出来る。よ
って、表示装置の駆動回路にこのような手法を用いることによって、単極性のＴＦＴを用
いて構成することが可能となり、工程削減、ならびに製造コストの低減に貢献する。

以下に、本発明の実施例について記載する。

図４は、図１に示した回路において、その接続を一部変更した構成を示している。図１
において、ＴＦＴ１０４の出力電極は、ＴＦＴ１０１のゲート電極と接続されていたのに
対し、図４においては、出力端子(Ｏｕｔ)と接続されている。

回路の動作に関しては、実施形態にて説明したとおりの動作であるので、ここでは説明
を省略するが、回路の構成として、ＴＦＴ１０１のゲート電極について考えた際、図１に
示した回路は、ＴＦＴ１０３がＯＦＦした後も、ＴＦＴ１０４を通ってある程度の電荷の
移動が行えるのに対し、図４に示した回路は、ＴＦＴ１０３がＯＦＦした場合、ＴＦＴ１
０１のゲート電極にたまった電荷の移動経路がなくなるため、仮に回路を構成するＴＦＴ
のしきい値にばらつきが生じた場合、ＴＦＴ１０１のゲート・ソース間電圧がＴＦＴ１０
１のしきい値に等しくなるまで降下しなくなる可能性がある。このような点を考慮して、
ＴＦＴ１０２の電流能力を、ＴＦＴ１０１の電流能力に対して十分に大きくしておくこと
により、ＴＦＴ１０１が完全にＯＦＦしない場合があっても、正常なＬレベル出力が得ら
れる。

本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴ
ＦＴを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を
挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。

まず、図７(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等
に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基
盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成につ
いては、例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シ
リコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉ
Ｈ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１
００〜１５０[nm])の厚さに積層形成する。

続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レー
ザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状
の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシ
リコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが
、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネル
ギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、
ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz
]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[m
J/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集
光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(
オーバーラップ率)を８０〜９８[％]として行う。

続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。
ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５
０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定
されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl
Orthosilicate)とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし
、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm²]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱ア
ニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７
と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタン
タル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(
Ｗ)で１００〜３００[nm]の厚さに形成する(図７(Ａ))。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。
この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲ
ート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造
を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておく
とα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６
フッ化タングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[
μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗
化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲット
を用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。

なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷ
としたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い
。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜
をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、
第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。

次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１
のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合
型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とを混合し、１[Pa]
の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマ
を生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とを混合した場合にはＷ膜およびＴａ膜と
も同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基
板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜
４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３
ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜
５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜
５０[nm]程度エッチングされて薄くなった領域が形成される(図７(Ｂ))。

そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図７(Ｂ
))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオン
ドープ法にあたっての条件は、ドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加
速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属す
る元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場
合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己
整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０
１４〜５０１６には、１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与する
不純物元素を添加する。

次に、第２のエッチング処理を行う(図７(Ｃ))。同様にＩＣＰエッチング法を用い、エ
ッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを混合して、１[Pa]の圧力でコイル型の電極に５
００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０
[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する
。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅
いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層
５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７
ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状
の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングさ
れて薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と
塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆の蒸気圧が極端に高く、その他
のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅については同程度である。従って、ＣＦ₄とＣｌ₂の混合
ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂
を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に
発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、
ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物
はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる
。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。

そして、第２のドーピング処理を行う(図７(Ｃ))。この場合、第１のドーピング処理よ
りもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングす
る。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行
い、図７(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域
を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対する
マスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が
添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。

続いて、第３のエッチング処理を行う(図８(Ａ))。ここでは、エッチング用ガスにＣｌ
₂を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ₂のガス流量比を６０
[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズ
マを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、
実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後
退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａお
よび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５
０２３の一部は、第１の導電層と重ならない第３の不純物領域５０２８〜５０３０となる
。

以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体
層と重なる第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲート電極として機能す
る。

続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行
う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の
窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、
本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた
配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とす
る)を形成した後で熱活性化を行うことが望ましい。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間
の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によ
って行っても良い。

次いで、図８(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で
１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁
膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およ
びゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成し
て各配線５０３３〜５０３６、および画素電極５０３７をパターニング形成する。

第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベ
ンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０
３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ま
しくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ
型の不純物領域５０１４〜５０１６、およびソース信号線(図示せず)、ゲート信号線(図
示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず
)コンタクトホールをそれぞれ形成する。

また、配線５０３３〜５０３６として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３０
０[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパ
ターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極５０３７につ
いては、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、
配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫(Indium
Tin Oxide：ＩＴＯ)等の透明導電性材料を用いて形成する。図８(Ｂ)の状態まで完了した
ものを、本明細書ではアクティブマトリクス基板と呼ぶ。

続いて、対向基板５０３８を用意する。対向基板５０３８には、遮光膜５０３９が形成
される。この遮光膜は、クロム(Ｃｒ)等を用いて、１００[nm]〜２００[nm]の厚さで形成
する。

一方、画素部においては対向電極５０４０が形成される。対向電極は、ＩＴＯ等の透明
導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚
は１００[nm]〜１２０[nm]で形成することが望ましい。

アクティブマトリクス基板と対向基板とに、配向膜５０４１、５０４２を形成する。配
向膜５０４１、５０４２の膜厚は、３０[nm]〜８０[nm]が望ましい。また、配向膜として
は、例えば日産化学社製ＳＥ７７９２等を用いることが出来る。プレチルト角の高い配向
膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、デ
ィスクリネーションの発生を抑制することが出来る。

続いて、配向膜５０４１、５０４２をラビングする。ラビング方向は、液晶表示装置が
完成したときに、左巻きのＴＮ(Twisted Nematic)配向となるようにするのが望ましい。

本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニ
ングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例に
おいては、感光性樹脂膜を製膜、パターニングして、４．０[μm]の高さのスペーサを形
成した。

続いて、シール剤５０４３により、アクティブマトリクス基板と対向基板とを貼り合わ
せる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた
。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０[μm]とする。そ
の後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイ
ズに同時に分断する。

続いて、液晶５０４４を注入する。液晶材料としては、高速応答性等を考慮すると、低
粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる
。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。

液晶の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公
知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き
回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキ
ット：ＦＰＣ)を取り付けて製品として完成する(図８(Ｃ))。このような出荷出来る状態
にまでした状態を本明細書中では液晶表示装置と呼ぶ。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース
配線、容量配線)、コンタクトホールパターン、第２配線パターン(画素電極、接続電極含
む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向
上に寄与することができる。

なお、本実施例においては、ＴＦＴの型式としてはトップゲート型ＴＦＴを例に挙げて
説明しているが、その他に、図５(Ａ)に示すような活性層の下側にゲート電極を形成した
ボトムゲート型ＴＦＴ、あるいは図５(Ｂ)に示すような、活性層を挟み込むように、上下
にゲート電極を有するデュアルゲート型ＴＦＴを用いても実施が可能である。

実施例２に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構
成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能で
ある、

Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる
領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネ
ル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ
領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。

図９(Ａ)に示すように、実施例４に従って、ガラス等の絶縁基板６００１上に下地膜６
００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導
電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積
層構造としているが、特に単層であっても構わない。

次いで、図９(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッ
チング処理を行う。実施例４においては、積層構造とした導電層の材質による選択比を利
用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設
ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６
においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域が形成される。

続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピン
グ処理を行う。導電層６０１０〜６０１３を不純物元素に対するマスクとして用い、自己
整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代
表的である。ここでは、ジボラン(Ｂ₂Ｈ₆)を用いたイオンドープ法で形成し、半導体層中
の不純物濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにする。

レジストによるマスクを除去して、図９(Ｃ)の状態を得る。以後、実施例２における図
８(Ｂ)以降の工程に従って作製する。これにより、Ｐチャネル型ＴＦＴを用いて本発明が
実施出来る。

なお、回路の構成については、図１に示したような、Ｎチャネル型ＴＦＴを用いて構成
する場合と同様であるが、電源については、図１において、高電位側電源ＶＤＤと、低電
位側電源ＶＳＳとを入れ替えた接続となる。

本実施例においては、画素部にＥＬ素子を始めとした発光素子を用いる発光装置の作製
工程について説明する。

実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２
の層間絶縁膜までを形成する。

続いて、図１０(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの
形状は、ドライエッチングまたはウェットエッチング法を用い、不純物領域、ソース信号
線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。

次に、ＥＬ素子の陽極７００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所
望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、
所望の形状にパターニングして、配線電極７００２〜７００５および画素電極７００６を
形成する。各層の膜厚は、実施例２と同様で良い。画素電極７００６は、先に形成した陽
極７００１と重なるように形成してコンタクトを取っている。

続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７００１
に対応する位置に開口部を形成して第３の層間絶縁膜７００７を形成する。ここで、開口
部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が
十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切
れ等が顕著な問題となるため、注意が必要である。

次に、ＥＬ層７００８を形成した後、ＥＬ素子の陰極７００９を、セシウム(Ｃｓ)を２
[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７
００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過し
て出射される。

次いで、ＥＬ素子の保護を目的として、保護膜７０１０を成膜する。その後、ＦＰＣの
貼付等の作業を行った後、発光装置が完成する。

本実施例において、図１０(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１
０(Ｂ)に示す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透明導電膜でなる。７１
０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣ
ｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５が保護膜である。

ＥＬ素子の陰極側を、極めて薄い膜厚で形成することにより、ＥＬ層７１０２で発生し
た光は、陰極７１０３、７１０４を透過して上方に出射される。つまり、ＴＦＴが形成さ
れている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００[％]とす
ることが出来る。

なお、ここでは出射方向は陰極を形成した側であるので、ＩＴＯにて形成した陽極側へ
の光透過をさせたくない場合には、第２の層間絶縁膜７０００を、黒色等の不透明な膜と
するのが望ましい。

以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、Ｅ
Ｌ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成するこ
とによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。

また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ
層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異な
り、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成さ
れている基板側、すなわち下方に出射させる型式とすることも勿論可能である。

本実施例においては、実施例４とは異なる方法によって発光装置を作製する工程につい
て説明する。

続いて、図１１(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの
形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソー
ス信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成す
る。

次に、配線７２０１〜７２０４、およびＥＬ素子の陽極となる画素電極７２０５を、Ｔ
ｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。

続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７２０５
に対応する位置に開口部を形成して第３の層間絶縁膜７２０６を形成する。ここで、開口
部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が
十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切
れ等が顕著な問題となるため、注意が必要である。

次に、ＥＬ層７２０７を形成した後、ＥＬ素子の陰極７２０８を、セシウム(Ｃｓ)を２
[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７
００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過し
て出射される。

次いで、ＥＬ素子の保護を目的として、保護膜７２０９を成膜する。その後、ＦＰＣの
貼付等の作業を行った後、発光装置が完成する。

本実施例において、図１１(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１
１(Ｂ)に示す。ＥＬ素子の陽極は、Ｔｉ、Ａｌ、Ｔｉの積層膜でなる金属膜７３０１およ
び、ＩＴＯを代表とする透明導電膜７３０２でなる。７３０３は発光層を含むＥＬ層であ
る。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３
０５でなる。７３０６が保護膜である。

本実施例で作製した発光装置は、実施例６に示した発光装置と同様、開口率をほぼ１０
０[％]と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、
Ａｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニ
ングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。

また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ
層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異な
り、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成さ
れている基板側、すなわち下方に出射させる型式とすることも無論可能である。

本発明は、Ｐチャネル型ＴＦＴを用いても実施が可能である。本実施例では、その構成
と動作について説明する。

図１３(Ａ)に構成を示す。回路は、ＴＦＴ１３０１〜１３０４および容量手段１３０５
によって構成された２入力１出力型のインバータであり、入力端子(Ｉｎ)に入力された信
号の極性が反転した信号が出力端子(Ｏｕｔ)に現れる。

回路の動作について説明する。まず、第１の入力端子(Ｉｎ１)にＨレベルが、第２の入
力端子(Ｉｎ２)にＬレベルが入力されると、ＴＦＴ１３０２がＯＮし、出力端子(Ｏｕｔ)
の電位がＶＤＤ側に引き上げられ始める。この時点では、出力端子(Ｏｕｔ)の電位はＨレ
ベルまで上がりきっていないことから、ＴＦＴ１３０３はＯＮしており、容量手段１３０
５から出力端子(Ｏｕｔ)に向かって電流が生じ、ＴＦＴ１３０４のゲート電極の電位が下
がるため、ＴＦＴ１３０４もＯＮする。さらに出力端子(Ｏｕｔ)の電位が上がると、ＴＦ
Ｔ１３０３のゲート・ソース間電圧がＶｔｈＰに等しくなり、ＴＦＴ１３０３がＯＦＦす
る。この時点で、ＴＦＴ１３０４がまだＯＮである場合でも、容量手段１３０５に充電さ
れている電荷は、ＴＦＴ１０４を通って放電され、ＴＦＴ１３０４のゲート・ソース間電
圧は引き続き小さくなっていくため、やがてＯＦＦする。

これにより、容量手段１３０５には、ＴＦＴ１３０４のしきい値電圧ＶｔｈＰが保持さ
れる。第１の入力端子(Ｉｎ１)はＨレベルであり、その電位はＶＤＤであるので、ＴＦＴ
１３０１のゲート電極の電位は、ＶＤＤよりも容量手段１３０５が保持している電圧分だ
け低くなる。すなわちこのときのＴＦＴ１３０１のゲート電極の電位は(ＶＤＤ−Ｖｔｈ
Ｐ)である。出力端子(Ｏｕｔ)にはＨレベルが現れ、その電位はＶＤＤとなっているので
、ＴＦＴ１３０１のゲート・ソース間電圧はＶｔｈＰであり、ＴＦＴ１３０１はＯＦＦす
る。

続いて、第１の入力端子(Ｉｎ１)にＬレベルが、第２の入力端子(Ｉｎ２)にＨレベルが
入力されるときの動作について説明する。まず、第２の入力端子(Ｉｎ２)はＬレベルから
Ｈレベルとなるので、ＴＦＴ１３０２がＯＦＦする。一方、第１の入力端子(Ｉｎ１)はＨ
レベルからＬレベルになる。このとき、ＴＦＴ１３０３はＯＦＦした状態のままであるか
ら、容量手段１３０５に保持されている電荷の移動は生じない。また、ＴＦＴ１３０４に
ついては、ソース領域の電位は降下するが、ゲート・ソース間電圧はＶｔｈＰのままであ
るので、ＯＦＦした状態のままとなる。よって、第１の入力端子がＨレベルからＬレベル
に変化しても、容量手段１３０５の両電極間の電圧は保持されたままとなる。したがって
、第１の入力端子(Ｉｎ１)の電位はＶＤＤからＶＳＳまで降下するので、ＴＦＴ１３０１
のゲート電極の電位は、(ＶＤＤ−ＶｔｈＰ)から(ＶＳＳ−ＶｔｈＰ)まで降下する。よっ
て、出力端子(Ｏｕｔ)にＬレベルが現れ、その電位はＶＳＳに等しくなる。

以上の動作によって、Ｐチャネル型ＴＦＴによって構成した場合にも、ＶＤＤ−ＶＳＳ
間の振幅を有する信号の入力に対し、振幅の減衰を生ずることなく、正常にＶＤＤ−ＶＳ
Ｓ間の振幅を有する出力を得ることが出来る。

本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。この
ような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられ
る。それらの一例を図６に示す。

図６(Ａ)は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体３００１、支
持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３を有
する表示装置の駆動回路に適用が可能である。

図６(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３
、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている
。本発明は、表示部３０１２を有する表示装置の駆動回路に適用が可能である。

図６(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、
表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２
３を有する表示装置の駆動回路に適用が可能である。

図６(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３
、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明
は、表示部３０３３を有する表示装置の駆動回路に適用が可能である。

図６(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、
表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表
示部３０４２を有する表示装置の駆動回路に適用が可能である。また、本実施例では車載
用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良
い。

図６(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５
３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成され
ている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５を有する表示装置の駆
動回路に適用が可能である。

図６(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３
、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。
本発明は、表示部３０６４を有する表示装置の駆動回路に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。

Claims

第１乃至第４のトランジスタと、容量手段と、を有し、
前記第１乃至第４のトランジスタはいずれも同一導電型であり、
前記容量手段の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量手段の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
前記容量手段の第１の電極は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記容量手段の第２の電極は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、第１の信号入力端子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、信号出力端子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第１の電源線と電気的に接続されていることを特徴とする半導体装置。
第１乃至第４のトランジスタと、容量手段と、を有し、
前記第１乃至第４のトランジスタはいずれも同一導電型であり、
前記容量手段の第１の電極は、前記第１のトランジスタのゲートと接続され、
前記容量手段の第１の電極は、前記第４のトランジスタのゲートと電気的に接続され、
前記容量手段の第１の電極は、前記第３のトランジスタのソース又はドレインの一方と接続され、
前記容量手段の第２の電極は、前記第４のトランジスタのソース又はドレインの一方と接続され、
前記第２のトランジスタのゲートは、第１の信号入力端子と接続され、
前記第１のトランジスタのソース又はドレインの一方は、信号出力端子と接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記信号出力端子と接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記信号出力端子と接続されていることを特徴とする半導体装置。
請求項１又は２において、
前記容量手段の第２の電極は、第２の信号入力端子と電気的に接続されていることを特徴とする半導体装置。
請求項１乃至３のいずれか一において、
前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方と電気的に接続されていることを特徴とする半導体装置。
請求項１乃至４のいずれか一において、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の電源線と電気的に接続されていることを特徴とする半導体装置。
請求項１乃至５のいずれか一において、
前記導電型は、Ｎチャネル型であることを特徴とする半導体装置。
請求項１乃至６のいずれか一に記載の半導体装置を有することを特徴とする表示装置。