JP7486360B2 - レベルシフト回路 - Google Patents

Description

本発明は、レベルシフト回路に関する。

従来より、第１電源電圧で動作する回路から出力された２値の信号を、第１電源電圧とは異なる第２電源電圧で動作する回路の信号に変換するレベルシフト回路が知られている。例えば、従来のレベルシフト回路は、第１電源電圧（例えば、＋３．３Ｖの単電源電圧）で動作する２段のＭＯＳインバータと、第１電源電圧とは異なる第２電源電圧（例えば、－２．５Ｖおよび＋２．５Ｖの両電源電圧）で動作するラッチ回路とを含む。

２段のＭＯＳインバータは、直列に接続される。２段のＭＯＳインバータのそれぞれは、Ｐ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）とＮ型のＭＯＳＦＥＴとを含む。Ｐ型のＭＯＳＦＥＴおよびＮ型のＭＯＳＦＥＴは、ゲート同士、ドレイン同士が接続されている。Ｐ型のＭＯＳＦＥＴは、ソースが第１電源電圧の正側（例えば３．３Ｖ）に接続される。Ｎ型のＭＯＳＦＥＴは、ソースが第１電源電圧の負側（例えば０Ｖ）に接続される。

ラッチ回路は、２つのＰ型のＭＯＳＦＥＴにより構成された正帰還回路と、それぞれがＮ型のＭＯＳＦＥＴである第１出力スイッチおよび第２出力スイッチとを含む。正帰還回路は、一方のＰ型のＭＯＳＦＥＴのドレインが他方のＰ型のＭＯＳＦＥＴのゲートに接続される。また、正帰還回路は、２つのＰ型のＭＯＳＦＥＴのそれぞれのソースが第２電源電圧の正側（例えば＋２．５Ｖ）に接続される。

第１出力スイッチは、ゲートに２段のＭＯＳインバータのうちの後段から出力された信号が印加され、ドレインが正帰還回路の一方のＰ側ＭＯＳＦＥＴのドレインに接続され、ソースが第２電源電圧の負側（例えば－２．５Ｖ）に接続される。第２出力スイッチは、ゲートに２段のＭＯＳインバータのうちの前段から出力された信号が印加され、ドレインが正帰還回路の他方のＰ側ＭＯＳＦＥＴのドレインに接続され、ソースが第２電源電圧の負側（例えば－２．５Ｖ）に接続される。このような従来のレベルシフト回路は、例えば、単電源電圧で動作する回路から出力された信号を、両電源電圧で動作する回路の信号に変換することができる。

特開２００２－１９７８８１号公報 特開２００５－１５０９８９号公報

ところで、＋３．３Ｖの単電源電圧で動作する回路には、－５．５Ｖ以上＋５．５Ｖ以下のゲート－ソース間耐圧を有するＭＯＳＦＥＴを用いることが可能である。また、負側電圧が－２．５Ｖ、正側電圧が＋２．５Ｖの両電源電圧で動作する回路も、－５．５Ｖ以上＋５．５Ｖ以下のゲート－ソース間耐圧を有するＭＯＳＦＥＴを用いることが可能である。

しかし、＋３．３Ｖの単電源の信号を、負側電圧が－２．５Ｖ、正側電圧が＋２．５Ｖの両電源の信号に変換する場合、上述した従来のレベルシフト回路は、ラッチ回路に含まれる第１出力スイッチおよび第２出力スイッチのゲート－ソース間に、最大で、＋５．８Ｖ（＝３．３Ｖ－（－２．５Ｖ））の電圧が印加されてしまう。

このため、このような場合、ラッチ回路は、＋５．５Ｖより高いゲート－ソース間耐圧を有するＭＯＳＦＥＴを有さなければならない。従って、従来のレベルシフト回路は、例えば、単電源電圧の信号を両電源電圧の信号に変換するような場合、＋５．５Ｖよりも高耐圧のＭＯＳＦＥＴを含まなければならなくなる。レベルシフト回路の製造プロセスの標準的な工程が、＋５．５Ｖ耐圧を有するＭＯＳＦＥＴ素子の製造工程である場合には、＋５．５Ｖを超える高耐圧のＭＯＳＦＥＴ素子を製造するためにガラスマスクの追加や製造工程を追加することで実現可能な場合があるが、ガラスマスクや製造工程を追加しなければならなくなり、製造コストが高くなってしまっていた。

本発明は、単電源から単電源、単電源から両電源の両方のレベルシフトを実現でき、ガラスマスクや製造工程の追加を不要とする標準的な素子のみで実現可能な製造コストの低いレベルシフト回路を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係るレベルシフト回路は、第１正側電圧と前記第１正側電圧より低い第１負側電圧とをハイレベルとローレベルとする２値の入力信号を、第２正側電圧と前記第２正側電圧より低い第２負側電圧とをハイレベルとローレベルとする２値の出力信号に変換するレベルシフト回路であって、それぞれのゲートがインバータ入力端子に接続され、それぞれのドレインがインバータ出力端子に接続されたＰ型である第１ＭＯＳＦＥＴおよびＮ型である第２ＭＯＳＦＥＴを含むインバータ回路と、前記入力信号に応じて、前記第１正側電圧と前記インバータ入力端子との間をオン／オフするスイッチ回路と、前記インバータ入力端子と前記第２負側電圧との間に接続され、所定の抵抗値の抵抗成分を有する第１電流制限回路と、前記インバータ入力端子と前記第２負側電圧との間において、前記第１電流制限回路に対して直列に接続され、電流が流れた場合に所定の電圧値の電圧降下が生じる第１電圧制限回路と、前記第２正側電圧と前記インバータ回路の前記第１ＭＯＳＦＥＴのソースとの間に接続され、所定の抵抗値の抵抗成分を有する第２電流制限回路と、前記インバータ回路の前記第２ＭＯＳＦＥＴのソースと前記第２負側電圧との間に接続され、電流が流れた場合に所定の電圧値の電圧降下が生じる第２電圧制限回路と、前記インバータ出力端子から出力されたインバータ出力信号を受け取り、前記インバータ出力信号のレベルに応じた前記出力信号を出力する出力回路と、を備える。

本発明によれば、単電源から単電源、単電源から両電源の両方のレベルシフトを実現でき、ガラスマスクや製造工程の追加を不要とする標準的な素子のみで構成されたレベルシフト回路が提供可能となり、製造コストを低くすることができる。

図１は、実施形態に係るレベルシフト回路の構成を前段回路とともに示す図である。 図２は、レベルシフト回路に入出力される信号等の波形図を示す図である。 図３は、第１変形例に係るレベルシフト回路の構成を示す図である。 図４は、第２変形例に係るレベルシフト回路の構成を示す図である。

以下、添付図面を参照しながら、実施形態に係るレベルシフト回路２０を詳細に説明する。

図１は、実施形態に係るレベルシフト回路２０の構成を前段回路１０とともに示す図である。

レベルシフト回路２０は、２値の入力信号を、入力信号とはレベルが異なる２値の出力信号に変換する。より詳しくは、レベルシフト回路２０は、第１正側電圧と第１正側電圧より低い第１負側電圧とをハイレベルとローレベルとする２値の入力信号を、第２正側電圧と第２正側電圧より低い第２負側電圧とをハイレベルとローレベルとする２値の出力信号に変換する。

第１正側電圧、第１負側電圧、第２正側電圧および第２負側電圧のそれぞれは、グランド電圧（０Ｖ）以上の電圧であっても、グランド電圧より低い電圧であってもよい。ただし、第１正側電圧および第２正側電圧は、第１負側電圧および第２負側電圧より高いことが必要となる。また、第１正側電圧および第１負側電圧の電位差、並びに、第２正側電圧および第２負側電圧の電位差は、レベルシフト回路２０のＭＯＳＦＥＴおよび前段回路１０のＭＯＳＦＥＴのゲート－ソース間電圧やドレイン－ソース間電圧の耐圧を超えない電圧にする必要がある。

なお、本実施形態において、第１正側電圧は、ＶＤＤ１とも表され、第１負側電圧は、ＶＳＳ１とも表される。また、本実施形態において、第２正側電圧は、ＶＤＤ２とも表され、第２負側電圧は、ＶＳＳ２とも表される。

また、素子の端子が第１正側電圧に接続される、と記載した場合、素子の端子が第１正側電圧を発生する電圧源に電気的に接続されることを意味する。第１負側電圧、第２正側電圧および第２負側電圧についても同様である。

前段回路１０は、第１正側電圧と第１負側電圧とを動作電圧として動作する回路である。図１の例においては、前段回路１０は、Ｐ型である第１入力ＭＯＳＦＥＴ１４と、Ｎ型である第２入力ＭＯＳＦＥＴ１６とを含むインバータである。第１入力ＭＯＳＦＥＴ１４および第２入力ＭＯＳＦＥＴ１６は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第１入力ＭＯＳＦＥＴ１４は、ソースが第１正側電圧に接続される。第２入力ＭＯＳＦＥＴ１６は、ソースが第１負側電圧に接続される。

前段回路１０は、第１入力ＭＯＳＦＥＴ１４および第２入力ＭＯＳＦＥＴ１６のドレインから、第１正側電圧と第１負側電圧とをハイレベルとローレベルとする２値の出力信号をレベルシフト回路２０の入力信号としてレベルシフト回路２０へ出力する。なお、前段回路１０は、第１正側電圧と第１負側電圧とをハイレベルとローレベルとする２値の入力信号を出力する回路であれば、インバータに限らず、どのような回路であってもよい。

レベルシフト回路２０は、入力端子２２と、出力端子２４と、インバータ回路３２と、スイッチ回路３４と、第１電流制限回路３６と、第１電圧制限回路３８と、第２電流制限回路４０と、第２電圧制限回路４２と、出力回路４４とを備える。

入力端子２２は、前段回路１０から入力信号を受け取る。出力端子２４は、第２正側電圧と第２負側電圧とを動作電圧として動作する後段回路へ、第２正側電圧と第２負側電圧とをハイレベルとローレベルとする２値の出力信号を出力する。出力信号は、入力信号のレベルの変化に同期してレベルが変化する。例えば、入力信号がハイレベルである場合、出力信号は、ハイレベルであり、入力信号がローレベルである場合、出力信号は、ローレベルである。また、例えば、入力信号がハイレベルである場合、出力信号は、ローレベルであり、入力信号がローレベルである場合、出力信号は、ハイレベルであってもよい。

インバータ回路３２は、インバータ入力端子５２と、インバータ出力端子５４と、Ｐ型である第１ＭＯＳＦＥＴ５６と、Ｎ型である第２ＭＯＳＦＥＴ５８とを含む。第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８のそれぞれは、ゲートがインバータ入力端子５２に接続され、ドレインがインバータ出力端子５４に接続される。

スイッチ回路３４は、入力端子２２を介して受け取った入力信号に応じて、第１正側電圧とインバータ入力端子５２との間をオン／オフする。例えば、スイッチ回路３４は、入力信号が第１負側電圧のレベルである場合、オンとなり第１正側電圧とインバータ入力端子５２との間を短絡する。また、例えば、スイッチ回路３４は、入力信号が第１正側電圧のレベルである場合、オフとなり第１正側電圧とインバータ入力端子５２との間を開放する。

例えば、スイッチ回路３４は、ＭＯＳＦＥＴである。図１の例においては、スイッチ回路３４は、ゲートに入力信号が印加され、ソースに第１正側電圧が接続され、ドレインがインバータ入力端子５２に接続されたＰ型のＭＯＳＦＥＴである。

第１電流制限回路３６は、インバータ入力端子５２と第２負側電圧との間に接続される。第１電流制限回路３６は、所定の抵抗値の抵抗成分を有する。第１電流制限回路３６は、スイッチ回路３４がオンした場合に、スイッチ回路３４および第１電圧制限回路３８に過大な電流が流れないようにすることができる。例えば、第１電流制限回路３６の抵抗値は、数１００ｋΩから数ＭΩ程度であってよい。第１電流制限回路３６は、抵抗値が小さいほど、インバータ回路３２の応答速度を速くすることができ、抵抗値が大きいほど、スイッチ回路３４および第１電圧制限回路３８に流れる電流量を小さくすることができる。

例えば、第１電流制限回路３６は、ゲートに所定の電圧値が印加され、ドレイン－ソース間が抵抗として機能するＭＯＳＦＥＴである。図１の例においては、第１電流制限回路３６は、ゲートに第２正側電圧が印加され、ドレインがインバータ入力端子５２に接続され、ソースが第１電圧制限回路３８に接続されたＮ型のＭＯＳＦＥＴである。

第１電圧制限回路３８は、インバータ入力端子５２と第２負側電圧との間において、第１電流制限回路３６に対して直列に接続される。第１電圧制限回路３８は、電流が流れた場合に所定の電圧値の電圧降下が生じる。第１電圧制限回路３８は、入力信号が第１電源電圧のレベルである場合、スイッチ回路３４に過大な電圧を印加させないようにして、スイッチ回路３４を保護することができる。

例えば、第１電圧制限回路３８は、ダイオード接続されたＭＯＳＦＥＴである。図１の例においては、第１電圧制限回路３８は、ゲートおよびドレインが、第１電流制限回路３６のソースに接続され、ソースが第２負側電圧に接続されたＮ型のＭＯＳＦＥＴである。

第２電流制限回路４０は、第２正側電圧とインバータ回路３２の第１ＭＯＳＦＥＴ５６のソースとの間に接続される。第２電流制限回路４０は、所定の抵抗値の抵抗成分を有する。第２電流制限回路４０は、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８および第２電圧制限回路４２に過大な電流が流れないようにすることができる。例えば、第２電流制限回路４０の抵抗値は、数１００ｋΩから数ＭΩ程度であってよい。第２電流制限回路４０は、抵抗値が小さいほど、インバータ回路３２の応答速度を速くすることができ、抵抗値が大きいほど、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８および第２電圧制限回路４２に流れる電流量を小さくすることができる。

例えば、第２電流制限回路４０は、ゲートに所定の電圧値が印加され、ドレイン－ソース間が抵抗として機能するＭＯＳＦＥＴである。図１の例においては、第２電流制限回路４０は、ゲートに第２負側電圧が印加され、ドレインがインバータ回路３２の第１ＭＯＳＦＥＴ５６のソースに接続され、ソースが第２正側電圧に接続されたＰ型のＭＯＳＦＥＴである。

第２電圧制限回路４２は、インバータ回路３２の第２ＭＯＳＦＥＴ５８のソースと第２負側電圧との間に接続される。第２電圧制限回路４２は、電流が流れた場合に所定の電圧値の電圧降下が生じる。

第２電圧制限回路４２は、スイッチ回路３４がオンした場合に、インバータ回路３２の第２ＭＯＳＦＥＴ５８のゲート－ソース間に過大な電圧が印加されないようにして、第２ＭＯＳＦＥＴ５８を保護することができる。

例えば、第２電圧制限回路４２は、ダイオード接続されたＭＯＳＦＥＴである。図１の例においては、第２電圧制限回路４２は、ゲートおよびドレインが、インバータ回路３２の第２ＭＯＳＦＥＴ５８のソースに接続され、ソースが第２負側電圧に接続されたＮ型のＭＯＳＦＥＴである。

出力回路４４は、第２正側電圧と第２負側電圧とを動作電圧として動作する回路である。出力回路４４は、インバータ出力端子５４から出力されたインバータ出力信号を受け取る。すなわち、出力回路４４は、インバータ回路３２の第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）から出力されたインバータ出力信号を受け取る。出力回路４４は、インバータ出力信号のレベルに応じた出力信号を出力する。出力回路４４は、例えば、インバータ出力信号が所定電圧値以下である場合、ハイレベルの出力信号を出力し、インバータ出力信号が所定電圧値より大きい場合、ローレベルの出力信号を出力する。出力回路４４は、例えば、インバータ出力信号が所定電圧値以下である場合、ローレベルの出力信号を出力し、インバータ出力信号が所定電圧値より大きい場合、ハイレベルの出力信号を出力してもよい。

図１の例においては、出力回路４４は、Ｐ型である第１出力ＭＯＳＦＥＴ６４と、Ｎ型である第２出力ＭＯＳＦＥＴ６６とを含むインバータである。第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第１出力ＭＯＳＦＥＴ６４は、ソースが第２正側電圧に接続される。第２出力ＭＯＳＦＥＴ６６は、ソースが第２負側電圧に接続される。そして、第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６は、相補的に動作する。すなわち、第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６は、一方がオンの場合、他方がオフとなるように動作する。このような構成の出力回路４４は、第１出力ＭＯＳＦＥＴ６４および第２出力ＭＯＳＦＥＴ６６のドレインから、第２正側電圧と第２負側電圧とをハイレベルとローレベルとする２値の出力信号を出力する。

ここで、インバータ回路３２に含まれる第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧より大きい否かに応じて、出力信号のレベルが切り替わるように、それぞれのゲート長とゲート幅が調整されている。

すなわち、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合、何れもオンとなるが、インバータ動作となるように、それぞれのゲート長とゲート幅が調整されている。これにより、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、インバータ入力信号のレベルに応じて、相補的に動作することができる。

従って、レベルシフト回路２０は、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８の両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合において、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧より大きい場合、出力信号がハイレベルまたはローレベルのうちの一方のレベルとなる。また、レベルシフト回路２０は、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８の両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合において、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧以下である場合、出力信号がハイレベルまたはローレベルのうちの他方のレベルとなる。

また、前段回路１０、レベルシフト回路２０および後段回路がＰ型半導体基板に形成されている場合、ソースが第１負側電圧に接続されているＮ型のＭＯＳＦＥＴと、ソースが第２負側電圧に接続されているＮ型のＭＯＳＦＥＴとは、アイソレーションされている。例えば、前段回路１０に含まれるソースが第１負側電圧に接続されているＮ型のＭＯＳＦＥＴ（例えば、第２入力ＭＯＳＦＥＴ１６）は、Ｐ－Ｓｕｂ基板におけるＤｅｅｐ Ｎ－ＷＥＬＬによりアイソレーションされた領域に形成される。これに代えて、レベルシフト回路２０および後段回路に含まれる、ソースが第２負側電圧に接続されているＮ型のＭＯＳＦＥＴ（例えば、第１電圧制限回路３８、第２電圧制限回路４２および第２出力ＭＯＳＦＥＴ６６）は、Ｐ－Ｓｕｂ基板におけるＤｅｅｐ Ｎ－ＷＥＬＬによりアイソレーションされた領域に形成されてもよい。

また、前段回路１０、レベルシフト回路２０および後段回路がＮ型半導体基板に形成されている場合、ソースが第１正側電圧に接続されているＰ型のＭＯＳＦＥＴと、ソースが第２正側電圧に接続されているＰ型のＭＯＳＦＥＴとは、アイソレーションされている。例えば、前段回路１０に含まれるソースが第１正側電圧に接続されているＰ型のＭＯＳＦＥＴは、Ｎ－Ｓｕｂ基板におけるＤｅｅｐ Ｐ－ＷＥＬＬによりアイソレーションされた領域に形成される。これに代えて、レベルシフト回路２０および後段回路に含まれる、ソースが第２正側電圧に接続されているＰ型のＭＯＳＦＥＴは、Ｐ－Ｓｕｂ基板におけるＤｅｅｐ Ｐ－ＷＥＬＬによりアイソレーションされた領域に形成されてもよい。

図２は、レベルシフト回路２０に入出力される信号等の波形図を示す図である。

レベルシフト回路２０に入力される入力信号は、ＶＤＤ１（第１正側電圧）とＶＳＳ１（第１負側電圧）とをハイレベルとローレベルとする２値信号である。

インバータ入力端子５２に入力されるインバータ入力信号は、（ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０）と（ＶＳＳ２＋ＶＧＳ_Ｍ１１）とをハイレベルとローレベルとする２値信号であり、入力信号に対してレベルが反転している。なお、ＶＧＳ_Ｍ１１は、第１電圧制限回路３８に電流が流れた場合は強反転領域（飽和領域あるいは非飽和領域）で動作し、電流がほとんど流れない場合は弱反転領域で動作する。弱反転領域で動作する場合は、ＶＧＳ_Ｍ１１は、ダイオードのように振る舞う。

インバータ出力端子５４から出力されるインバータ出力信号は、（ＶＤＤ２－ＶＤＳ_Ｍ１２）と（ＶＳＳ２＋ＶＧＳ_Ｍ１５）とをハイレベルとローレベルとする２値信号であり、インバータ入力信号に対してレベルが反転している。なお、ＶＧＳ_Ｍ１５は、第２電圧制限回路４２に電流が流れた場合は強反転領域(飽和領域と非飽和領域)で動作し、電流がほとんど流れない場合は弱反転領域で動作する。弱反転領域で動作する場合は、ＶＧＳ_Ｍ１５は、ダイオードのように振る舞う。

つぎに、図１に示したレベルシフト回路２０の具体的な動作について説明する。図１に示す各ＭＯＳＦＥＴは、次のような特性を有する。

各ＭＯＳＦＥＴは、＋５．５Ｖ耐圧を有するＭＯＳＦＥＴ素子の標準的な製造工程で製造した素子（以下、＋５．５Ｖ耐圧工程の標準的素子という）であり、ゲート－ソース間電圧およびドレイン－ソース間電圧が、－５．５Ｖ以上、＋５．５Ｖ以下の範囲である場合、素子破壊の可能性および劣化が非常に小さい。

また、Ｎ型のＭＯＳＦＥＴのしきい値電圧（Ｖｔｈｎ）は、１Ｖと仮定する。ここで、仮定するとしたのは、しきい値電圧は、製造工程により決まる値であるためである。以降も同様とする。Ｐ型のＭＯＳＦＥＴのしきい値電圧（｜Ｖｔｈｐ｜）は、｜１Ｖ｜と仮定する。つまり、Ｎ型のＭＯＳＦＥＴは、ゲート－ソース間電圧（ＶＧＳｎ）がＶｔｈｎ以上の場合に、オンとなる。また、Ｐ型のＭＯＳＦＥＴは、ゲート－ソース間電圧（｜ＶＧＳｐ｜）が｜Ｖｔｈｐ｜以上の場合に、オンとなる。

また、Ｎ型のＭＯＳＦＥＴの飽和電圧をＶＤＳｎｓａｔと表す。また、Ｐ型のＭＯＳＦＥＴの飽和電圧を｜ＶＤＳｐｓａｔ｜と表す。ＶＤＳｎｓａｔ=｜ＶＤＳｐｓａｔ｜＝０．２Ｖと仮定する。飽和領域で動作時のＮ型のＭＯＳＦＥＴのゲート－ソース間電圧（ＶＧＳｎａ）は、ＶＧＳｎａ＝Ｖｔｈｎ＋ＶＤＳｎｓａｔ＝１Ｖ＋０．２＝１．２Ｖである。弱反転領域で動作時のＮ型のＭＯＳＦＥＴのゲート－ソース間電圧（ＶＧＳｎｂ）は、ＶＧＳｎｂ＝０．７Ｖと仮定する。また、飽和領域で動作時のＰ型のＭＯＳＦＥＴのゲート－ソース間電圧（｜ＶＧＳｐ｜）は、｜Ｖｔｈｐ｜＋｜ＶＤＳｐｓａｔ｜＝１Ｖ＋０．２＝１．２Ｖである。

（第１電源条件）
図１に示すレベルシフト回路２０は、ＶＤＤ１＝３．３Ｖ、ＶＳＳ１＝０Ｖ、ＶＤＤ２＝２．５ＶおよびＶＳＳ２＝－２．５Ｖの第１電源条件の場合、次のように動作する。

入力信号のレベルがＶＤＤ１の場合、スイッチ回路３４のゲート電圧（ＶＧ_Ｍ９）がＶＤＤ１となる。ゲート電圧（ＶＧ_Ｍ９）がＶＤＤ１である場合、スイッチ回路３４は、Ｐ型のＭＯＳＦＥＴであるので、オフとなる。従って、入力信号のレベルがＶＤＤ１の場合、第１電流制限回路３６および第１電圧制限回路３８に流れる電流は、ゼロとなる。

また、第１電流制限回路３６がオンであるので、第１電圧制限回路３８は、弱反転領域で動作するためダイオードのように動作する。このため、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号は、ＶＳＳ２に弱反転領域のゲート－ソース間電圧（ＶＧＳｎｂ）分の電圧が加算された電圧となる。

この場合、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（１）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳｎｂ≒－２．５Ｖ＋０．７Ｖ＝－１．８Ｖ…（１）

また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）は、式（２）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０
＝ＶＤＤ１－（ＶＳＳ２＋ＶＧＳｎｂ）
≒３．３Ｖ－（－２．５Ｖ＋０．７Ｖ）＝５．１Ｖ…（２）

また、第２電流制限回路４０は、オンである。このため、インバータ回路３２の第１ＭＯＳＦＥＴ５６のソース電圧は、ＶＤＤ２となる。従って、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（３）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０
＝ＶＤＤ２－（ＶＳＳ２＋ＶＧＳｎｂ）
≒２．５Ｖ－（－２．５Ｖ＋０．７Ｖ）＝４．３Ｖ…（３）

第２ＭＯＳＦＥＴ５８がオンで第２電圧制限回路４２に電流が流れるときは、第２電圧制限回路４２は飽和領域での動作となり第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎａ＝１．２Ｖ、第２ＭＯＳＦＥＴ５８がオフで第２電圧制限回路４２に電流が流れないときは、第２電圧制限回路４２は弱反転領域での動作となり第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎｂ＝０．７Ｖとなる。第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は式（４）のようになり、第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（５）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎａ
≒－１．８Ｖ－１．２Ｖ－≒－３．０Ｖ…（４）
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎｂ
≒－１．８Ｖ－０．７Ｖ≒－２．５Ｖ…（５）

式（３）から、Ｐ型である第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、｜Ｖｔｈｐ｜以上であるので、第１ＭＯＳＦＥＴ５６は、オンとなる。式（４）および式（５）から、Ｎ型である第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_ｐ１４）は、Ｖｔｈｎ以上ではないので、第２ＭＯＳＦＥＴ５８は、オフとなる。

従って、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ほぼＶＤＤ２（＋２．５Ｖ）となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オフとなり、出力回路４４の第２出力ＭＯＳＦＥＴ６６は、オンとなる。この結果、出力信号のレベルは、ＶＳＳ２となる。

このようにレベルシフト回路２０は、第１電圧条件において、入力信号のレベルがＶＤＤ１の場合、ＶＳＳ２のレベルの出力信号を出力することができる。

また、式（１）～式（５）に示すように、第１電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、第１電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。

一方、入力信号のレベルがＶＳＳ１の場合、スイッチ回路３４は、オンとなる。従って、入力信号のレベルがＶＳＳ１の場合、第１電流制限回路３６および第１電圧制限回路３８に所定値の電流が流れる。また、第１電流制限回路３６がオン、第１電圧制限回路３８には電流が流れるため、第１電圧制限回路３８のゲート－ソース間電圧（ＶＧＳ_Ｍ１１）はＶＧＳｎａ＝１．２Ｖとなる。このため、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号は、ＶＳＳ１に第１電圧制限回路３８のゲート－ソース間電圧（ＶＧＳ_Ｍ１１）と第１電流制限回路３６の電圧降下分（ＶＤＳ_Ｍ１０）が加算された電圧となる。

スイッチ回路３４のオン抵抗が第１電流制限回路３６のオン抵抗に比べ十分に小さい場合、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳＭ_９｜）は式（６）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０≒０Ｖ…（６）

式（６）から、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（７）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０
＝ＶＤＤ１－｜ＶＤＳ_Ｍ９｜≒３．３Ｖ－０Ｖ＝３．３Ｖ…（７）

また、第２電流制限回路４０は、オンである。このため、インバータ回路３２の第１ＭＯＳＦＥＴ５６のソース電圧は、ＶＤＤ２となる。従って、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（８）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０≒２．５Ｖ－３．３Ｖ＝－０．８Ｖ…（８）

式（８）から、Ｐ型である第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、｜Ｖｔｈｐ｜以上ではないので、第１ＭＯＳＦＥＴ５６は、オフとなる。よって、第２電圧制限回路４２には電流が流れないため、第２電圧制限回路４２のドレイン電圧（ＶＤ_Ｍ１５）は、ＶＳＳ２に弱反転領域で動作時の第２電圧制限回路４２のゲート－ソース間電圧ＶＧＳｎｂ＝０．７Ｖが加算された電圧となる。従って、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（９）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５
＝ＶＤ_Ｍ１０－（ＶＳＳ２＋ＶＧＳｎｂ）
≒３．３Ｖ－（－２．５Ｖ＋０．７Ｖ）＝５．１Ｖ…（９）

式（９）から、Ｎ型である第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_ｐ１４）は、Ｖｔｈｎ以上であるので、第２ＭＯＳＦＥＴ５８は、オンとなる。

従って、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ＶＳＳ２（－２．５Ｖ）に弱反転領域で動作時の第２電圧制限回路４２のゲート－ソース間電圧ＶＧＳｎｂ＝０．７Ｖ分の電圧が加算された電圧となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オンとなり、出力回路４４の第２出力ＭＯＳＦＥＴ６６は、オフとなる。この結果、出力信号のレベルは、ＶＤＤ２となる。

このようにレベルシフト回路２０は、第１電圧条件において、入力信号のレベルがＶＳＳ１の場合、ＶＤＤ２のレベルの出力信号を出力することができる。

また、式（６）～式（９）に示すように、第１電源条件において、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、第１電源条件において、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。

（第２電源条件）
図１に示すレベルシフト回路２０は、ＶＤＤ１＝３．３Ｖ、ＶＳＳ１＝０Ｖ、ＶＤＤ２＝５ＶおよびＶＳＳ２＝０Ｖの第２電源条件の場合、次のように動作する。

入力信号のレベルがＶＤＤ１の場合、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（１０）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳｎｂ≒０Ｖ＋０．７Ｖ＝０．７Ｖ…（１０）

また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）は、式（１１）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０
＝ＶＤＤ１－（ＶＳＳ２＋ＶＧＳｎｂ）
≒３．３Ｖ－（０Ｖ＋０．７Ｖ）＝２．６Ｖ…（１１）

また、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（１２）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０
＝ＶＤＤ２－（ＶＳＳ２＋ＶＧＳｎｂ）
≒５Ｖ－（０Ｖ＋０．７Ｖ）＝４．３Ｖ…（１２）

また、第２ＭＯＳＦＥＴ５８がオンで第２電圧制限回路４２に電流が流れるときは第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎａ＝１．２Ｖとなる。第２ＭＯＳＦＥＴ５８がオフで第２電圧制限回路４２に電流が流れないときは第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）がＶＧＳｎｂ＝０．７Ｖとなる。第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は式（１３）のようになり、第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）が飽和領域で動作時は、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（１４）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎａ
≒０．７Ｖ－１．２Ｖ＝－０．５Ｖ…（１３）
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎｂ
≒０．７Ｖ－０．７Ｖ＝０Ｖ…（１４）

式（１２）から、Ｐ型である第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、｜Ｖｔｈｐ｜以上であるので、第１ＭＯＳＦＥＴ５６は、オンとなる。式（１３）および式（１４）から、Ｎ型である第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_ｐ１４）は、Ｖｔｈｎ以上ではないので、第２ＭＯＳＦＥＴ５８は、オフとなる。

従って、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ほぼＶＤＤ２（＋５Ｖ）となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オフとなり、出力回路４４の第２出力ＭＯＳＦＥＴ６６は、オンとなる。この結果、出力信号のレベルは、ＶＳＳ２となる。

このようにレベルシフト回路２０は、第２電圧条件において、入力信号のレベルがＶＤＤ１の場合、ＶＳＳ２のレベルの出力信号を出力することができる。

また、式（１０）～式（１４）に示すように、第２電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、第２電源条件において、入力信号のレベルがＶＤＤ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。

一方、入力信号のレベルがＶＳＳ１の場合、スイッチ回路３４は、オンとなる。従って、第１電流制限回路３６および第１電圧制限回路３８に所定値の電流が流れる。スイッチ回路３４のオン抵抗が第１電流制限回路３６のオン抵抗に比べ十分に小さい場合、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）は、式（１５）のように表される。
｜ＶＤＳ_Ｍ９｜＝ＶＤＤ１－ＶＤ_Ｍ１０≒０Ｖ…（１５）

式（１５）から、第１電流制限回路３６のドレイン電圧（ＶＤ_Ｍ１０）、つまり、インバータ入力端子５２に入力されるインバータ入力信号の電圧は、式（１６）のように表される。
ＶＤ_Ｍ１０＝ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０
＝ＶＤＤ１－｜ＶＤＳ_Ｍ９｜≒３．３Ｖ－０Ｖ＝３．３Ｖ…（１６）

また、第２電流制限回路４０は、オンであるため、インバータ回路３２の第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）は、式（１７）のようになる。
｜ＶＧＳ_Ｍ１３｜＝ＶＤＤ２－ＶＤ_Ｍ１０≒５Ｖ－３．３Ｖ＝１．７Ｖ≧｜Ｖｔｈｐ｜…（１７）

また、インバータ回路３２の第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、式（１８）のようになる。
ＶＧＳ_Ｍ１４＝ＶＤ_Ｍ１０－ＶＧＳ_Ｍ１５＝ＶＤ_Ｍ１０－ＶＧＳｎａ
≒３．３Ｖ－１．２Ｖ＝２．１Ｖ≧Ｖｔｈｎ…（１８）

式（１７）および式（１８）から、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８は、両方にしきい値電圧以上のゲート－ソース間電圧が印加されるため、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８はどちらもオンとなる。

図１の例の場合、式（１６）から、インバータ入力端子５２に入力されるインバータ入力信号の電圧はハイレベルであるため、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８の両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合であって、第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧が第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧より大きい（ＶＧＳ_Ｍ１４＞｜ＶＧＳ_Ｍ１３｜）場合、インバータ出力端子５４から出力されるインバータの出力信号の電圧がローレベルとなるように、それぞれのゲート長とゲート幅が調整されている。

このとき、第２電圧制限回路４２が強反転領域で動作しているため、第２電圧制限回路４２のゲート－ソース間電圧（ＶＧＳ_Ｍ１５）は、ＶＧＳｎａ＝１．２Ｖであり、ローレベルとなるインバータの出力信号の電圧はＶＳＳ２（０Ｖ）にＶＧＳｎａ分の電圧が加算された電圧となる。

従って、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のドレイン（第２ＭＯＳＦＥＴ５８のドレイン）、すなわち、インバータ出力端子５４から出力されるインバータ出力信号の電圧は、ＶＳＳ２＋ＶＧＳｎａ（０Ｖ＋１．２Ｖ＝１．２Ｖ）となる。これにより、出力回路４４の第１出力ＭＯＳＦＥＴ６４は、オンとなり、第２出力ＭＯＳＦＥＴ６６は、オフとなる。この結果、出力信号のレベルは、ＶＤＤ２となる。

このようにレベルシフト回路２０は、第２電圧条件において、入力信号のレベルがＶＳＳ１の場合、ＶＤＤ２のレベルの出力信号を出力することができる。

また、式（１５）～式（１８）に示すように、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６のゲート－ソース間電圧（｜ＶＧＳ_Ｍ１３｜）および第２ＭＯＳＦＥＴ５８のゲート－ソース間電圧（ＶＧＳ_Ｍ１４）は、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。また、スイッチ回路３４のドレイン－ソース間電圧（｜ＶＤＳ_Ｍ９｜）も、－５．５Ｖ以上、５．５Ｖ以下の範囲となる。すなわち、入力信号のレベルがＶＳＳ１の場合、第１ＭＯＳＦＥＴ５６、第２ＭＯＳＦＥＴ５８およびスイッチ回路３４は、＋５．５Ｖ耐圧工程の標準的素子により実現することができる。

以上のように、本実施形態に係るレベルシフト回路２０は、スイッチ回路３４、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８を、＋５．５Ｖ耐圧工程の標準的なＭＯＳＦＥＴにより実現することができる。これにより、本実施形態に係るレベルシフト回路２０によれば、ガラスマスクや製造工程の追加を不要とする標準的な素子のみで実現可能となり、製造コストを低くすることができる。また、第１電流制限回路３６および第２電流制限回路４０により本実施形態に係るレベルシフト回路２０には必要な応答速度に応じた電流に調整することが可能となる。さらに、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８のゲート長とゲート幅を調整することで、単電源電圧から異なる単電源電圧への信号に変換することも可能となる。

なお、第１正側電圧ＶＤＤ１、第１負側電圧ＶＳＳ１、第２正側電圧ＶＤＤ２、第２負側電圧ＶＳＳ２は、前段回路１０およびレベルシフト回路２０のＭＯＳＦＥＴのゲート－ソース間電圧やドレイン－ソース間電圧の耐圧を超えない電圧にする必要がある。さらに、図１の例では、インバータ入力端子５２に入力されるインバータ入力信号がハイレベル（ＶＳＳ２＋ＶＧＳ_Ｍ１１＋ＶＤＳ_Ｍ１０）のときに、第２ＭＯＳＦＥＴ５８がオンするとともにゲート－ソース間電圧の耐圧を超えないように第１正側電圧ＶＤＤ１と第２負側電圧ＶＳＳ２を設定する必要がある。また、インバータ入力端子５２に入力されるインバータ入力信号がローレベル（ＶＳＳ２＋ＶＧＳ_Ｍ１１）のときに、第１ＭＯＳＦＥＴ５６がオンするとともにゲート－ソース間電圧の耐圧を超えないように第１負側電圧ＶＳＳ１と第２正側電圧ＶＤＤ２を設定する必要がある。

また、図１の例では、第１電流制限回路３６と第２電流制限回路４０ゲートに、それぞれＶＤＤ２およびＶＳＳ２を印加した例としているが、所望の抵抗値の抵抗成分となるような電圧が入力されればよく、ＶＤＤ２やＶＳＳ２に限定されない。

（変形例）
図３は、第１変形例に係るレベルシフト回路２０の構成を示す図である。レベルシフト回路２０は、図３に示すような構成であってもよい。図３に示すレベルシフト回路２０は、第１電流制限回路３６および第２電流制限回路４０が、図１示す構成と異なる。

図３に示す第１電流制限回路３６および第２電流制限回路４０のそれぞれは、抵抗である。また、抵抗は、例えば、半導体基板に形成される。例えば、抵抗の抵抗値は、数１００ｋΩから数ＭΩ程度である。このようなレベルシフト回路２０は、第１電流制限回路３６および第２電流制限回路４０が抵抗であっても、図１に示す構成と同様に動作することができる。

図４は、第２変形例に係るレベルシフト回路２０の構成を示す図である。出力回路４４は、図１に示すようなインバータに限らず、他の構成であってもよい。例えば、出力回路４４は、図４に示すように、第１出力インバータ回路７４と、第２出力インバータ回路７６と、ラッチ回路７８とを含んでもよい。

第１出力インバータ回路７４は、インバータ出力端子５４から出力されたインバータ出力信号を受け取る。第１出力インバータ回路７４は、インバータ出力信号を所定のしきい値で二値化した、ＶＤＤ２（第２正側電圧）とＶＳＳ２（第２負側電圧）とをハイレベルとローレベルとする第１信号を出力する。

例えば、第１出力インバータ回路７４は、Ｐ型である第３出力ＭＯＳＦＥＴ８２と、Ｎ型である第４出力ＭＯＳＦＥＴ８４とを含む。第３出力ＭＯＳＦＥＴ８２および第４出力ＭＯＳＦＥＴ８４は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第３出力ＭＯＳＦＥＴ８２は、ソースがＶＤＤ２（第２正側電圧）に接続される。第４出力ＭＯＳＦＥＴ８４は、ソースがＶＳＳ２（第２負側電圧）に接続される。このような第１出力インバータ回路７４は、第３出力ＭＯＳＦＥＴ８２および第４出力ＭＯＳＦＥＴ８４のドレインから第１信号を出力する。

第２出力インバータ回路７６は、第１出力インバータ回路７４から第１信号を受け取る。第２出力インバータ回路７６は、第１信号のレベルを反転させた、ＶＤＤ２（第２正側電圧）とＶＳＳ２（第２負側電圧）とをハイレベルとローレベルとする第２信号を出力する。

例えば、第２出力インバータ回路７６は、Ｐ型である第５出力ＭＯＳＦＥＴ８６と、Ｎ型である第６出力ＭＯＳＦＥＴ８８とを含む。第５出力ＭＯＳＦＥＴ８６および第６出力ＭＯＳＦＥＴ８８は、互いのゲート同士が接続され、互いのドレイン同士が接続される。また、第５出力ＭＯＳＦＥＴ８６は、ソースがＶＤＤ２（第２正側電圧）に接続される。第６出力ＭＯＳＦＥＴ８８は、ソースがＶＳＳ２（第２負側電圧）に接続される。このような第２出力インバータ回路７６は、第５出力ＭＯＳＦＥＴ８６および第６出力ＭＯＳＦＥＴ８８のドレインから第２信号を出力する。

ラッチ回路７８は、第１出力インバータ回路７４から第１信号を受け取り、第２出力インバータ回路７６から第２信号を受け取る。そして、ラッチ回路７８は、第２信号のレベルを保持し、保持しているレベルを出力信号として出力端子２４から出力する。例えば、ラッチ回路７８は、Ｐ型である第１ラッチＭＯＳＦＥＴ９２と、Ｐ型である第２ラッチＭＯＳＦＥＴ９４と、Ｎ型である第３ラッチＭＯＳＦＥＴ９６と、Ｎ型である第４ラッチＭＯＳＦＥＴ９８とを含む。

第１ラッチＭＯＳＦＥＴ９２および第２ラッチＭＯＳＦＥＴ９４のそれぞれは、ソースがＶＤＤ２（第２正側電圧）に接続される。第１ラッチＭＯＳＦＥＴ９２は、ゲートが第２ラッチＭＯＳＦＥＴ９４のドレインに接続される。第２ラッチＭＯＳＦＥＴ９４は、ゲートが第１ラッチＭＯＳＦＥＴ９２のドレインに接続される。

第３ラッチＭＯＳＦＥＴ９６および第４ラッチＭＯＳＦＥＴ９８のそれぞれは、ソースがＶＳＳ２（第２負側電圧）に接続される。第３ラッチＭＯＳＦＥＴ９６は、ゲートに第２信号が印加され、ドレインが第１ラッチＭＯＳＦＥＴ９２のドレインに接続される。第４ラッチＭＯＳＦＥＴ９８は、ゲートに第１信号が印加され、ドレインが第２ラッチＭＯＳＦＥＴ９４のドレインに接続される。このようなラッチ回路７８は、第１ラッチＭＯＳＦＥＴ９２および第３ラッチＭＯＳＦＥＴ９６のドレインから出力信号を出力する。

なお、出力回路４４は、このような回路に限らず、他の回路であってもよい。例えば、出力回路４４は、ラッチ回路７８を含まず、第２出力インバータ回路７６から出力された第２信号を、出力信号として出力してもよい。

以上、本発明に係る実施形態について説明したが、本発明は、上述の実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。また、上述の各実施形態および変形例は、任意に組み合わせることができる。

本実施形態に係るレベルシフト回路２０は、ガラスマスクや製造工程の追加を不要とする標準的なＭＯＳＦＥＴにより実現することができる。このため、製造コストの低いレベルシフト回路２０を提供することができる。また、第１電流制限回路３６および第２電流制限回路４０により本実施形態に係るレベルシフト回路２０には必要な応答速度に応じた電流に調整することが可能となる。さらに、第１ＭＯＳＦＥＴ５６および第２ＭＯＳＦＥＴ５８のゲート長とゲート幅を調整することで、単電源電圧から異なる単電源電圧への信号に変換することも可能となる。

２０ レベルシフト回路
２２ 入力端子
２４ 出力端子
３２ インバータ回路
３４ スイッチ回路
３６ 第１電流制限回路
３８ 第１電圧制限回路
４０ 第２電流制限回路
４２ 第２電圧制限回路
４４ 出力回路
５２ インバータ入力端子
５４ インバータ出力端子
５６ 第１ＭＯＳＦＥＴ
５８ 第２ＭＯＳＦＥＴ

Claims (9)

1. 第１正側電圧と前記第１正側電圧より低い第１負側電圧とをハイレベルとローレベルとする２値の入力信号を、第２正側電圧と前記第２正側電圧より低い第２負側電圧とをハイレベルとローレベルとする２値の出力信号に変換するレベルシフト回路であって、
   それぞれのゲートがインバータ入力端子に接続され、それぞれのドレインがインバータ出力端子に接続されたＰ型である第１ＭＯＳＦＥＴおよびＮ型である第２ＭＯＳＦＥＴを含むインバータ回路と、
   前記入力信号に応じて、前記第１正側電圧と前記インバータ入力端子との間をオン／オフするスイッチ回路と、
   前記インバータ入力端子と前記第２負側電圧との間に接続され、所定の抵抗値の抵抗成分を有する第１電流制限回路と、
   前記インバータ入力端子と前記第２負側電圧との間において、前記第１電流制限回路に対して直列に接続され、電流が流れた場合に所定の電圧値の電圧降下が生じる第１電圧制限回路と、
   前記第２正側電圧と前記インバータ回路の前記第１ＭＯＳＦＥＴのソースとの間に接続され、所定の抵抗値の抵抗成分を有する第２電流制限回路と、
   前記インバータ回路の前記第２ＭＯＳＦＥＴのソースと前記第２負側電圧との間に接続され、電流が流れた場合に所定の電圧値の電圧降下が生じる第２電圧制限回路と、
   前記インバータ出力端子から出力されたインバータ出力信号を受け取り、前記インバータ出力信号のレベルに応じた前記出力信号を出力する出力回路と、
   を備えるレベルシフト回路。
2. 前記スイッチ回路は、ゲートに前記入力信号が印加されるＭＯＳＦＥＴである
   請求項１に記載のレベルシフト回路。
3. 前記第１電流制限回路および前記第２電流制限回路のそれぞれは、ゲートに所定の電圧値が印加され、ドレイン－ソース間が抵抗として機能するＭＯＳＦＥＴである
   請求項１または２に記載のレベルシフト回路。
4. 前記第１電流制限回路および前記第２電流制限回路のそれぞれは、抵抗である
   請求項１または２に記載のレベルシフト回路。
5. 前記第１電圧制限回路および前記第２電圧制限回路は、ダイオード接続されたＭＯＳＦＥＴである
   請求項１から４の何れか１項に記載のレベルシフト回路。
6. 前記インバータ回路、前記スイッチ回路、前記第１電流制限回路、前記第１電圧制限回路、前記第２電流制限回路、前記第２電圧制限回路および前記出力回路は、Ｐ型半導体基板に形成され、
   ソースが前記第１負側電圧に接続されているＮ型のＭＯＳＦＥＴ、および、ソースが前記第２負側電圧に接続されているＮ型のＭＯＳＦＥＴは、少なくともいずれか一方が、Ｄｅｅｐ Ｎ－ＷＥＬＬによりアイソレーションされた領域に形成される
   請求項１から５の何れか１項に記載のレベルシフト回路。
7. 前記インバータ回路に含まれる前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、両方にしきい値電圧以上のゲート－ソース間電圧が印加された場合、前記第２ＭＯＳＦＥＴのゲート－ソース間電圧が前記第１ＭＯＳＦＥＴのゲート－ソース間電圧より大きいか否かに応じて、前記出力信号のレベルが切り替わるように、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのゲート長とゲート幅が調整されている
   請求項１から６の何れか１項に記載のレベルシフト回路。
8. 前記出力回路は、前記インバータ出力信号を受け取り、前記インバータ出力信号を所定のしきい値で二値化した前記出力信号を出力するインバータである
   請求項１から７の何れか１項に記載のレベルシフト回路。
9. 前記出力回路は、
   前記インバータ出力信号を受け取り、前記インバータ出力信号を所定のしきい値で二値化した、前記第２正側電圧と前記第２負側電圧とをハイレベルとローレベルとする第１信号を出力する第１出力インバータ回路と、
   前記第１信号を受け取り、前記第１信号のレベルを反転させた、前記第２正側電圧と前記第２負側電圧とをハイレベルとローレベルとする第２信号を出力する第２出力インバータ回路と、
   前記第１信号および前記第２信号を受け取り、前記第２信号のレベルを保持し、保持しているレベルを前記出力信号として出力するラッチ回路と、
   を含む請求項１から７の何れか１項に記載のレベルシフト回路。

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