CN110176926B - 一种或门电路、栅极驱动电路及显示面板 - Google Patents

一种或门电路、栅极驱动电路及显示面板 Download PDF

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Abstract

本发明提供一种或门电路、栅极驱动电路及显示面板，或门电路包括：高电平信号输出模块的输入端用以接收第一逻辑信号和第二逻辑信号，高电平信号输出模块分别与低电平信号输出模块的输入端和高电平信号提供端相连，被配置为当第一逻辑信号和/或第二逻辑信号为高电平信号时，控制低电平信号输出模块处于断开状态，且输出端作为或门电路的输出端输出高电平信号；低电平信号输出模块与低电平信号提供端相连，被配置为当高电平信号输出模块处于断开状态时，输出端作为或门电路的输出端输出低电平信号；高电平信号输出模块及低电平信号输出模块均包括晶体管且晶体管类型相同。本发明能便于简化或门电路的制造工艺，降低或门电路的制造成本。

Description

一种或门电路、栅极驱动电路及显示面板
技术领域
本发明涉及电路技术领域，特别是涉及一种或门电路、一种栅极驱动电路和一种显示面板。
背景技术
目前，在显示领域，或门电路作为常用的逻辑电路常被应用在提供方向扫描信号的栅极驱动电路中。
但是，现有的或门电路一般由两种类型的MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属-氧化物半导体场效应晶体管)晶体管或氧化物TFT(ThinFilm Transistor，薄膜晶体管)晶体管制作而成，例如，现有的或门电路由P型氧化物TFT晶体管和N型氧化物TFT晶体管制作而成，或现有的或门电路由P型MOSFET晶体管和N型MOSFET晶体管制作而成。由于由P型氧化物TFT晶体管和N型氧化物TFT晶体管制作而成的或门电路和由P型MOSFET晶体管和N型MOSFET晶体管制作而成的或门电路制造工艺复杂，导致该或门电路制造成本较高，这导致栅极驱动电路的成本也很高。
发明内容
鉴于上述问题，本发明实施例的目的在于提供一种或门电路、一种栅极驱动电路以及一种显示面板，以解决现有或门电路制造成本高的问题。
为了解决上述问题，本发明实施例公开了一种或门电路，包括高电平信号输出模块和低电平信号输出模块，其中，
所述高电平信号输出模块的输入端用以接收第一逻辑信号和第二逻辑信号，所述高电平信号输出模块分别与所述低电平信号输出模块的输入端和高电平信号提供端相连；所述高电平信号输出模块，被配置为当所述第一逻辑信号和/或所述第二逻辑信号为高电平信号时，控制所述低电平信号输出模块处于断开状态，且所述高电平信号输出模块的输出端作为所述或门电路的输出端输出所述高电平信号提供端提供的高电平信号；当所述第一逻辑信号和所述第二逻辑信号为低电平信号时，所述高电平信号输出模块处于断开状态；
所述低电平信号输出模块与低电平信号提供端相连，所述低电平信号输出模块，被配置为当所述高电平信号输出模块处于断开状态时，所述低电平信号输出模块的输出端作为所述或门电路的输出端输出所述低电平信号提供端提供的低电平信号；
所述高电平信号输出模块及所述低电平信号输出模块均包括晶体管且所述晶体管类型相同。
可选地，所述高电平信号输出模块包括：
第一输出子模块，所述第一输出子模块的控制端接所述第一逻辑信号，所述第一输出子模块的输入端与所述高电平信号提供端相连，所述第一输出子模块的第一输出端与所述低电平信号输出模块的输入端相连，所述第一输出子模块，被配置为当所述第一逻辑信号为高电平信号时，所述第一输出子模块控制所述低电平信号输出模块处于断开状态，所述第一输出子模块的第二输出端输出所述高电平信号提供端提供的高电平信号；当所述第一逻辑信号为低电平信号时，所述第一输出子模块处于断开状态；
第二输出子模块，所述第二输出子模块的控制端接所述第二逻辑信号，所述第二输出子模块的输入端与所述高电平信号提供端相连，所述第二输出子模块的第一输出端与所述低电平信号输出模块的输入端相连，所述第二输出子模块，被配置为当所述第二逻辑信号为高电平信号时，所述第二输出子模块控制所述低电平信号输出模块处于断开状态，所述第二输出子模块的第二输出端输出所述高电平信号提供端提供的高电平信号；当所述第二逻辑信号为低电平信号时，所述第二输出子模块处于断开状态。
可选地，所述第一输出子模块包括：
第一晶体管，所述第一晶体管的控制极接所述第一逻辑信号，所述第一晶体管的第一极接所述高电平信号提供端，所述第一晶体管的第二极作为所述或门电路的输出端；
第二晶体管，所述第二晶体管的控制极接所述第一逻辑信号，所述第二晶体管的第一极与所述低电平信号输出模块的输入端相连，所述第二晶体管的第二极接所述低电平信号提供端。
可选地，所述第二输出子模块包括：
第三晶体管，所述第三晶体管的控制极接所述第二逻辑信号，所述第三晶体管的第一极接所述高电平信号提供端，所述第三晶体管的第二极作为所述或门电路的输出端；
第四晶体管，所述第四晶体管的控制极接所述第二逻辑信号，所述第四晶体管的第一极与所述低电平信号输出模块的输入端相连，所述第四晶体管的第二极接低电平信号提供端。
可选地，所述低电平信号输出模块包括电压控制模块和第五晶体管，其中，
所述电压控制模块的一端与所述高电平信号提供端相连，所述电压控制模块被配置为当所述高电平信号输出模块处于断开状态时，控制所述第五晶体管的控制极与所述高电平信号提供端相连；
所述第五晶体管的控制极分别与所述高电平信号输出模块和所述电压控制模块的另一端相连，所述第五晶体管的第一极接所述低电平信号提供端，所述第五晶体管的第二极作为所述或门电路的输出端。
可选地，所述电压控制模块包括：
第六晶体管，所述第六晶体管与所述低电平信号输出模块及所述高电平信号输出模块中的晶体管类型相同，所述第六晶体管的控制极和第一极分别接所述高电平信号提供端，所述第六晶体管的第二极与所述第五晶体管的控制极连接。
可选地，所述或门电路还包括：
第一电容，所述第一电容的一端与所述第一晶体管的控制极连接，所述第一电容的另一端与所述第一晶体管的第二极连接。
可选地，所述或门电路还包括：
第二电容，所述第二电容的一端与所述第三晶体管的控制极连接，所述第二电容的另一端与所述第三晶体管的第二极连接。
为了解决上述问题，本发明实施例还公开了一种栅极驱动电路，包括高电平信号提供端、低电平信号提供端以及所述的或门电路。
为了解决上述问题，本发明实施例还公开了一种显示面板，包括所述的栅极驱动电路。
本发明实施例包括以下优点：设置或门电路包括高电平信号输出模块和低电平信号输出模块，其中，高电平信号输出模块的输入端用以接收第一逻辑信号和第二逻辑信号，高电平信号输出模块分别与低电平信号输出模块的输入端和高电平信号提供端相连；高电平信号输出模块，被配置为当第一逻辑信号和/或第二逻辑信号为高电平信号时，控制低电平信号输出模块处于断开状态，且高电平信号输出模块的输出端作为或门电路的输出端输出高电平信号提供端提供的高电平信号；当第一逻辑信号和第二逻辑信号为低电平信号时，高电平信号输出模块处于断开状态；低电平信号输出模块与低电平信号提供端相连，低电平信号输出模块，被配置为当高电平信号输出模块处于断开状态时，低电平信号输出模块的输出端作为或门电路的输出端输出低电平信号提供端提供的低电平信号；高电平信号输出模块及低电平信号输出模块均包括晶体管且晶体管类型相同。本发明实施例通过高电平信号输出模块和低电平信号输出模块实现逻辑或的功能，且高电平信号输出模块和低电平信号输出模块由相同类型晶体管构成，即本发明实施例的或门电路由相同类型晶体管构成，能够极大简化或门电路的制造工艺，降低了或门电路的制造成本。
附图说明
图1是本发明的一种或门电路实施例的结构框图；
图2是本发明的一种或门电路实施例的结构示意图；
图3是本发明的另一种或门电路实施例的结构示意图；
图4是本发明的一种或门电路实施例的信号波形示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图1，其示出了本发明的一种或门电路实施例的结构框图，该或门电路具体可以包括高电平信号输出模块10和低电平信号输出模块20，其中，高电平信号输出模块10的输入端用以接收第一逻辑信号U1和第二逻辑信号U2，高电平信号输出模块10分别与低电平信号输出模块20的输入端和高电平信号提供端VGH相连；高电平信号输出模块10，被配置为当第一逻辑信号U1和/或第二逻辑信号U2为高电平信号时，高电平信号输出模块10工作，高电平信号输出模块10控制低电平信号输出模块20处于断开状态，低电平信号输出模块20不工作，且高电平信号输出模块10的输出端作为或门电路的输出端输出高电平信号提供端VGH提供的高电平信号；当第一逻辑信号U1和第二逻辑信号U2为低电平信号时，高电平信号输出模块10处于断开状态，高电平信号输出模块10不工作；低电平信号输出模块20与低电平信号提供端VGL相连，低电平信号输出模块20，被配置为当高电平信号输出模块10处于断开状态时，低电平信号输出模块20工作，低电平信号输出模块20的输出端作为或门电路的输出端输出低电平信号提供端VGL提供的低电平信号；高电平信号输出模块10及低电平信号输出模块20均包括晶体管且晶体管类型相同。其中，图1中，或门电路的输出端输出信号为U0。
其中，当第一逻辑信号U1和/或第二逻辑信号U2为高电平信号时，高电平信号输出模块10控制低电平信号输出模块20处于断开状态，可以防止低电平信号输出模块20输出低电平信号。
本发明实施例通过高电平信号输出模块10和低电平信号输出模块20实现逻辑或的功能，且高电平信号输出模块10和低电平信号输出模块20由相同类型晶体管构成，即本发明实施例的或门电路由相同类型晶体管构成，能够极大简化或门电路的制造工艺，降低或门电路的制造成本。
可选地，在本发明的一个实施例中，参照图2，高电平信号输出模块10可以包括：第一输出子模块11，第一输出子模块11的控制端接第一逻辑信号U1，第一输出子模块11的输入端与高电平信号提供端VGH相连，第一输出子模块11的第一输出端与低电平信号输出模块20的输入端相连，第一输出子模块11，被配置为当第一逻辑信号U1为高电平信号时，第一输出子模块11工作，第一输出子模块11控制低电平信号输出模块20处于断开状态，第一输出子模块11的第二输出端输出高电平信号提供端VGH提供的高电平信号；当第一逻辑信号U1为低电平信号时，第一输出子模块11处于断开状态，第一输出子模块11不工作；第二输出子模块12，第二输出子模块12的控制端接第二逻辑信号U2，第二输出子模块12的输入端与高电平信号提供端VGH相连，第二输出子模块12的第一输出端与低电平信号输出模块20的输入端相连，第二输出子模块12，被配置为当第二逻辑信号U2为高电平信号时，第二输出子模块12工作，第二输出子模块12控制低电平信号输出模块20处于断开状态，第二输出子模块12的第二输出端输出高电平信号提供端VGH提供的高电平信号；当第二逻辑信号U2为低电平信号时，第二输出子模块12处于断开状态，第二输出子模块12不工作。这样，当第一逻辑信号U1为高电平信号时，只有第一输出子模块11输出高电平信号，当第二逻辑信号U2为高电平信号时，只有第二输出子模块12输出高电平信号，实现当所述第一逻辑信号U1和/或所述第二逻辑信号U2为高电平信号时，或门电路输出高电平信号的逻辑或功能，且可以降低或门电路的工作功率。
可选地，在本发明的一个实施例中，参照图2，第一输出子模块11可以包括：第一晶体管T1，第一晶体管T1的控制极接第一逻辑信号U1，第一晶体管T1的第一极接高电平信号提供端VGH，第一晶体管T1的第二极作为或门电路的输出端；第二晶体管T2，第二晶体管T2的控制极接第一逻辑信号U1，第二晶体管T2的第一极与低电平信号输出模块20的输入端相连，第二晶体管T2的第二极接低电平信号提供端VGL。
可选地，在本发明的一个实施例中，参照图2，第二输出子模块12可以包括：第三晶体管T3，第三晶体管T3的控制极接第二逻辑信号U2，第三晶体管T3的第一极接高电平信号提供端VGH，第三晶体管T3的第二极作为或门电路的输出端；第四晶体管T4，第四晶体管T4的控制极接第二逻辑信号U2，第四晶体管T4的第一极与低电平信号输出模块20的输入端相连，第四晶体管T4的第二极接低电平信号提供端VGL。
可选地，在本发明的一个实施例中，参照图2，低电平信号输出模块20可以包括电压控制模块21和第五晶体管T5，其中，电压控制模块21的一端与高电平信号提供端VGH相连，电压控制模块21被配置为当高电平信号输出模块10处于断开状态时，控制第五晶体管T5的控制极与高电平信号提供端VGH相连；第五晶体管T5的控制极分别与高电平信号输出模块10和电压控制模块21的另一端相连，第五晶体管T5的第一极接低电平信号提供端VGL，第五晶体管T5的第二极作为或门电路的输出端。
可选地，在本发明的一个实施例中，参照图2，电压控制模块21可以包括：第六晶体管T6，第六晶体管T6与低电平信号输出模块20及高电平信号输出模块10中的晶体管类型相同，第六晶体管T6的控制极和第一极分别接高电平信号提供端VGH，第六晶体管T6的第二极与第五晶体管T5的控制极连接。此时，第四晶体管T4的宽长比大于第六晶体管T6的宽长比，当第一逻辑信号U1和第二逻辑信号U2为高电平信号时，可以确保第四晶体管T4控制第五晶体管T5处于断开状态。由于第六晶体管T6采用二极管接法，因此，本发明实施例中的电压控制模块21也可以由二极管构成。
由于图2中，各晶体管的控制极均有相应的控制信号，各晶体管均不会出现栅源电压Vgs＝0v的状态，因此，即便本发明实施中各晶体管采用耗尽型的氧化物TFT晶体管，由于各晶体管不存在栅源电压Vgs＝0v的状态，将不会出现耗尽型的氧化物TFT晶体管不受控制而导通的情况，本发明实施例的或门电路具有更高的稳定性和可靠性。
可选地，在本发明的另一个实施例中，参照图3，或门电路还可以包括：第一电容C1，第一电容C1的一端与第一晶体管T1的控制极连接，第一电容C1的另一端与第一晶体管T1的第二极连接。其中，第一电容C1可以使得第一晶体管T1充分导通，使得或门电路在输出低电平信号后转输出高电平信号时具有更快的转换速度，且可以降低由第一晶体管T1的阈值电压带来的或门电路输出电压损失。
可选地，在本发明的另一个实施例中，参照图3，或门电路还可以包括：第二电容C2，第二电容C2的一端与第三晶体管T3的控制极连接，第二电容C2的另一端与第三晶体管T3的第二极连接。其中，第二电容C2可以使得第二晶体管T2充分导通，使得或门电路在输出低电平信号后转输出高电平信号时具有更快的转换速度，且可以降低由第二晶体管T2的阈值电压带来的或门电路输出电压损失。
可选地，本发明实施例中的晶体管可以为N型氧化物TFT晶体管或N型MOSFET晶体管。需要说明的是，本发明实施例中的或门电路既可以由N型氧化物TFT晶体管或N型MOSFET晶体管构成，本发明实施例中的或门电路还可以由P型氧化物TFT晶体管、P型MOSFET晶体管或其它晶体管构成。其中，当或门电路由P型氧化物TFT晶体管或P型MOSFET晶体管构成时，只需调整或门电路中各晶体管与高电平信号提供端VGH、低电平信号提供端VGL的连接关系即可。
可选地，在本发明的一个实施例中，参照图2和图3，高电平信号输出模块10中的晶体管和低电平信号输出模块20中的晶体管为N型氧化物TFT晶体管。具体地，图2和图3中或门电路的工作原理为：
当第一逻辑信号U1为高电平信号(例如U1＝1)，第二逻辑信号U2为低电平信号(例如U2＝0)时，第一晶体管T1和第二晶体管T2导通，第三晶体管T3和第四晶体管T4处于断开状态，第五晶体管T5的栅极为低电平，第五晶体管T5处于断开状态，或门电路的输出端输出信号U0为高电平信号(例如U0＝1)；同理，当第二逻辑信号U2为高电平信号(例如U2＝1)，第一逻辑信号U1为低电平信号(例如U1＝0)时，第一晶体管T1和第二晶体管T2处于断开状态，第三晶体管T3和第四晶体管T4导通，第五晶体管T5的栅极为低电平，第五晶体管T5处于断开状态，或门电路的输出端输出信号U0为高电平信号；当第一逻辑信号U1和第二逻辑信号U2都为高电平信号时，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4导通，第五晶体管T5的栅极为低电平，第五晶体管T5处于断开状态，或门电路的输出端输出信号U0为高电平信号；由于第四晶体管T4的宽长比大于第六晶体管T6的宽长比，即便在第一逻辑信号U1和第二逻辑信号都为高电平信号时第六晶体管T6导通，由于第四晶体管T4和第六晶体管T6的电阻分压关系，第五晶体管T5的栅极仍然因为第四晶体管T4的导通而保持低电平，因此，第五晶体管T5处于断开状态，从而不会影响或门电路的输出端输出高电平信号。
当第一逻辑信号U1和第二逻辑信号U2都为低电平信号时，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4处于断开状态，第五晶体管T5的栅极为高电平，第五晶体管T5导通，或门电路的输出端输出信号U0为低电平信号(例如U0＝0)；由于第六晶体管T6采用二极管接法(栅极和漏极相连)，所以第六晶体管T6导通使得第五晶体管T5的栅极保持高电平。
上述图2和图3中或门电路的信号波形图如图4所示，由图4可看出，当第一逻辑信号U1和第二逻辑信号U2都为低电平信号时，或门电路的输出端输出信号U0为低电平信号，当第一逻辑信号U1和/或第二逻辑信号U2为高电平信号时，或门电路的输出端输出信号U0为高电平信号。
本发明实施例还公开了一种栅极驱动电路，包括高电平信号提供端、低电平信号提供端以及上述的或门电路。
本发明实施例还公开了一种显示面板，包括上述的栅极驱动电路。
本发明实施例包括以下优点：设置或门电路包括高电平信号输出模块和低电平信号输出模块，其中，高电平信号输出模块的输入端用以接收第一逻辑信号和第二逻辑信号，高电平信号输出模块分别与低电平信号输出模块的输入端和高电平信号提供端相连；高电平信号输出模块，被配置为当第一逻辑信号和/或第二逻辑信号为高电平信号时，控制低电平信号输出模块处于断开状态，且高电平信号输出模块的输出端作为或门电路的输出端输出高电平信号提供端提供的高电平信号；当第一逻辑信号和第二逻辑信号为低电平信号时，高电平信号输出模块处于断开状态；低电平信号输出模块与低电平信号提供端相连，低电平信号输出模块，被配置为当高电平信号输出模块处于断开状态时，低电平信号输出模块的输出端作为或门电路的输出端输出低电平信号提供端提供的低电平信号；高电平信号输出模块及低电平信号输出模块均包括晶体管且晶体管类型相同。本发明实施例通过高电平信号输出模块和低电平信号输出模块实现逻辑或的功能，且高电平信号输出模块和低电平信号输出模块由相同类型晶体管(例如N型氧化物TFT晶体管、N型MOSFET晶体管、P型氧化物TFT晶体管、P型MOSFET晶体管)构成，即本发明实施例的或门电路由相同类型晶体管构成，且本发明实施例的或门电路可以仅由五个晶体管构成，结构简单，能够极大简化或门电路的制造工艺，降低了或门电路的制造成本。
对于栅极驱动电路实施例和显示面板实施例而言，由于其包括或门电路实施例，所以描述的比较简单，相关之处参见或门电路实施例的部分说明即可。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种或门电路、一种栅极驱动电路和一种显示面板，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种或门电路，其特征在于，包括高电平信号输出模块和低电平信号输出模块，其中，
所述高电平信号输出模块的输入端用以接收第一逻辑信号和第二逻辑信号，所述高电平信号输出模块分别与所述低电平信号输出模块的输入端和高电平信号提供端相连；所述高电平信号输出模块，被配置为当所述第一逻辑信号和/或所述第二逻辑信号为高电平信号时，控制所述低电平信号输出模块处于断开状态，且所述高电平信号输出模块的输出端作为所述或门电路的输出端输出所述高电平信号提供端提供的高电平信号；当所述第一逻辑信号和所述第二逻辑信号为低电平信号时，所述高电平信号输出模块处于断开状态；
所述低电平信号输出模块与低电平信号提供端相连，所述低电平信号输出模块，被配置为当所述高电平信号输出模块处于断开状态时，所述低电平信号输出模块的输出端作为所述或门电路的输出端输出所述低电平信号提供端提供的低电平信号；
所述高电平信号输出模块及所述低电平信号输出模块均包括晶体管且所述晶体管类型相同。
2.根据权利要求1所述的或门电路，其特征在于，所述高电平信号输出模块包括：
第一输出子模块，所述第一输出子模块的控制端接所述第一逻辑信号，所述第一输出子模块的输入端与所述高电平信号提供端相连，所述第一输出子模块的第一输出端与所述低电平信号输出模块的输入端相连，所述第一输出子模块，被配置为当所述第一逻辑信号为高电平信号时，所述第一输出子模块控制所述低电平信号输出模块处于断开状态，所述第一输出子模块的第二输出端输出所述高电平信号提供端提供的高电平信号；当所述第一逻辑信号为低电平信号时，所述第一输出子模块处于断开状态；
第二输出子模块，所述第二输出子模块的控制端接所述第二逻辑信号，所述第二输出子模块的输入端与所述高电平信号提供端相连，所述第二输出子模块的第一输出端与所述低电平信号输出模块的输入端相连，所述第二输出子模块，被配置为当所述第二逻辑信号为高电平信号时，所述第二输出子模块控制所述低电平信号输出模块处于断开状态，所述第二输出子模块的第二输出端输出所述高电平信号提供端提供的高电平信号；当所述第二逻辑信号为低电平信号时，所述第二输出子模块处于断开状态。
3.根据权利要求2所述的或门电路，其特征在于，所述第一输出子模块包括：
第一晶体管，所述第一晶体管的控制极接所述第一逻辑信号，所述第一晶体管的第一极接所述高电平信号提供端，所述第一晶体管的第二极作为所述或门电路的输出端；
第二晶体管，所述第二晶体管的控制极接所述第一逻辑信号，所述第二晶体管的第一极与所述低电平信号输出模块的输入端相连，所述第二晶体管的第二极接所述低电平信号提供端。
4.根据权利要求2所述的或门电路，其特征在于，所述第二输出子模块包括：
第三晶体管，所述第三晶体管的控制极接所述第二逻辑信号，所述第三晶体管的第一极接所述高电平信号提供端，所述第三晶体管的第二极作为所述或门电路的输出端；
第四晶体管，所述第四晶体管的控制极接所述第二逻辑信号，所述第四晶体管的第一极与所述低电平信号输出模块的输入端相连，所述第四晶体管的第二极接低电平信号提供端。
5.根据权利要求1所述的或门电路，其特征在于，所述低电平信号输出模块包括电压控制模块和第五晶体管，其中，
所述电压控制模块的一端与所述高电平信号提供端相连，所述电压控制模块被配置为当所述高电平信号输出模块处于断开状态时，控制所述第五晶体管的控制极与所述高电平信号提供端相连；
所述第五晶体管的控制极分别与所述高电平信号输出模块和所述电压控制模块的另一端相连，所述第五晶体管的第一极接所述低电平信号提供端，所述第五晶体管的第二极作为所述或门电路的输出端。
6.根据权利要求5所述的或门电路，其特征在于，所述电压控制模块包括：
第六晶体管，所述第六晶体管与所述低电平信号输出模块及所述高电平信号输出模块中的晶体管类型相同，所述第六晶体管的控制极和第一极分别接所述高电平信号提供端，所述第六晶体管的第二极与所述第五晶体管的控制极连接。
7.根据权利要求3所述的或门电路，其特征在于，还包括：
第一电容，所述第一电容的一端与所述第一晶体管的控制极连接，所述第一电容的另一端与所述第一晶体管的第二极连接。
8.根据权利要求4所述的或门电路，其特征在于，还包括：
第二电容，所述第二电容的一端与所述第三晶体管的控制极连接，所述第二电容的另一端与所述第三晶体管的第二极连接。
9.一种栅极驱动电路，其特征在于，包括高电平信号提供端、低电平信号提供端以及权利要求1至8中任一项所述的或门电路。
10.一种显示面板，包括权利要求9所述的栅极驱动电路。
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