JP5095741B2 - Ｎａｎｄゲートを備えたｎｂｔｉ耐性を有するメモリセル - Google Patents

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Description

この開示はメモリセルに関し、より具体的にはメモリセル内でのトランジスタ故障の回避に関する。
回路技術が進展するにつれ、トランジスタは長さ、幅又は厚さにおいて小さくなっている。トランジスタの縮小は、回路の動作に悪影響を及ぼす１つ又は複数の効果を生じさせ得る。負バイアス温度不安定性（negative bias temperature instability；ＮＢＴＩ）として知られる現象はトランジスタ故障の一要因である。ＮＢＴＩは、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタにおいて、ゲートの電圧が負（論理入力“０”）にあるときに発生する。ＮＢＴＩはトランジスタの劣化を引き起こし、その使用可能な寿命を短縮する。
トランジスタに基づく他の回路と同様に、メモリセルはＮＢＴＩ現象によって悪影響を受ける。変形例が存在するが、典型的なメモリセルは、第１のインバータの出力が第２のインバータの入力に結合され且つ第２のインバータの出力が第１のインバータの入力に結合されるように構成された２つのインバータから成る。このような構成では、これらインバータの一方は常にその入力に負電圧（論理入力“０”）を有し、ＮＢＴＩ劣化をもたらす。最良の場合の劣化は、各インバータの値が５０％の時間だけ“０”であるときに得られる。これは、双方のＰＭＯＳトランジスタが同一の速さで劣化することを意味する。メモリセルの上記構成のため、５０％未満の劣化速度を達成することは実現不可能である。
故に、メモリセルに関するＮＢＴＩ関連問題を解決することが依然として望まれている。
ＮＢＴＩ耐性を有するメモリセルを提供する。
一態様に従ってメモリセルが提供される。当該メモリセルは複数のＮＡＮＤゲートを有する。各ＮＡＮＤゲートは、第１のｐ型トランジスタ及び第２のｐ型トランジスタ、第１のｎ型トランジスタ及び第２のｎ型トランジスタ、第１の入力、第２の入力、及び出力を有する。前記複数のＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの出力は、前記複数のＮＡＮＤゲートのうちの他のＮＡＮＤゲートの入力のうちの１つに結合される。
以上の態様及びこの開示に伴う利点の多くは、添付の図面と併せて以下の詳細な説明を参照することによって、より十分に理解され、より容易に認識される。図面においては、特に断らない限り、様々な図の全体を通して、同様の部分には同様の参照符号を付する。
従来技術に従ったＳＲＡＭメモリセルを示す図である。 従来技術に従ったＳＲＡＭメモリセルを示す図である。 従来技術に従ったＳＲＡＭメモリセルを示す図である。 一部の実施形態に従った、３つの２入力ＮＡＮＤゲートを含むＮＡＮＤベースのメモリセルを示す図である。 従来技術に従った２入力ＮＡＮＤゲート及び等価トランジスタ回路を示す図である。 一部の実施形態に従った、４つの３入力ＮＡＮＤゲートを含むＮＡＮＤベースのメモリセルを示す図である。 従来技術に従った３入力ＮＡＮＤゲート及び等価トランジスタ回路を示す図である。 一部の実施形態に従った、図２のＮＡＮＤベースのメモリセルのうちの２つを含むメモリセルを示す図である。 一部の実施形態に従った、異なる種類のメモリセル間で遅延を比較するグラフである。 一部の実施形態に従った、異なる種類のメモリセル間で電力を比較するグラフである。 一部の実施形態に従った、異なる種類のメモリセル間で面積を比較するグラフである。 一部の実施形態に従った、完全に複製された図１Ｃのメモリセルを含むメモリセルを示す図である。 一部の実施形態に従った、完全には複製されていない図１Ｃのメモリセルを含むメモリセルを示す図である。 一部の実施形態に従った、図４のメモリセルを用いるプロセッサベースのシステムを示すブロック図である。
ここで説明する実施形態によって、従来技術に係るメモリセルに共通した背中合わせのインバータ配置をリング状の複数のＮＡＮＤゲートで置き換えたＮＢＴＩ耐性を有する（NBTI-resilient）メモリセルを開示する。この新規のメモリセルにおいては、複数のＮＡＮＤゲートが、該複数のＮＡＮＤゲートのうちの１つがその出力に“０”を有し、残りのＮＡＮＤゲートがそれらの出力に“１”を有するように配置される。この新規のメモリセルを用いると、劣化速度が低減される。この恩恵により、新規のメモリセルではトランジスタの劣化を不具にするための保護周波数帯（guard-banding）が排除あるいは減少され、メモリセルの動作周波数が高められ得る。
以下の詳細な説明においては、ここで説明する主題を実施し得る具体的な実施形態を例示する添付の図面を参照する。しかしながら、理解されるように、この開示を読んだ当業者にはその他の実施形態も明らかになる。故に、以下の詳細な説明は限定的な意味で解釈されるべきではなく、この開示の範囲は請求項によって定められる。
図１Ａ、１Ｂ及び１Ｃは、従来技術に従ったスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを示している。ＳＲＡＭセル１０Ａ（図１Ａ）は２ポートメモリセルであり、２つの背中合わせのインバータ１２Ａ及び１２Ｂと、アクセストランジスタ１４Ａ及び１４Ｂ（第１のポートアクセス）と、アクセストランジスタ１６Ａ及び１６Ｂ（第２のポートアクセス）とを含んでいる。第１のポートアクセスでは、相補的なビット線ＢＬ１及びＢＬ１＃がそれぞれアクセストランジスタ１４Ａ及び１４Ｂに接続され、ワード線ＷＬ１がアクセストランジスタ１４Ａ及び１４Ｂのゲートに接続されている。第２のポートアクセスでは、相補的なビット線ＢＬ２及びＢＬ２＃がそれぞれアクセストランジスタ１６Ａ及び１６Ｂに接続され、ワード線ＷＬ２がアクセストランジスタ１６Ａ及び１６Ｂのゲートに接続されている。ビット線ＢＬ１（ＢＬ２）及びＢＬ１＃（ＢＬ２＃）は、一方のビット線が“１”又は“０”の値を伝送し、他方のビット線がその相補形である“０”又は“１”の値を伝送するので、相補型ビット線として知られている。
ＳＲＡＭメモリセル１０Ｂ（図１Ｂ）においては、インバータ１２Ａ及び１２Ｂはトランジスタ１８Ａ、１８Ｂ、２２Ａ及び２２Ｂで置き換えられている。（ＳＲＡＭメモリセル１０Ａ及びＳＲＡＭメモリセル１０Ｂは等価な回路であり、ここではこの回路をＳＲＡＭメモリセル１０又はメモリセル１０と呼ぶ。）メモリセル１０内のトランジスタは金属酸化物半導体電界効果トランジスタすなわちＭＯＳＦＥＴである。トランジスタ１４Ａ、１４Ｂ、１６Ａ、１６Ｂ、２２Ａ及び２２Ｂは、ＮＭＯＳトランジスタとしても知られるｎ型ＭＯＳＦＥＴであり、トランジスタ１８Ａ及び１８Ｂは、ＰＭＯＳトランジスタとしても知られるｐ型ＭＯＳＦＥＴである。メモリセル１０は２つのポート及び２組のアクセストランジスタを有するので、２ポートセルとして知られている。
図１Ｃには、従来技術に従った単一ポートメモリセルが示されている。メモリセル２０は、単一のワード線ＷＬと、一対の相補型ビット線ＢＬ及びＢＬ＃と、一対のＮＭＯＳトランジスタであるアクセストランジスタ２４Ａ及び２４Ｂとを含んでいる。トランジスタ２６Ａ及び２６ＢはＰＭＯＳトランジスタであり、トランジスタ２８Ａ及び２８ＢはＮＭＯＳトランジスタである。メモリセル２０は故に、６個のＭＯＳＦＥＴ、すなわち、２つのＰＭＯＳトランジスタ及び４つのＮＭＯＳトランジスタで構成されている。
アクセストランジスタ２４Ａ及び２４Ｂは、ワード線ＷＬの活性化によってターンオンされ、ビット線ＢＬ／ＢＬ＃とメモリセル２０の残りの部分との間のアクセスを可能にする。アクセストランジスタ２４Ａ及び２４Ｂは、イネーブルにされると、ビット線ＢＬ及びＢＬ＃を図１ＣにおいてＶ１及びＶ２で示された相補的なセル値に結合する。メモリセル２０の値Ｖ１はセルの一方側（トランジスタ２６Ａ及び２８Ａのドレイン端子）に格納され、このメモリセル値の相補値Ｖ２はセルの他方側（トランジスタ２６Ｂ及び２８Ｂのドレイン端子）に格納される。メモリセル２０が値“０”（Ｖ１＝０）を格納するとき、ＰＭＯＳトランジスタ２６Ｂのゲートの電圧は負（論理入力“０”）である。相補電圧Ｖ２は値“１”であり、ＰＭＯＳトランジスタ２６Ａのゲートの電圧を正にする。メモリセル２０が値“１”（Ｖ１＝１）を格納するとき、ＰＭＯＳトランジスタ２６Ｂのゲートの電圧は正（論理入力“１”）である。相補電圧Ｖ２は値“０”であり、ＰＭＯＳトランジスタ２６Ａのゲートの電圧を負（論理入力“０”）にする。故に、メモリセル内のＰＭＯＳ及びＮＭＯＳトランジスタの背中合わせの構成によれば、ＰＭＯＳトランジスタの一方は所与の時間に値“０”すなわち負電圧を有することになる。
上述のように、ＰＭＯＳトランジスタはそのゲート電圧が負のとき、負バイアス温度不安定性（ＮＢＴＩ）として知られる現象によって劣化する。例えば上述のメモリセル１０及び２０等のメモリセルは、ＰＭＯＳ及びＮＭＯＳトランジスタからなる固有の構成のために２つのＰＭＯＳトランジスタのうちの一方が所与の時点で負電圧を有するので、この現象を回避することができない。
メモリセル１０及び２０の寿命は、一方のＰＭＯＳトランジスタ（１８Ａ又は２６Ａ）が劣化する時間と第２のＰＭＯＳトランジスタ（１８Ｂ又は２６Ｂ）が劣化する時間とが均衡するようにして最適化され得る。この均衡化は、メモリセル内の各ＰＭＯＳトランジスタが５０％の時間だけ劣化することを確保するものである。
メモリセルがより多くのＰＭＯＳトランジスタを含む場合、各ＰＭＯＳトランジスタ間での同様の均衡化は、理論的に、ＮＢＴＩの影響を低減する。例えば、図２は一部の実施形態に従ったＮＡＮＤベースのメモリセル５０である。単一ポートのメモリセルであるＮＡＮＤベースのメモリセル５０は、３つの２入力ＮＡＮＤゲート３０Ａ、３０Ｂ及び３０Ｃ（集合的にＮＡＮＤゲート群３０）を含んでいる。ＮＡＮＤゲート群３０は、１つのＮＡＮＤゲートの出力が他の２つのＮＡＮＤゲートに入力として供給されるように構成されている。この構成により、１つのＮＡＮＤゲートが値“０”をその出力に供給するとき、残りの２つのＮＡＮＤゲートは値“１”を供給する。例えば、ＮＡＮＤゲート３０Ａが値“０”をその出力に供給するとき、ＮＡＮＤゲート３０Ｂ及び３０Ｃは値“１”をそれらの出力に供給する。
３つのアクセストランジスタ３２Ａ、３２Ｂ及び３２Ｃ（集合的にアクセストランジスタ群３２）が、それぞれ、ＮＡＮＤゲート３０Ａ、３０Ｂ及び３０Ｃの出力に接続されており、ワード線ＷＬが各ＮＡＮＤゲートの出力をそれぞれのビット線ＢＬ１、ＢＬ２又はＢＬ３へとゲーティングする。図２の構成において、メモリセル５０は相補型ビット線を含んでいない。
メモリセル５０は単一ポートメモリセルである。ビット線（ポート当たり３本）、アクセストランジスタ（ポート当たり３個）、及びワード線（ポート当たり１本）を追加することにより、更なるポートがサポートされてもよい（２ポートメモリセルの一例として図１Ａ及び１Ｂを参照）。
インバータ１２Ａ及び１２Ｂと同様に、ＮＡＮＤゲート３０Ａは等価トランジスタ回路を用いて記述され得る。図３には、第１の入力（入力１）、第２の入力（入力２）及び出力を有する２入力ＮＡＮＤゲート３０が示されている。等価回路３４は、図示のように構成された２つのＰＭＯＳトランジスタ３６Ａ及び３６Ｂと２つのＮＭＯＳトランジスタ３８Ａ及び３８Ｂとを含んでいる。第１の入力（入力１）は、ＮＭＯＳトランジスタ３８ＡのゲートとＰＭＯＳトランジスタ３６Ｂのゲートとに接続されている。第２の入力（入力２）は、ＮＭＯＳトランジスタ３８ＢのゲートとＰＭＯＳトランジスタ３６Ａのゲートとに接続されている。出力は、ＰＭＯＳトランジスタ３６Ａ及び３６ＢのドレインとＮＭＯＳトランジスタ３８Ａのドレインとに接続されている。２入力ＮＡＮＤゲートは、故に、２つのＰＭＯＳトランジスタ及び２つのＮＭＯＳトランジスタを含んでいる。
回路３４が示すように、第２の入力（入力２）が論理“０”であるとき、ＰＭＯＳトランジスタ３６Ａは負である。第１の入力（入力１）が論理“０”であるとき、ＰＭＯＳトランジスタ３６Ｂは負である。故に、ＮＡＮＤゲート３０への入力の何れか又は双方が“０”であるとき、ＮＡＮＤゲートの幾らかのＮＢＴＩ劣化が発生し得る。
図２に戻って、メモリセル５０のＮＡＮＤゲート群３０の構成は、１つのＮＡＮＤゲートが“０”を出力するときに他の２つのゲートが“１”を供給することを確実にしている。各ＮＡＮＤゲート３０の出力は他のＮＡＮＤゲート各々の入力に結合されているので、６個の入力のうちの２つ、すなわち、１／３は“０”を有することになり、それに含まれるＰＭＯＳトランジスタは平均して、従来のメモリセル１０又は２０においてのように半分の時間ではなく、３３％の時間だけ劣化する。
メモリセル５０はメモリセル１０又は２０より大きいが、メモリセル５０は、より多くのＰＭＯＳトランジスタを有するのでＮＴＢＩ耐性がより大きい。新規のメモリセル５０は、３個のＮＭＯＳアクセストランジスタ３２に加えて、６個のＰＭＯＳトランジスタ及び６個のＮＭＯＳトランジスタを含んでいる（各ＮＡＮＤゲート３０から各々２個）。各々が２個のＰＭＯＳトランジスタを有するメモリセル１０（図１Ａ及び１Ｂ）及び２０（図１Ｃ）とは異なり、新規のメモリセル５０は６個のＰＭＯＳトランジスタを有する。
図２のＮＡＮＤゲート群３０の出力の各々は、１つのＮＡＮＤゲートが値“０”をその出力に供給するときに他の２つのＮＡＮＤゲートが値“１”を供給するように、他のＮＡＮＤゲートの入力に接続されている。このことは、メモリセル５０内のＰＭＯＳトランジスタの３３％が同時に劣化することを意味する。表１は、ＮＡＮＤゲート３０Ａが値“１”を双方の入力に有するときの入力及び出力を列挙している。
Figure 0005095741
 図４は、一部の実施形態に従った第２のＮＡＮＤベースのメモリセル６０を示している。ＮＡＮＤベースのメモリセル６０は単一ポートのメモリセルであり、４つの３入力ＮＡＮＤゲート４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄ（集合的にＮＡＮＤゲート群４０）を含んでいる。図２においてのように、メモリセル６０のＮＡＮＤゲート群４０は、１つのＮＡＮＤゲートの出力が、この場合には３つのＮＡＮＤゲートである残りのＮＡＮＤゲートに入力として供給されるように構成されている。例えば、ＮＡＮＤゲート４０Ｂが値“０”を出力するとき、ＮＡＮＤゲート４０Ａ、４０Ｃ及び４０Ｄは値“１”を出力する。
４つのアクセストランジスタ４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄ（集合的にアクセストランジスタ群４２）が、それぞれ、ＮＡＮＤゲート４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの出力に接続されており、ワード線ＷＬが各ＮＡＮＤゲートの出力をそれぞれのビット線ＢＬ１、ＢＬ２、ＢＬ３又はＢＬ４へとゲーティングする。図４の構成において、メモリセル６０は相補型ビット線を含んでいない。
メモリセル６０は単一ポートメモリセルである。ビット線（ポート当たり４本）、アクセストランジスタ（ポート当たり４個）、及びワード線（ポート当たり１本）を追加することにより、更なるポートがサポートされてもよい。
図５には、第１の入力（入力１）、第２の入力（入力２）、第３の入力（入力３）及び出力を有する３入力ＮＡＮＤゲート４０が示されている。等価回路４４は、図示のように構成された３つのＰＭＯＳトランジスタ４６Ａ、４６Ｂ及び４６Ｃと３つのＮＭＯＳトランジスタ４８Ａ、４８Ｂ及び４８Ｃとを含んでいる。第１の入力（入力１）は、ＮＭＯＳトランジスタ４８ＡのゲートとＰＭＯＳトランジスタ４６Ｃのゲートとに接続されている。第２の入力（入力２）は、ＮＭＯＳトランジスタ４８ＢのゲートとＰＭＯＳトランジスタ４６Ｂのゲートとに接続されている。第３の入力（入力３）は、ＮＭＯＳトランジスタ４８ＣのゲートとＰＭＯＳトランジスタ４６Ａのゲートとに接続されている。出力は、ＰＭＯＳトランジスタ４６Ａ、４６Ｂ及び４６ＣのドレインとＮＭＯＳトランジスタ４８Ａのドレインとに接続されている。３入力ＮＡＮＤゲートは、故に、３つのＰＭＯＳトランジスタ及び３つのＮＭＯＳトランジスタを含んでいる。
回路４４が示すように、第３の入力（入力３）が論理“０”であるとき、ＰＭＯＳトランジスタ４６Ａは負である。第２の入力（入力２）が論理“０”であるとき、ＰＭＯＳトランジスタ４６Ｂは負である。第１の入力（入力１）が論理“０”であるとき、ＰＭＯＳトランジスタ４６Ｃは負である。故に、ＮＡＮＤゲート４０への入力の何れかが“０”であるとき、ＮＡＮＤゲートの幾らかのＮＢＴＩ劣化が発生し得る。
図４に戻って、メモリセル６０のＮＡＮＤゲート群４０の構成は、１つのＮＡＮＤゲートが“０”を出力するときに他の３つのゲートが“１”を供給することを確実にしている。各ＮＡＮＤゲート４０の出力は他のＮＡＮＤゲート各々の入力に結合されているので、１２個の入力のうちの３つ、すなわち、１／４が“０”を有することになり、それに含まれるＰＭＯＳトランジスタは平均して、従来のメモリセル１０又は２０においてのように半分の時間や、ＮＡＮＤベースのメモリセル５０（図２）においてのように３３％の時間ではなく、２５％の時間だけ劣化する。
図４のＮＡＮＤゲート群４０の出力の各々は、１つのＮＡＮＤゲートが値“０”をその出力に供給するときに他の３つのＮＡＮＤゲートが値“１”を供給するように、他のＮＡＮＤゲートの入力に接続されている。このことは、メモリセル６０内のＰＭＯＳトランジスタの２５％が同時に劣化することを意味する。表２は、ＮＡＮＤゲート４０Ａが値“１”を３つの入力全てに有するときの入力及び出力を列挙している。
Figure 0005095741
 ３つの２入力ＮＡＮＤベースのメモリセル５０及び４つの３入力ＮＡＮＤベースのメモリセル６０は同様に、要求に応じて一層大きい構成に拡張され得る。１つのＮＡＮＤゲートの追加ごとに、セル内に更なるＰＭＯＳトランジスタが存在することになるので、ＰＭＯＳトランジスタの数が増加され、付随するＮＢＴＩ劣化が低減され得る。
メモリセル５０及び６０はメモリセル２０より大きい。アクセストランジスタを除くと、単一ポートメモリセル２０（図１Ｃ）は４個のトランジスタ（２個のＮＭＯＳ、２個のＰＭＯＳ）を有し；メモリセル５０（図２）は１２個のトランジスタ（６個のＮＭＯＳ、６個のＰＭＯＳ）を有し；メモリセル６０（図４）は２４個のトランジスタ（１２個のＮＭＯＳ、１２個のＰＭＯＳ）を有する。ＮＡＮＤゲートの数が増加するにつれ、トランジスタの数も同様に増加する。例えば、図２及び４に示したのと同様に構成された５個の４入力ＮＡＮＤゲートを有するメモリセルは、４０個のトランジスタ（２０個のＮＭＯＳ、２０個のＰＭＯＳ）を有することになる。
従来のメモリセル２０より多くのトランジスタを用いているにも拘わらず、メモリセル５０又は６０を用いる利点がなおも存在し得る。例えばレジスタファイル等の多数のポートを有する用途では、トランジスタに関するオーバーヘッドはあまり目立たなくなる。表３は、従来のメモリセルと４つのＮＡＮＤのメモリセル６０との間でトランジスタオーバーヘッドを比較したものである。
Figure 0005095741
 メモリセル２０は、４個のトランジスタに加えて、１ビットのポート当たり２個の更なるトランジスタを有する（４＋２×ポート数）。（例えば、図１Ｂの２ポートメモリセル１０は８個のトランジスタを有する。）メモリセル６０は、２４個のトランジスタに加えて、２ビットのポート当たり４個の更なるトランジスタを有する（ビット当たり、１２＋２×ポート数）。表３が示すように、ポート数が増加するほど、メモリセル２０に対するメモリセル６０の相対的なオーバーヘッドは低減される（表３内の数は、ビット線及びワード線によるオーバーヘッドを考慮していない）。
また、図２及び４に示した特定の手法で構成されることに加えて、メモリセル５０及び６０は、一部の実施形態において、各ＰＭＯＳトランジスタの劣化を均衡させるために符号化する値を周期的に変更するように動作される。各ＮＡＮＤゲートにおける全ての“１”としての入力（又は“０”の出力）の位置に応じて、異なる状態が存在する。“１”がＮＡＮＤゲート３０Ａの第１及び第２の入力にあるとき、メモリセル５０は第１の状態にあり；“１”がＮＡＮＤゲート３０Ｂの第１及び第２の入力にあるとき、メモリセル５０は第２の状態にあり；“１”がＮＡＮＤゲート３０Ｃの第１及び第２の入力にあるとき、メモリセル５０は第３の状態にある。同様に、４つのＮＡＮＤのメモリセル６０の場合には、４つの取り得る状態が存在する。
４ＮＡＮＤメモリセル６０は、故に、４つの異なる状態を用いて２ビットを格納することが可能である。一部の実施形態において、４つの異なる状態の符号化及び復号化を行うロジックは、２レベルのゲート、ＮＯＴゲートすなわちインバータに加えて、２入力ＮＡＮＤゲート又は２入力ＮＯＲゲートを含む。２ビットＸ０及びＸ１を４つの状態Ｙ０、Ｙ１、Ｙ２及びＹ３に割り当てる関数は、他のマッピング関数も実現可能であるが、以下：
Figure 0005095741
 のようにし得る。
３ＮＡＮＤメモリセル５０は３つの状態を有するため、単一ビットの符号化を可能にする。一部の実施形態において、３ビットのメモリユニットを形成するために、２つの３ＮＡＮＤメモリセル５０が一緒に用いられる。各メモリセルは３つの取り得る状態を記憶するので、２つの３ＮＡＮＤメモリセルを併用することは９個の取り得る状態を実現する。故に、９状態を有する２つの３ＮＡＮＤメモリセル５０を用いることにより、３ビットが符号化され得る。
図６は、一部の実施形態に従った、２つの３ＮＡＮＤメモリセル５０（図２）を含むメモリセル７０を示している。３ＮＡＮＤメモリセル５０の各々は３つの取り得る状態を記憶するので、２つの３ＮＡＮＤメモリセルは結合して、メモリセル７０に９個の取り得る状態を記憶する。９個の取り得る状態により、メモリセル７０に３ビットが符号化され得る。メモリセル７０は、故に、３ビットメモリセルと見なされ得る。
４ＮＡＮＤメモリセル６０では、４状態が存在するので、メモリセルを他のメモリセルと結合することなく２ビットが符号化され得る。故に、４ＮＡＮＤメモリセル６０（図４）は、新たなメモリセルを形成するためのメモリセルの結合がないので、２つの３ＮＡＮＤメモリセル７０（図６）より複雑度が低い。
表４は、従来技術に係るメモリセルに対する新規のメモリセルの特徴をまとめたものである。“セル当たりのトランジスタ”の欄内のトランジスタ数は、ポートアクセスに用いられるアクセストランジスタを含んでいない。
Figure 0005095741
 表４が示すように、メモリセル当たりのトランジスタ数は３ＮＡＮＤ構成及び４ＮＡＮＤ構成とするにつれて増加するが、ビット当たりのビット線及びトランジスタの数は、図１Ｃの２つの“ＮＯＴ”すなわち２つのインバータの構成の従来メモリセルと一致したままである。
メモリセル７０（図６）は、３ＮＡＮＤメモリセル５０ごとに３本である、６本のビット線ＢＬ１−ＢＬ６を含んでいる。従来のメモリセル２０（図１Ｃ）は２本のビット線を用いて単一ビットを符号化する。故に、３ビットを符号化するメモリセル７０がビット当たり使用するビット線は、メモリセル２０の場合を超えない。メモリセル６０（図４）は４本のビット線ＢＬ１−ＢＬ４を含んでいる。メモリセル６０は２ビットを格納するので、ビットごとに２本のビット線が存在する。
一部の実施形態において、メモリセルの状態は、何れのＰＭＯＳトランジスタにおける劣化もメモリセル内の他のＰＭＯＳトランジスタの劣化と均衡化されるように、周期的に反転される。このような劣化の均衡化はメモリセルの寿命を延ばし得るものである。２つの状態を有すること（メモリセル２０においてのように）に代えて、状態の反転は、３ＮＡＮＤメモリセル５０においては３つの状態（３ビットメモリセル７０においては９個の状態）上で実行され、４ＮＡＮＤメモリセル６０においては４つの状態上で実行され、そして一層大きい構成でも同様に実行される。状態が変更されるとき、各メモリセル内のＰＭＯＳトランジスタの活動を均衡化させるようにマッピングが交代される。例えば、４ＮＡＮＤメモリセル６０は値“００”を、第１の状態における“０１１１”、第２の状態における“１０１１”、第３の状態における“１１０１”、及び第４の状態における“１１１０”としてマッピングしてもよい。
メモリセルは、そのメモリセルに対する信号の伝送を容易にする回路に接続される。読み出し動作においては、例えば、コラムエンコーダが関連ビット線対からデータを受信し、そのデータをセンス増幅器へと送る。センス増幅器は信号を増幅し、外部回路により受信されるよう、その信号を入力／出力（Ｉ／Ｏ）バッファへと送る。書き込み動作においては、書き込みドライバがＩ／Ｏバッファからデータを取り出し、そのデータを関連ビット線対へと送る。
典型的に、データは相補型ビット線上で伝送されるため、読み出し動作において使用されるセンス増幅器は差動センス増幅器である。メモリセル６０（４ＮＡＮＤ）及び７０（２つの３ＮＡＮＤ）においては、相補型ビット線は使用されない。故に、一部の実施形態において、シングルエンド型のセンス増幅器が用いられる。シングルエンド型のセンス増幅器を用いる場合、従来のメモリセル（例えば、メモリセル２０）はセル当たり１本のビット線を機能させる。ＮＡＮＤメモリセルは、少なくともセル当たりのＮＡＮＤ数から１を引いた数のビット線及びセンス増幅器を含み得る。１つのビット線及びそれに付随するセンス増幅器は排除され得る。何故なら、ＮＡＮＤゲートの構成によれば、全てのビット線が“１”の場合、残りのビット線は自動的に“０”となり；同様に、ビット線の１つが“０”の場合、残りのビット線は自動的に“１”となるからである。故に、ビット線の１つは他のビット線の値から推測され得る。
３ＮＡＮＤメモリセル７０及び４ＮＡＮＤメモリセル６０を、遅延、面積及び電力のオーバーヘッドに関して分析した。図７Ａ、７Ｂ及び７Ｃは、メモリセル７０、メモリセル６０、及び一部の実施形態に従った後述のその他２つのメモリセルに関して行った経験的試験の結果を示している。各グラフ中の測定値は、“基本（ｂａｓｅ）”メモリセルとする従来のメモリセル２０に対して取った相対値である。得られたグラフ９２、９４及び９６は、それぞれ、異なるポート数を有するセル各々に関する遅延、電力及び面積を示している。メモリセル７０は、メモリセル６０の符号化／復号化機構に付随する一層高い遅延のため、メモリセル６０より低速である。一方で、メモリセル７０は、ビット当たりメモリセル６０より少ないトランジスタを有するので、メモリセル６０より小型である。
従来技術に従ったメモリセル８０を図８に示す。グラフ内に“ｂａｓｅ×２”と表記されるように、メモリセル８０は、ビット線及びワード線を含めてメモリセル２０（図１Ｃ）全体を複製したものである。従来のメモリセルを用いて実現されるメモリセル８０は、典型的な従来技術に係るメモリセルの寿命を２倍に延ばすように、グラフに含められている。（これは、寿命は遅延及び電力に関して自由に延長され得ると仮定している。）グラフ９２、９４及び９６において、メモリセル“ｂａｓｅ×２”は白抜きの正方形（□）を用いてプロットされている。
３ＮＡＮＤメモリセル７０はグラフ内に“ＮＡＮＤ３”として表記され、黒丸（●）を用いてプロットされている。４ＮＡＮＤメモリセル６０はグラフ内に“ＮＡＮＤ４”として表記され、白抜きの三角形（△）を用いてプロットされている。“ｂａｓｅ×２ｓｍａｒｔ”と表記された第４のメモリセルは、“×”を用いてプロットされている。“ｂａｓｅ×２ｓｍａｒｔ”メモリセルの一例を図９に示す。メモリセル８０（図８）と異なり、メモリセル９０は、ポートを除いてメモリセル２０（図１Ｃ）の回路の大部分を複製したものである。メモリセル９０はまた、使用セルを周期的に変更するためにゲート制御Ｖｄｄ技術を採用している。メモリセル９０は、双方のセル（基本の場合の２倍且つＮＡＮＤセルの場合の２倍）と、ゲート制御Ｖｄｄを実現して一方又は他方のセルをターンオン／オフするために使用される配線及びトランジスタとを制御するために、ポート当たり４個、セル当たり８個のトランジスタ（基本の場合の２倍）を用いる。
グラフ９２、９４及び９６は、２５６個のレジスタを有するレジスタファイルに関する測定結果をプロットしており、各測定結果は、異なるポート数を有するメモリセルに関して取られている。３ＮＡＮＤメモリセル７０（図６）又は４ＮＡＮＤメモリセル６０（図４）を用いるとき、グラフが示すように、遅延（グラフ９２）及び面積（グラフ９６）に関して幾らかのオーバーヘッドが存在するが、そのオーバーヘッドはポートが多数である場合にはさほど顕著でない。グラフ９２において、メモリセル６０（ＮＡＮＤ４）の結果はメモリセル９０（ｂａｓｅ×２ｓｍａｒｔ）の結果に近いものである。ポート数が増加したとき、メモリセル６０は基本（ｂａｓｅ）の場合（例えば、メモリセル２０）の遅延から５％も離れていない。
電力（図７Ｂ）に関しては、グラフ９４が示すように、ポート数が増加するにつれ、ＮＡＮＤベースのメモリセル、特に４ＮＡＮＤメモリセル、と基本（ｂａｓｅ）の場合との間の差は最小となる。面積（図７Ｃ）に関しては、グラフ９６が示すように、ポート数が増加すると、ＮＡＮＤベースのメモリセルはメモリセル８０（ｂａｓｅ×２）及びメモリセル９０（ｂａｓｅ×２ｓｍａｒｔ）より良好に機能する。システムが多数のポートを使用する場合、ＮＡＮＤベースのメモリセルは、従来技術に係るメモリセルと比較して良好に機能する。
グラフ９２が示すように、メモリセル７０（ＮＡＮＤ３）の遅延に関するオーバーヘッドは高いが、メモリセル６０（ＮＡＮＤ４）では低い。例えば、９ポートの場合、レジスタファイル（２５６レジスタ）の遅延は５％だけ増大する。レジスタファイルのアクセス時間の増大は、通常、全体的なプロセッサ性能には影響を及ぼさない。一部の実施形態において、付加的な保護周波数帯の縮小により、５％を遙かに超える動作周波数の増大による追加の性能利益が提供される。
電力のグラフ９４において、オーバーヘッドは、メモリセル６０（４ＮＡＮＤ）を用いると如何なるポート数においても０．５％未満であり、また殆どの場合において１％未満であり、無視できる。面積のグラフ９６において、ＮＡＮＤベースのメモリセルは、単一ポート構造を除いて、より良好に機能する。例えば、９ポートのメモリセル６０（４ＮＡＮＤ）を有するレジスタは面積を１６％増大させるが、この値は、レジスタファイル全体を複製したもの（ｂａｓｅ×２）やメモリセルを複製したもの（ｂａｓｅ×２ｓｍａｒｔ）より遙かに小さい。
従来のメモリセル（例えば、図１Ｃのメモリセル２０）を用いる場合、ＰＭＯＳトランジスタのゲートに負電圧が印加される時間の量を１００％の時間から５０％の時間に短縮することにより、メモリセルの寿命が４倍に増大され得ることが示されている。故に、一部の実施形態において、３ＮＡＮＤ構成及び４ＮＡＮＤ構成は、少なくともこれらの結果を達成し、ＰＭＯＳトランジスタのゲート電圧が負でないときのＮＢＴＩの自己回復効果によって、一層良好（それぞれ、３３％及び２５％）に機能するはずである。グラフが示すように、レジスタファイル全体を複製したもの（ｂａｓｅ×２）又は単にメモリセルを複製したもの（ｂａｓｅ×２ｓｍａｒｔ）は、寿命を２倍に延ばすのに、ＮＡＮＤベースのメモリセルを用いる場合より高い面積オーバーヘッドを伴う。
レジスタセルに加えて、メモリセル５０及び６０は、例えば待ち行列及びキャッシュ等、メモリのような如何なる構造にも使用され得る。メモリセル５０及び６０の構造は、例えばレジスタファイル、バッファ及び待ち行列など、高度にポート化された構造に適するが、メモリセル５０及び６０は、多くのプロセッサのコア及び非コア内に存在するメモリ構造にも使用され得る。
図１０に、一部の実施形態に従ったプロセッサベースのシステム１００を示す。プロセッサベースのシステム１００は、メモリ１０６を備えたコア１０４を含むプロセッサ１０２を含んでいる。メモリ１０６は、上述の４ＮＡＮＤメモリ構成のメモリセル６０を含んでいる。また、外部メモリ１１０がプロセッサ１０２に結合されている。外部メモリもメモリセル６０を含んでいる。プロセッサ１０２は更に、無線アンテナ１１２を含むチップセット１０８に結合されている。
以上、限られた数の実施形態に関して説明を行ったが、それからの数多くの変更例及び変形例が当業者に認識されるであろう。添付の請求項は、この開示に係る主題の真の精神及び範囲に入る限りにおいて、そのような全ての変更例及び変形例に及ぶものである。

Claims (20)

  1. 複数のＮＡＮＤゲートであり、各々が：
    第１のｐ型トランジスタ及び第２のｐ型トランジスタ；
    第１のｎ型トランジスタ及び第２のｎ型トランジスタ；
    第１の入力；
    第２の入力；及び
    出力；
    を有する複数のＮＡＮＤゲート
    を有するメモリセルであり、
    前記複数のＮＡＮＤゲートのうちの第１のＮＡＮＤゲートの前記出力が、前記複数のＮＡＮＤゲートのうちの他のＮＡＮＤゲートの前記入力のうちの１つに結合され、
    当該メモリセルは：
    前記他のＮＡＮＤゲートの各々に１つの、複数のアクセストランジスタ；及び
    前記他のＮＡＮＤゲートの各々に１つの、複数のビット線；
    を更に有し、
    前記複数のアクセストランジスタは、前記他のＮＡＮＤゲートの各々の前記出力を、前記複数のビット線のうちの１つに結合する、
    メモリセル。
  2. 前記ＮＡＮＤゲートの数に等しい数の、複数の状態を有し、該複数の状態は、前記第１のｐ型トランジスタの劣化が前記第２のｐ型トランジスタの劣化と均衡されるよう、周期的に変更される、請求項１に記載のメモリセル。
  3. 前記複数のアクセストランジスタの各々のゲートに結合されたワード線、
    を更に有する請求項２に記載のメモリセル。
  4. 前記複数のＮＡＮＤゲートの各々は更に：
    第３のｐ型トランジスタ；
    第３のｎ型トランジスタ；及び
    第３の入力；
    を有する、請求項３に記載のメモリセル。
  5. 第２の複数のＮＡＮＤゲートであり、各々が：
    第１のｐ型トランジスタ及び第２のｐ型トランジスタ；
    第１のｎ型トランジスタ及び第２のｎ型トランジスタ；
    第１の入力；
    第２の入力；及び
    出力；
    を有する第２の複数のＮＡＮＤゲート
    を更に有し、
    前記第２の複数のＮＡＮＤゲートのうちの第２のＮＡＮＤゲートの前記出力が、前記第２の複数のＮＡＮＤゲートのうちの残りのＮＡＮＤゲートの前記入力のうちの１つに結合されている、
    請求項３に記載のメモリセル。
  6. 前記残りのＮＡＮＤゲートの各々に１つの、第２の複数のアクセストランジスタ；及び
    前記残りのＮＡＮＤゲートの各々に１つの、第２の複数のビット線；
    を更に有し、
    前記第２の複数のアクセストランジスタは、前記残りのＮＡＮＤゲートの各々の前記出力を、前記第２の複数のビット線のうちの１つに結合する、
    請求項５に記載のメモリセル。
  7. 第２のワード線；
    前記他のＮＡＮＤゲートの各々に１つの、第２の複数のアクセストランジスタ；及び
    前記他のＮＡＮＤゲートの各々に１つの、第２の複数のビット線；
    を更に有し、
    前記第２の複数のアクセストランジスタは、前記他のＮＡＮＤゲートの各々の前記出力を、前記第２の複数のビット線のうちの１つに結合する、
    請求項３に記載のメモリセル。
  8. 第２のワード線；
    前記他のＮＡＮＤゲートの各々に１つの、第２の複数のアクセストランジスタ；及び
    前記他のＮＡＮＤゲートの各々に１つの、第２の複数のビット線；
    を更に有し、
    前記第２の複数のアクセストランジスタは、前記他のＮＡＮＤゲートの各々の前記出力を、前記第２の複数のビット線のうちの１つに結合する、
    請求項４に記載のメモリセル。
  9. 第２のワード線；
    前記他のＮＡＮＤゲートの各々に１つの、第２の複数のアクセストランジスタ；及び
    前記他のＮＡＮＤゲートの各々に１つの、第２の複数のビット線；
    を更に有し、
    前記第２の複数のアクセストランジスタは、前記他のＮＡＮＤゲートの各々の前記出力を、前記第２の複数のビット線のうちの１つに結合する、
    請求項６に記載のメモリセル。
  10. １つのＮＡＮＤゲートの出力が他のＮＡＮＤゲートの入力に結合されるように構成された複数のＮＡＮＤゲート；
    前記１つのＮＡＮＤゲートを除いた、前記複数のＮＡＮＤゲートの各々の前記出力に結合された複数のビット線；及び
    前記１つのＮＡＮＤゲートを除いた、前記複数のＮＡＮＤゲートの各々の前記出力と、前記複数のビット線との間に結合された複数のアクセストランジスタ；
    を有するメモリセル。
  11. 前記複数のＮＡＮＤゲートの各ＮＡＮＤゲートは２つの入力を有し、当該メモリセルは３つの有効状態を有する、請求項１０に記載のメモリセル。
  12. 前記複数のＮＡＮＤゲートの各ＮＡＮＤゲートは２つのｐ型トランジスタを有する、請求項１１に記載のメモリセル。
  13. 前記複数のＮＡＮＤゲートの各ＮＡＮＤゲートは３つの入力を有し、当該メモリセルは４つの有効状態を有する、請求項１０に記載のメモリセル。
  14. 前記複数のＮＡＮＤゲートの各ＮＡＮＤゲートは３つのｐ型トランジスタを有する、請求項１３に記載のメモリセル。
  15. 前記１つのＮＡＮＤゲートを除いた、前記複数のＮＡＮＤゲートの各々の前記出力に結合された第２の複数のビット線；及び
    前記１つのＮＡＮＤゲートを除いた、前記複数のＮＡＮＤゲートの各々の前記出力と、前記第２の複数のビット線との間に結合された第２の複数のアクセストランジスタ；
    を更に有する請求項１０に記載のメモリセル。
  16. １つのＮＡＮＤゲートの出力が他のＮＡＮＤゲートの入力に結合されるように構成された第２の複数のＮＡＮＤゲート；
    該１つのＮＡＮＤゲートを除いた、前記第２の複数のＮＡＮＤゲートの各々の前記出力に結合された第２の複数のビット線；及び
    該１つのＮＡＮＤゲートを除いた、前記第２の複数のＮＡＮＤゲートの各々の前記出力と、前記第２の複数のビット線との間に結合された第２の複数のアクセストランジスタ；
    を更に有する請求項１２に記載のメモリセル。
  17. 前記第２の複数のＮＡＮＤゲートの各ＮＡＮＤゲートは２つの入力を有し、当該メモリセルは９個の有効状態を有する、請求項１６に記載のメモリセル。
  18. 命令を実行するプロセッサ；
    前記プロセッサに結合されたチップセット；
    前記チップセットに結合された無線アンテナ；並びに
    前記プロセッサ内に配置された、メモリを有するコアであり、前記メモリは複数のメモリセルを有し、各メモリセルは：
    複数のＮＡＮＤゲートであり、各々が：
    第１のｐ型トランジスタ及び第２のｐ型トランジスタ；
    第１のｎ型トランジスタ及び第２のｎ型トランジスタ；
    第１の入力；
    第２の入力；及び
    出力；
    を有する複数のＮＡＮＤゲート
    を有する、コア；
    を有するプロセッサベースのシステムであって：
    前記複数のＮＡＮＤゲートのうちの１つのＮＡＮＤゲートの前記出力が、前記複数のＮＡＮＤゲートのうちの他のＮＡＮＤゲートの前記入力のうちの１つに結合され、
    前記メモリセルは：
    前記他のＮＡＮＤゲートの各々に１つの、複数のアクセストランジスタ；及び
    前記他のＮＡＮＤゲートの各々に１つの、複数のビット線；
    を更に有し、
    前記複数のアクセストランジスタは、前記他のＮＡＮＤゲートの各々の前記出力を、前記複数のビット線のうちの１つに結合する、
    プロセッサベースのシステム。
  19. 各メモリセルが更に：
    第３のｐ型トランジスタ；
    第３のｎ型トランジスタ；及び
    第３の入力；
    を有する、請求項１８に記載のプロセッサベースのシステム。
  20. 各メモリセルが更に：
    第２の複数のＮＡＮＤゲートであり、各々が：
    第１のｐ型トランジスタ及び第２のｐ型トランジスタ；
    第１のｎ型トランジスタ及び第２のｎ型トランジスタ；
    第１の入力；
    第２の入力；及び
    出力；
    を有する第２の複数のＮＡＮＤゲート
    を有し、
    前記第２の複数のＮＡＮＤゲートのうちの１つのＮＡＮＤゲートの前記出力が、前記第２の複数のＮＡＮＤゲートのうちの他のＮＡＮＤゲートの前記入力のうちの１つに結合されている、
    請求項１８に記載のプロセッサベースのシステム。
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