JP2000268594A - 半導体記憶装置及びそのデータ検査方法 - Google Patents
半導体記憶装置及びそのデータ検査方法Info
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- JP2000268594A JP2000268594A JP11070906A JP7090699A JP2000268594A JP 2000268594 A JP2000268594 A JP 2000268594A JP 11070906 A JP11070906 A JP 11070906A JP 7090699 A JP7090699 A JP 7090699A JP 2000268594 A JP2000268594 A JP 2000268594A
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Abstract
(57)【要約】
【課題】 データの検査時間を十分に短縮することがで
き、多値データの記憶にも使用することができる半導体
記憶装置及びそのデータ検査方法を提供する。 【解決手段】 半導体記憶装置には、複数個のメモリセ
ル及び複数個の前記メモリセルのうちプログラムベリフ
ァイにより最初にフェイルと判断されたもののアドレス
を記憶する記憶手段が設けられている。更に、この記憶
手段にアドレスが記憶されたメモリセルを次のプログラ
ムベリファイにおける開始メモリセルとする選択手段が
設けられている。そして、そのデータ検査においては、
複数個の前記メモリセルのプログラムベリファイを行
い、前記プログラムベリファイにより最初にフェイルと
判断されたアドレスを記憶手段に記憶させた後、前記ア
ドレスが記憶されたメモリセルから次のプログラムベリ
ファイを行う。
き、多値データの記憶にも使用することができる半導体
記憶装置及びそのデータ検査方法を提供する。 【解決手段】 半導体記憶装置には、複数個のメモリセ
ル及び複数個の前記メモリセルのうちプログラムベリフ
ァイにより最初にフェイルと判断されたもののアドレス
を記憶する記憶手段が設けられている。更に、この記憶
手段にアドレスが記憶されたメモリセルを次のプログラ
ムベリファイにおける開始メモリセルとする選択手段が
設けられている。そして、そのデータ検査においては、
複数個の前記メモリセルのプログラムベリファイを行
い、前記プログラムベリファイにより最初にフェイルと
判断されたアドレスを記憶手段に記憶させた後、前記ア
ドレスが記憶されたメモリセルから次のプログラムベリ
ファイを行う。
Description
【０００１】
【発明の属する技術分野】本発明はプログラムベリファ
イが必要とされるフラッシュメモリに好適な半導体記憶
装置及びそのデータ検査方法に関し、特に、複数本のビ
ット線がカラムスイッチにより１台のセンスアンプに接
続される場合のプログラムベリファイを高速化し、ベリ
ファイの所要時間短縮を図った半導体記憶装置及びその
データ検査方法に関する。
イが必要とされるフラッシュメモリに好適な半導体記憶
装置及びそのデータ検査方法に関し、特に、複数本のビ
ット線がカラムスイッチにより１台のセンスアンプに接
続される場合のプログラムベリファイを高速化し、ベリ
ファイの所要時間短縮を図った半導体記憶装置及びその
データ検査方法に関する。
【０００２】
【従来の技術】従来、書き込みを一括で行いそのプログ
ラムベリファイをシリアルに行うフラッシュメモリが知
られている。図４は従来のフラッシュメモリの構成を示
すブロック図であり、図５は従来のフラッシュメモリの
動作を示すフローチャートである。
ラムベリファイをシリアルに行うフラッシュメモリが知
られている。図４は従来のフラッシュメモリの構成を示
すブロック図であり、図５は従来のフラッシュメモリの
動作を示すフローチャートである。
【０００３】従来のフラッシュメモリにおいては、図４
に示すように、８本のビット線ＢＬ２０乃至ＢＬ２７に
カラム選択スイッチ２１が接続されており、このカラム
選択スイッチ２１からの出力信号の検知及び増幅を行う
センスアンプ２２が設けられている。また、メモリセル
に書き込まれるデータが格納された８ビットのデータレ
ジスタ２４が設けられており、このデータレジスタ２４
内のデータとセンスアンプ２２から出力されたデータと
の比較を行う比較回路２３が設けられている。更に、メ
モリセルへデータを書き込む書き込み回路Ｗ２０乃至Ｗ
２７が夫々ビット線ＢＬ２０乃至ＢＬ２７に接続されて
いる。
に示すように、８本のビット線ＢＬ２０乃至ＢＬ２７に
カラム選択スイッチ２１が接続されており、このカラム
選択スイッチ２１からの出力信号の検知及び増幅を行う
センスアンプ２２が設けられている。また、メモリセル
に書き込まれるデータが格納された８ビットのデータレ
ジスタ２４が設けられており、このデータレジスタ２４
内のデータとセンスアンプ２２から出力されたデータと
の比較を行う比較回路２３が設けられている。更に、メ
モリセルへデータを書き込む書き込み回路Ｗ２０乃至Ｗ
２７が夫々ビット線ＢＬ２０乃至ＢＬ２７に接続されて
いる。
【０００４】このように構成された従来のフラッシュメ
モリにおいては、図５に示すように、書き込み（プログ
ラム）が終了した後（ステップＳ２１）、ビット線から
データの読み出しを行う（ステップＳ２２）。次いで、
アドレスが最後のものであるか否かを判断する（ステッ
プＳ２３）。そして、アドレスをインクリメントしなが
ら（ステップＳ２４）、アドレスが最後のものとなるま
で、ステップＳ２２乃至Ｓ２４の工程を繰り返す。この
ようにして、１回のベリファイ動作を行う。
モリにおいては、図５に示すように、書き込み（プログ
ラム）が終了した後（ステップＳ２１）、ビット線から
データの読み出しを行う（ステップＳ２２）。次いで、
アドレスが最後のものであるか否かを判断する（ステッ
プＳ２３）。そして、アドレスをインクリメントしなが
ら（ステップＳ２４）、アドレスが最後のものとなるま
で、ステップＳ２２乃至Ｓ２４の工程を繰り返す。この
ようにして、１回のベリファイ動作を行う。
【０００５】更に、アドレスが最後のものとなった後に
は、全ての書き込み（プログラム）が終了したか否かを
判断する（ステップＳ２５）。そして、全ての書き込み
が終了するまで、ステップＳ２１乃至Ｓ２４の工程を繰
り返す。
は、全ての書き込み（プログラム）が終了したか否かを
判断する（ステップＳ２５）。そして、全ての書き込み
が終了するまで、ステップＳ２１乃至Ｓ２４の工程を繰
り返す。
【０００６】なお、ベリファイ動作時には、カラムス選
択イッチ２１を順次切り替えることにより、毎回全ての
アドレスに対して実行している。従って、一度ベリファ
イでパスしたアドレスに対しても、毎回ベリファイを実
行することになるので、データの検査に要する時間が長
いという欠点がある。
択イッチ２１を順次切り替えることにより、毎回全ての
アドレスに対して実行している。従って、一度ベリファ
イでパスしたアドレスに対しても、毎回ベリファイを実
行することになるので、データの検査に要する時間が長
いという欠点がある。
【０００７】そこで、ベリファイの所要時間の短縮を図
ったフラッシュメモリが提案されている（特開平１０−
６４２８８号公報、特開平１０−３０２４８７号公
報）。これらの公報に記載されたフラッシュメモリにお
いては、あるアドレスについて書き込み及びベリファイ
が行われ、そのアドレスへの書き込みが終了してから、
次のアドレスについて書き込み及びベリファイが行われ
ている。
ったフラッシュメモリが提案されている（特開平１０−
６４２８８号公報、特開平１０−３０２４８７号公
報）。これらの公報に記載されたフラッシュメモリにお
いては、あるアドレスについて書き込み及びベリファイ
が行われ、そのアドレスへの書き込みが終了してから、
次のアドレスについて書き込み及びベリファイが行われ
ている。
【０００８】また、同様な欠点は消去時のベリファイに
も存在していたが、この欠点を解決するフラッシュメモ
リが提案されている（特開平６−２５９９７７号公
報）。また、リフレッシュ動作の短時間化を図ったフラ
ッシュメモリ（特開平８−１９０７９６号公報）が提案
されている。
も存在していたが、この欠点を解決するフラッシュメモ
リが提案されている（特開平６−２５９９７７号公
報）。また、リフレッシュ動作の短時間化を図ったフラ
ッシュメモリ（特開平８−１９０７９６号公報）が提案
されている。
【０００９】
【発明が解決しようとする課題】しかしながら、特開平
１０−６４２８８号公報又は特開平１０−３０２４８７
号公報に記載されたフラッシュメモリによっても、十分
なベリファイ時間の短縮化は達成されていない。また、
特開平６−２５９９７７号公報又は特開平８−１９０７
９６号公報に記載されたフラッシュメモリをそのまま書
き込み動作のベリファイ時間の短縮化に適用することは
できないという問題点がある。
１０−６４２８８号公報又は特開平１０−３０２４８７
号公報に記載されたフラッシュメモリによっても、十分
なベリファイ時間の短縮化は達成されていない。また、
特開平６−２５９９７７号公報又は特開平８−１９０７
９６号公報に記載されたフラッシュメモリをそのまま書
き込み動作のベリファイ時間の短縮化に適用することは
できないという問題点がある。
【００１０】また、これらの従来のフラッシュメモリ
は、２ビット以上の多値データが記憶されるメモリセル
に適用することはできない。
は、２ビット以上の多値データが記憶されるメモリセル
に適用することはできない。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、データの検査時間を十分に短縮することが
でき、多値データの記憶にも使用することができる半導
体記憶装置及びそのデータ検査方法を提供することを目
的とする。
のであって、データの検査時間を十分に短縮することが
でき、多値データの記憶にも使用することができる半導
体記憶装置及びそのデータ検査方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数個のメモリセルと、複数個の前記メモリセ
ルのうちプログラムベリファイにより最初にフェイルと
判断されたもののアドレスを記憶する記憶手段と、この
記憶手段にアドレスが記憶されたメモリセルを次のプロ
グラムベリファイにおける開始メモリセルとする選択手
段と、を有することを特徴とする。
装置は、複数個のメモリセルと、複数個の前記メモリセ
ルのうちプログラムベリファイにより最初にフェイルと
判断されたもののアドレスを記憶する記憶手段と、この
記憶手段にアドレスが記憶されたメモリセルを次のプロ
グラムベリファイにおける開始メモリセルとする選択手
段と、を有することを特徴とする。
【００１３】本発明においては、２回目以降のプログラ
ムベリファイ動作がフェイルがあったアドレスから開始
されるので、全てのカラムアドレスに対して実行する必
要がなくなり、データの検査時間が短縮される。即ち、
複数本のビット線がカラムスイッチにより１台のセンス
アンプに接続される場合のプログラムベリファイが高速
化される。
ムベリファイ動作がフェイルがあったアドレスから開始
されるので、全てのカラムアドレスに対して実行する必
要がなくなり、データの検査時間が短縮される。即ち、
複数本のビット線がカラムスイッチにより１台のセンス
アンプに接続される場合のプログラムベリファイが高速
化される。
【００１４】なお、本発明においては、複数個の前記メ
モリセルに接続された複数本のビット線を有し、前記記
憶手段には少なくとも前記ビット線を選択するためのカ
ラムアドレスと同数のアドレスが記憶されてもよい。
モリセルに接続された複数本のビット線を有し、前記記
憶手段には少なくとも前記ビット線を選択するためのカ
ラムアドレスと同数のアドレスが記憶されてもよい。
【００１５】本発明に係る半導体記憶装置のデータ検査
方法は、複数個のメモリセルのプログラムベリファイを
行う工程と、前記プログラムベリファイにより最初にフ
ェイルと判断されたアドレスを記憶手段に記憶させる工
程と、前記アドレスが記憶されたメモリセルから次のプ
ログラムベリファイを行う工程と、を有することを特徴
とする。
方法は、複数個のメモリセルのプログラムベリファイを
行う工程と、前記プログラムベリファイにより最初にフ
ェイルと判断されたアドレスを記憶手段に記憶させる工
程と、前記アドレスが記憶されたメモリセルから次のプ
ログラムベリファイを行う工程と、を有することを特徴
とする。
【００１６】なお、複数個の前記メモリセルには複数本
のビット線が接続されており、前記記憶手段には、少な
くとも前記ビット線を選択するためのカラムアドレスと
同数のアドレスが記憶されてもよい。
のビット線が接続されており、前記記憶手段には、少な
くとも前記ビット線を選択するためのカラムアドレスと
同数のアドレスが記憶されてもよい。
【００１７】また、前記次のプログラムベリファイを行
う工程は、前記アドレスが記憶されたメモリセルのみの
プログラムベリファイを行う工程であってもよい。
う工程は、前記アドレスが記憶されたメモリセルのみの
プログラムベリファイを行う工程であってもよい。
【００１８】更に、前記プログラムベリファイは、ビッ
ト毎プログラムベリファイであってもよい。
ト毎プログラムベリファイであってもよい。
【００１９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る半導体記憶
装置の構成を示すブロック図である。
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る半導体記憶
装置の構成を示すブロック図である。
【００２０】第１の実施例はフラッシュメモリであり、
８本のビット線ＢＬ０乃至ＢＬ７にカラムデコーダ４が
接続されており、各ビット線ＢＬ０乃至ＢＬ７には、カ
ラムデコーダ４との接続を切替えるカラムスイッチＣＳ
０乃至ＣＳ７が夫々設けられている。また、ビット線Ｂ
Ｌ０乃至ＢＬ７の出力信号の検知及び増幅を行うセンス
アンプＳＡ０乃至ＳＡ７が夫々カラムスイッチＣＳ０乃
至ＣＳ７に接続されている。カラムデコーダ４により８
本のビット線ＢＬ０乃至ＢＬ７が順次選択され夫々セン
スアンプＳＡ０乃至ＳＡ７に接続される。
８本のビット線ＢＬ０乃至ＢＬ７にカラムデコーダ４が
接続されており、各ビット線ＢＬ０乃至ＢＬ７には、カ
ラムデコーダ４との接続を切替えるカラムスイッチＣＳ
０乃至ＣＳ７が夫々設けられている。また、ビット線Ｂ
Ｌ０乃至ＢＬ７の出力信号の検知及び増幅を行うセンス
アンプＳＡ０乃至ＳＡ７が夫々カラムスイッチＣＳ０乃
至ＣＳ７に接続されている。カラムデコーダ４により８
本のビット線ＢＬ０乃至ＢＬ７が順次選択され夫々セン
スアンプＳＡ０乃至ＳＡ７に接続される。
【００２１】また、メモリセルに書き込まれるデータが
格納されたデータレジスタＤＲ０乃至ＤＲ７が各ビット
線に対応するように設けられており、データレジスタＤ
Ｒ０乃至ＤＲ７内のデータとセンスアンプＳＡ０乃至Ｓ
Ａ７から出力されたデータとの比較を行うデータ比較回
路ＤＣ０乃至ＤＣ７が設けられている。
格納されたデータレジスタＤＲ０乃至ＤＲ７が各ビット
線に対応するように設けられており、データレジスタＤ
Ｒ０乃至ＤＲ７内のデータとセンスアンプＳＡ０乃至Ｓ
Ａ７から出力されたデータとの比較を行うデータ比較回
路ＤＣ０乃至ＤＣ７が設けられている。
【００２２】更に、カラムアドレスをカウントアップす
るアドレスカウンタ２が設けられている。そして、最初
のフェイルしたカラムアドレスを記憶するフェイルアド
レスレジスタ（記憶手段）１が設けられている。また、
アドレスカウンタ２から出力されたアドレスとフェイル
アドレスレジスタ１に記憶されているアドレスとを比較
するアドレス比較回路３が設けられている。前述のカラ
ムデコーダ４の動作は、このアドレス比較回路３の出力
信号により制御されるものである。なお、カラムアドレ
スは３ビットとなっており、フェイルアドレスレジスタ
１には、３ビット分が用意されている。
るアドレスカウンタ２が設けられている。そして、最初
のフェイルしたカラムアドレスを記憶するフェイルアド
レスレジスタ（記憶手段）１が設けられている。また、
アドレスカウンタ２から出力されたアドレスとフェイル
アドレスレジスタ１に記憶されているアドレスとを比較
するアドレス比較回路３が設けられている。前述のカラ
ムデコーダ４の動作は、このアドレス比較回路３の出力
信号により制御されるものである。なお、カラムアドレ
スは３ビットとなっており、フェイルアドレスレジスタ
１には、３ビット分が用意されている。
【００２３】次に、上述のように構成された第１の実施
例に係る半導体記憶装置の動作について説明する。ここ
では、ビット毎プログラムベリファイを行う。図２は本
発明の第１の実施例に係る半導体記憶装置の動作を示す
フローチャートである。
例に係る半導体記憶装置の動作について説明する。ここ
では、ビット毎プログラムベリファイを行う。図２は本
発明の第１の実施例に係る半導体記憶装置の動作を示す
フローチャートである。
【００２４】第１の実施例においては、全ての書き込み
（プログラム）を一括して行い（ステップＳ１）、この
書き込みが終了した後、ベリファイ動作をシリアルに実
行する。
（プログラム）を一括して行い（ステップＳ１）、この
書き込みが終了した後、ベリファイ動作をシリアルに実
行する。
【００２５】ベリファイ動作においては、先ず、フェイ
ルアドレスとしてフェイルアドレスレジスタ１に記憶さ
れているかの判断を行い（ステップＳ２）、記憶されて
いない場合には、アドレスをインクリメントする（ステ
ップＳ３）。
ルアドレスとしてフェイルアドレスレジスタ１に記憶さ
れているかの判断を行い（ステップＳ２）、記憶されて
いない場合には、アドレスをインクリメントする（ステ
ップＳ３）。
【００２６】一方、フェイルアドレスが記憶されている
場合には、ビット線からの読み出しを行う（ステップＳ
４）。そして、そのビット線に対応するデータレジスタ
に記憶されているデータと読み出したデータとの比較を
データ比較回路にて行う（ステップＳ５）。この結果、
両データが一致している場合には、そのアドレスが最後
のアドレスであるか否かを判断する（ステップＳ６）。
場合には、ビット線からの読み出しを行う（ステップＳ
４）。そして、そのビット線に対応するデータレジスタ
に記憶されているデータと読み出したデータとの比較を
データ比較回路にて行う（ステップＳ５）。この結果、
両データが一致している場合には、そのアドレスが最後
のアドレスであるか否かを判断する（ステップＳ６）。
【００２７】一方、比較の結果、両データが一致してお
らずフェイルとなった場合には、そのアドレスが最初に
フェイルしたカラムアドレスであるか否かを判断する
（ステップＳ７）。この結果、最初のものではない場合
には、そのアドレスが最後のアドレスであるか否かを判
断し（ステップＳ６）、最初のものである場合には、そ
のアドレスをフェイルアドレスレジスタ１に記憶した後
（ステップＳ８）、そのアドレスが最後のアドレスであ
るか否かを判断する（ステップＳ６）。
らずフェイルとなった場合には、そのアドレスが最初に
フェイルしたカラムアドレスであるか否かを判断する
（ステップＳ７）。この結果、最初のものではない場合
には、そのアドレスが最後のアドレスであるか否かを判
断し（ステップＳ６）、最初のものである場合には、そ
のアドレスをフェイルアドレスレジスタ１に記憶した後
（ステップＳ８）、そのアドレスが最後のアドレスであ
るか否かを判断する（ステップＳ６）。
【００２８】そして、アドレスをインクリメントしなが
ら（ステップＳ９）、最後のアドレスに達するまでステ
ップＳ４乃至Ｓ６の工程を繰り返す。更に、最後のアド
レスに達した後、全てのプログラムが終了したか否かを
判断する（ステップＳ１０）。全てのプログラムは終了
していない場合には、全てのプログラムが終了するまで
ステップＳ１乃至Ｓ１０の工程を繰り返す。
ら（ステップＳ９）、最後のアドレスに達するまでステ
ップＳ４乃至Ｓ６の工程を繰り返す。更に、最後のアド
レスに達した後、全てのプログラムが終了したか否かを
判断する（ステップＳ１０）。全てのプログラムは終了
していない場合には、全てのプログラムが終了するまで
ステップＳ１乃至Ｓ１０の工程を繰り返す。
【００２９】このように、本実施例においては、データ
レジスタに記憶されているデータと読み出したデータと
の比較を行った結果フェイルした場合であって、そのア
ドレスが最初にフェイルしたカラムアドレスである場合
に、そのアドレスをフェイルアドレスレジスタ１に記憶
しておき、次のプログラム動作後のベリファイをこのフ
ェイルしたアドレスから実行する。即ち、アドレス比較
回路３及びカラムデコーダ４等（選択手段）が、フェイ
ルアドレスレジスタ１にアドレスが記憶されたメモリセ
ルを次のベリファイにおける開始メモリセルとする。従
って、２回目以降のベリファイ動作においては、全ての
カラムアドレスに対して実行する必要はないので、ベリ
ファイ時間を短縮することが可能である。この結果、デ
ータの検査時間が短縮されると共に、プログラム動作が
高速化される。
レジスタに記憶されているデータと読み出したデータと
の比較を行った結果フェイルした場合であって、そのア
ドレスが最初にフェイルしたカラムアドレスである場合
に、そのアドレスをフェイルアドレスレジスタ１に記憶
しておき、次のプログラム動作後のベリファイをこのフ
ェイルしたアドレスから実行する。即ち、アドレス比較
回路３及びカラムデコーダ４等（選択手段）が、フェイ
ルアドレスレジスタ１にアドレスが記憶されたメモリセ
ルを次のベリファイにおける開始メモリセルとする。従
って、２回目以降のベリファイ動作においては、全ての
カラムアドレスに対して実行する必要はないので、ベリ
ファイ時間を短縮することが可能である。この結果、デ
ータの検査時間が短縮されると共に、プログラム動作が
高速化される。
【００３０】次に、本発明の第２の実施例について説明
する。第１の実施例においては、フェイルアドレスレジ
スタ１に３ビット分が用意されていたが、第２の実施例
においては、８ビット分が用意されたフェイルアドレス
レジスタが使用される。このため、フェイルしたカラム
アドレスの全てを記憶することが可能となっている。他
の構成は第１の実施例と同様である。
する。第１の実施例においては、フェイルアドレスレジ
スタ１に３ビット分が用意されていたが、第２の実施例
においては、８ビット分が用意されたフェイルアドレス
レジスタが使用される。このため、フェイルしたカラム
アドレスの全てを記憶することが可能となっている。他
の構成は第１の実施例と同様である。
【００３１】次に、第２の実施例に係る半導体記憶装置
の動作について説明する。第２の実施例にいても、ビッ
ト毎ベリファイを行う。図３は本発明の第２の実施例に
係る半導体記憶装置の動作を示すフローチャートであ
る。
の動作について説明する。第２の実施例にいても、ビッ
ト毎ベリファイを行う。図３は本発明の第２の実施例に
係る半導体記憶装置の動作を示すフローチャートであ
る。
【００３２】第２の実施例においては、全ての書き込み
（プログラム）を一括して行い（ステップＳ１１）、こ
の書き込みが終了した後、ベリファイ動作を実行する。
（プログラム）を一括して行い（ステップＳ１１）、こ
の書き込みが終了した後、ベリファイ動作を実行する。
【００３３】ベリファイ動作においては、先ず、読み出
そうとするアドレスがフェイルアドレスとして記憶され
ているか否かの判断を行い（ステップＳ１２）、フェイ
ルアドレスではない場合には、そのアドレスが最後のア
ドレスであるか否かを判断する（ステップＳ１６）。
そうとするアドレスがフェイルアドレスとして記憶され
ているか否かの判断を行い（ステップＳ１２）、フェイ
ルアドレスではない場合には、そのアドレスが最後のア
ドレスであるか否かを判断する（ステップＳ１６）。
【００３４】一方、そのアドレスがフェイルアドレスで
ある場合には、ビット線からの読み出しを行う（ステッ
プＳ１３）。そして、そのビット線に対応するデータレ
ジスタに記憶されているデータと読み出したデータとの
比較をデータ比較回路にて行う（ステップＳ１４）。こ
の結果、両データが一致している場合には、そのアドレ
スが最後のアドレスであるか否かを判断する（ステップ
Ｓ１６）。
ある場合には、ビット線からの読み出しを行う（ステッ
プＳ１３）。そして、そのビット線に対応するデータレ
ジスタに記憶されているデータと読み出したデータとの
比較をデータ比較回路にて行う（ステップＳ１４）。こ
の結果、両データが一致している場合には、そのアドレ
スが最後のアドレスであるか否かを判断する（ステップ
Ｓ１６）。
【００３５】一方、比較の結果、両データが一致してお
らずフェイルとなった場合には、そのアドレスをフェイ
ルアドレスレジスタに記憶した後（ステップＳ１５）、
そのアドレスが最後のアドレスであるか否かを判断する
（ステップＳ１６）。
らずフェイルとなった場合には、そのアドレスをフェイ
ルアドレスレジスタに記憶した後（ステップＳ１５）、
そのアドレスが最後のアドレスであるか否かを判断する
（ステップＳ１６）。
【００３６】そして、アドレスをインクリメントしなが
ら（ステップＳ１７）、最後のアドレスに達するまでス
テップＳ１２乃至Ｓ１６の工程を繰り返す。更に、最後
のアドレスに達した後、全てのプログラムが終了したか
否かを判断する（ステップＳ１８）。全てのプログラム
は終了していない場合には、全てのプログラムが終了す
るまでステップＳ１１乃至Ｓ１８の工程を繰り返す。
ら（ステップＳ１７）、最後のアドレスに達するまでス
テップＳ１２乃至Ｓ１６の工程を繰り返す。更に、最後
のアドレスに達した後、全てのプログラムが終了したか
否かを判断する（ステップＳ１８）。全てのプログラム
は終了していない場合には、全てのプログラムが終了す
るまでステップＳ１１乃至Ｓ１８の工程を繰り返す。
【００３７】このように、本実施例においては、アドレ
スフェイルレジスタがフェイルしたカラムアドレスの全
てを記憶することができるので、２回目以降のベリファ
イ動作を前のベリファイでフェイルしたアドレスに対し
てだけ実行する。従って、第１の実施例と比して、アド
レスフェイルレジスタを多く設ける必要があるものの、
ベリファイ動作の時間をより一層短縮することが可能で
ある。この結果、データの検査時間がより一層短縮され
ると共に、プログラム動作がより一層高速化される。
スフェイルレジスタがフェイルしたカラムアドレスの全
てを記憶することができるので、２回目以降のベリファ
イ動作を前のベリファイでフェイルしたアドレスに対し
てだけ実行する。従って、第１の実施例と比して、アド
レスフェイルレジスタを多く設ける必要があるものの、
ベリファイ動作の時間をより一層短縮することが可能で
ある。この結果、データの検査時間がより一層短縮され
ると共に、プログラム動作がより一層高速化される。
【００３８】また、第１及び第２の実施例のいずれにお
いても、多値データの記憶に適用することが可能であ
る。
いても、多値データの記憶に適用することが可能であ
る。
【００３９】
【発明の効果】以上詳述したように、本発明によれば、
２回目以降のプログラムベリファイ動作がフェイルがあ
ったアドレスから開始されるので、不必要なプログラム
ベリファイ動作を回避することができ、プログラムベリ
ファイの時間を短縮することができる。これにより、デ
ータの検査時間を短縮することができ、複数本のビット
線がカラムスイッチにより１台のセンスアンプに接続さ
れる場合のプログラム動作を高速化することができる。
２回目以降のプログラムベリファイ動作がフェイルがあ
ったアドレスから開始されるので、不必要なプログラム
ベリファイ動作を回避することができ、プログラムベリ
ファイの時間を短縮することができる。これにより、デ
ータの検査時間を短縮することができ、複数本のビット
線がカラムスイッチにより１台のセンスアンプに接続さ
れる場合のプログラム動作を高速化することができる。
【図１】本発明の第１の実施例に係る半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の第１の実施例に係る半導体記憶装置の
動作を示すフローチャートである。
動作を示すフローチャートである。
【図３】本発明の第２の実施例に係る半導体記憶装置の
動作を示すフローチャートである。
動作を示すフローチャートである。
【図４】従来のフラッシュメモリの構成を示すブロック
図である。
図である。
【図５】従来のフラッシュメモリの動作を示すフローチ
ャートである。
ャートである。
１；フェイルアドレスレジスタ ２；アドレスカウンタ ３；アドレス比較回路 ４；カラムデコーダ ２１；カラム選択スイッチ ２３；比較回路 ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、Ｂ
Ｌ６、ＢＬ７、ＢＬ２０、ＢＬ２１、ＢＬ２２、ＢＬ２
３、ＢＬ２４、ＢＬ２５、ＢＬ２６、ＢＬ２７；ビット
線 ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ５、Ｃ
Ｓ６、ＣＳ７；カラムスイッチ ＳＡ０、ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４、ＳＡ５、Ｓ
Ａ６、ＳＡ７、２２；センスアンプ ＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３、ＤＣ４、ＤＣ５、Ｄ
Ｃ６、ＤＣ７；データ比較回路 ＤＲ０、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４、ＤＲ５、Ｄ
Ｒ６、ＤＲ７、２４；データレジスタ ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、Ｗ
Ｌ６、ＷＬ７；書き込み回路
Ｌ６、ＢＬ７、ＢＬ２０、ＢＬ２１、ＢＬ２２、ＢＬ２
３、ＢＬ２４、ＢＬ２５、ＢＬ２６、ＢＬ２７；ビット
線 ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ５、Ｃ
Ｓ６、ＣＳ７；カラムスイッチ ＳＡ０、ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４、ＳＡ５、Ｓ
Ａ６、ＳＡ７、２２；センスアンプ ＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３、ＤＣ４、ＤＣ５、Ｄ
Ｃ６、ＤＣ７；データ比較回路 ＤＲ０、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４、ＤＲ５、Ｄ
Ｒ６、ＤＲ７、２４；データレジスタ ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、Ｗ
Ｌ６、ＷＬ７；書き込み回路
Claims (7)
- 【請求項１】 複数個のメモリセルと、複数個の前記メ
モリセルのうちプログラムベリファイにより最初にフェ
イルと判断されたもののアドレスを記憶する記憶手段
と、この記憶手段にアドレスが記憶されたメモリセルを
次のプログラムベリファイにおける開始メモリセルとす
る選択手段と、を有することを特徴とする半導体記憶装
置。 - 【請求項２】 複数個の前記メモリセルに接続された複
数本のビット線を有し、前記記憶手段には少なくとも前
記ビット線を選択するためのカラムアドレスと同数のア
ドレスが記憶されることを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記プログラムベリファイは、ビット毎
プログラムベリファイであることを特徴とする請求項１
又は２に記載の半導体記憶装置。 - 【請求項４】 複数個のメモリセルのプログラムベリフ
ァイを行う工程と、前記プログラムベリファイにより最
初にフェイルと判断されたアドレスを記憶手段に記憶さ
せる工程と、前記アドレスが記憶されたメモリセルから
次のプログラムベリファイを行う工程と、を有すること
を特徴とする半導体記憶装置のデータ検査方法。 - 【請求項５】 複数個の前記メモリセルには複数本のビ
ット線が接続されており、前記記憶手段には、少なくと
も前記ビット線を選択するためのカラムアドレスと同数
のアドレスが記憶されることを特徴とする請求項４に記
載の半導体記憶装置のデータ検査方法。 - 【請求項６】 前記次のプログラムベリファイを行う工
程は、前記アドレスが記憶されたメモリセルのみのプロ
グラムベリファイを行う工程であることを特徴とする請
求項５に記載の半導体記憶装置のデータ検査方法。 - 【請求項７】 前記プログラムベリファイは、ビット毎
プログラムベリファイであることを特徴とする請求項４
乃至６のいずれか１項に記載の半導体記憶装置のデータ
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070906A JP2000268594A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置及びそのデータ検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070906A JP2000268594A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置及びそのデータ検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268594A true JP2000268594A (ja) | 2000-09-29 |
Family
ID=13445043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11070906A Pending JP2000268594A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置及びそのデータ検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000268594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109010A (ja) * | 2010-11-18 | 2012-06-07 | Grandis Inc | メモリ書込みエラー訂正回路 |
-
1999
- 1999-03-16 JP JP11070906A patent/JP2000268594A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109010A (ja) * | 2010-11-18 | 2012-06-07 | Grandis Inc | メモリ書込みエラー訂正回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |