JPH08273394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08273394A JPH08273394A JP7073999A JP7399995A JPH08273394A JP H08273394 A JPH08273394 A JP H08273394A JP 7073999 A JP7073999 A JP 7073999A JP 7399995 A JP7399995 A JP 7399995A JP H08273394 A JPH08273394 A JP H08273394A
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- JP
- Japan
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- word lines
- high voltage
- test
- stress
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Abstract
(57)【要約】
【目的】 複数のワード線に一括して高電圧を印加する
回路を設けることにより、メモリセルのストレステスト
の効率化を図ること。 【構成】 半導体基板上に互いに平行に延在された複数
のワード線ＷＬと、前記複数のワード線ＷＬと直行する
ように延在された複数のビット線対ＢＬ，＊ＢＬと、前
記ビット線対ＢＬ，＊ＢＬに接続され、前記ワード線Ｗ
Ｌによって選択される複数のメモリセルＭＣとを有する
半導体記憶装置において、テスト時に前記複数のワード
線ＷＬに高電圧を一括して印加する電圧印加回路手段
（３）を設け、前記メモリセＭＣルのストレステストを
行う。
回路を設けることにより、メモリセルのストレステスト
の効率化を図ること。 【構成】 半導体基板上に互いに平行に延在された複数
のワード線ＷＬと、前記複数のワード線ＷＬと直行する
ように延在された複数のビット線対ＢＬ，＊ＢＬと、前
記ビット線対ＢＬ，＊ＢＬに接続され、前記ワード線Ｗ
Ｌによって選択される複数のメモリセルＭＣとを有する
半導体記憶装置において、テスト時に前記複数のワード
線ＷＬに高電圧を一括して印加する電圧印加回路手段
（３）を設け、前記メモリセＭＣルのストレステストを
行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリのストレステストの改善に関する。近年
のＤＲＡＭの微細化、大規模化の進展はめざましく、６
４Ｍビット、２５６Ｍビット、さらには１Ｇビットのも
のが相次いで開発されている。これに伴い、ワードの配
線長も長くなり、また隣接するワード線間のスペースも
狭くなっているため、メモリのストレステストは信頼性
確保のため重要である。
し、特にメモリのストレステストの改善に関する。近年
のＤＲＡＭの微細化、大規模化の進展はめざましく、６
４Ｍビット、２５６Ｍビット、さらには１Ｇビットのも
のが相次いで開発されている。これに伴い、ワードの配
線長も長くなり、また隣接するワード線間のスペースも
狭くなっているため、メモリのストレステストは信頼性
確保のため重要である。
【０００２】しかし、メモリ容量の大規模化によって、
ストレステストの所要時間も長くありつつあり、テスト
の効率化が求められている。そこで、本発明では、テス
ト時にワード線に一括して高電圧を印加することによ
り、ストレステストの効率化、高信頼性の確保を図った
ものである。
ストレステストの所要時間も長くありつつあり、テスト
の効率化が求められている。そこで、本発明では、テス
ト時にワード線に一括して高電圧を印加することによ
り、ストレステストの効率化、高信頼性の確保を図った
ものである。
【０００３】
【従来の技術】従来のＤＲＡＭの構成を模式図（図３）
を参照して説明する。図３において、複数のワード線Ｗ
Ｌiは、半導体基板（不図示）を互いに平行に延在され
ている。そのワード線の一端はワード線ドライバー
（１）に接続されており、ロウデコーダ（２）の出力を
受けていずれか１つのワード線ドライバー（１）が駆動
されることで、１本のワード線が選択され、かつ昇圧さ
れる。
を参照して説明する。図３において、複数のワード線Ｗ
Ｌiは、半導体基板（不図示）を互いに平行に延在され
ている。そのワード線の一端はワード線ドライバー
（１）に接続されており、ロウデコーダ（２）の出力を
受けていずれか１つのワード線ドライバー（１）が駆動
されることで、１本のワード線が選択され、かつ昇圧さ
れる。
【０００４】そして、ワード線ＷＬｉに直交するよう
に、複数のビット線対ＢＬj，＊ＢＬjが設けられ、その
交点にメモリセルＭＣijが設けられている。各ビット線
対ＢＬj，＊ＢＬjの間にはセンスアンプＳＡjが設けら
れ、その出力は、Ｉ／Ｏ線に接続されている。従来のメ
モリのストレステストは、電源電圧を高く設定して、選
択されたワード線ＷＬiの昇圧を行い、その後、メモリ
セルＭＣijの読み出しや書き込みを行うことにより行っ
ていた。
に、複数のビット線対ＢＬj，＊ＢＬjが設けられ、その
交点にメモリセルＭＣijが設けられている。各ビット線
対ＢＬj，＊ＢＬjの間にはセンスアンプＳＡjが設けら
れ、その出力は、Ｉ／Ｏ線に接続されている。従来のメ
モリのストレステストは、電源電圧を高く設定して、選
択されたワード線ＷＬiの昇圧を行い、その後、メモリ
セルＭＣijの読み出しや書き込みを行うことにより行っ
ていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、上記のように、ロウデコー
ダで選択されたワード線ＷＬiを１本ずつ昇圧してスト
レステストを行っていたので、テスト時間が非常に長く
なるという欠点があた。特に、大規模化されたＤＲＡＭ
では、ワード線の数も多く、そのテスト効率は悪化して
いる。
半導体記憶装置においては、上記のように、ロウデコー
ダで選択されたワード線ＷＬiを１本ずつ昇圧してスト
レステストを行っていたので、テスト時間が非常に長く
なるという欠点があた。特に、大規模化されたＤＲＡＭ
では、ワード線の数も多く、そのテスト効率は悪化して
いる。
【０００６】本発明は、上記の課題に鑑みてなされたも
のであり、複数のワード線に一括して高電圧を印加する
回路を設けることにより、メモリセルのストレステスト
の効率化を図ることを目的としている。
のであり、複数のワード線に一括して高電圧を印加する
回路を設けることにより、メモリセルのストレステスト
の効率化を図ることを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板上に互いに平行に延在された
複数のワード線と、前記複数のワード線と直行するよう
に延在された複数のビット線対と、前記ビット線対に接
続され、前記ワード線によって選択される複数のメモリ
セルとを有する半導体記憶装置において、テスト時に前
記複数のワード線に高電圧を一括して印加する電圧印加
回路手段を設け、前記メモリセルのストレステストを行
うことを特徴としている。
に、本発明は、半導体基板上に互いに平行に延在された
複数のワード線と、前記複数のワード線と直行するよう
に延在された複数のビット線対と、前記ビット線対に接
続され、前記ワード線によって選択される複数のメモリ
セルとを有する半導体記憶装置において、テスト時に前
記複数のワード線に高電圧を一括して印加する電圧印加
回路手段を設け、前記メモリセルのストレステストを行
うことを特徴としている。
【０００８】また、本発明は、前記ワード線ごとにその
端と高電圧源との間に電圧印加用トランジスタを設け、
テスト時に該トランジスタを交互に２つの制御信号に基
づいて制御することにより、メモリセルのストレステス
トを行うことを特徴としている。
端と高電圧源との間に電圧印加用トランジスタを設け、
テスト時に該トランジスタを交互に２つの制御信号に基
づいて制御することにより、メモリセルのストレステス
トを行うことを特徴としている。
【０００９】
【作用】本発明によれば、テスト時に前記複数のワード
線に高電圧を一括して印加する電圧印加回路手段を設
け、前記メモリセルのストレステストを行うようにした
したので、テスト時間を大幅に短縮することができる。
さらに、本発明によれば、ワード線ごとにその端と高電
圧源との間に電圧印加用トランジスタを設け、テスト時
に該トランジスタを交互に２つの制御信号に基づいて制
御しているので、１つの制御信号をＨレベルにすること
で隣接するワード線間に高電圧がかかった状態を作りだ
し、ワード線間のショートテストを行うこともできる。
そして、２つの制御信号をＨレベルにすることで、すべ
てのワード線に高電圧ストレスをかけることが可能にな
る。したがってメモリセルのストレステストを効率よく
行うことができる。
線に高電圧を一括して印加する電圧印加回路手段を設
け、前記メモリセルのストレステストを行うようにした
したので、テスト時間を大幅に短縮することができる。
さらに、本発明によれば、ワード線ごとにその端と高電
圧源との間に電圧印加用トランジスタを設け、テスト時
に該トランジスタを交互に２つの制御信号に基づいて制
御しているので、１つの制御信号をＨレベルにすること
で隣接するワード線間に高電圧がかかった状態を作りだ
し、ワード線間のショートテストを行うこともできる。
そして、２つの制御信号をＨレベルにすることで、すべ
てのワード線に高電圧ストレスをかけることが可能にな
る。したがってメモリセルのストレステストを効率よく
行うことができる。
【００１０】
【実施例】以下で、本発明の実施例を図１及び図２を参
照して説明する。図１において、複数のワード線ＷＬi
は、半導体基板（不図示）を互いに平行に延在されてい
る。そのワード線の一端はワード線ドライバー（１）に
接続されており、ロウデコーダ（２）の出力を受けてい
ずれか１つのワード線ドライバー（１）が駆動されるこ
とで、１本のワード線が選択され、かつ昇圧される。
照して説明する。図１において、複数のワード線ＷＬi
は、半導体基板（不図示）を互いに平行に延在されてい
る。そのワード線の一端はワード線ドライバー（１）に
接続されており、ロウデコーダ（２）の出力を受けてい
ずれか１つのワード線ドライバー（１）が駆動されるこ
とで、１本のワード線が選択され、かつ昇圧される。
【００１１】そして、ワード線ＷＬｉに直交するよう
に、複数のビット線対ＢＬj，＊ＢＬjが設けられ、その
交点にメモリセルＭＣijが設けられている。各ビット線
対ＢＬj，＊ＢＬjの間にはセンスアンプＳＡjが設けら
れ、その出力は、Ｉ／Ｏ線に接続されている。上記の点
は、従来例と同様である。本発明は、さらに、テスト時
に前記複数のワード線に高電圧を一括して印加する電圧
印加回路（３）を設けた点を特徴とする。この電圧印加
回路（３）は、ワード線ＷＬiごとにその端と高電圧源
ＶＳＴとの間にＮチャネル型の電圧印加用トランジスタ
Ｑ1〜Ｑ5を設け、テスト時に該トランジスタＱ1〜Ｑ5を
交互に２つの制御信号Ｌ1，Ｌ2に基づいて制御したもの
である。高電圧源ＶＳＴは、電源電圧を昇圧して供給し
てもよいし、外部端子から供給することもできる。ま
た、２つの制御信号Ｌ1,Ｌ2も同様に高電圧で動作す
る。
に、複数のビット線対ＢＬj，＊ＢＬjが設けられ、その
交点にメモリセルＭＣijが設けられている。各ビット線
対ＢＬj，＊ＢＬjの間にはセンスアンプＳＡjが設けら
れ、その出力は、Ｉ／Ｏ線に接続されている。上記の点
は、従来例と同様である。本発明は、さらに、テスト時
に前記複数のワード線に高電圧を一括して印加する電圧
印加回路（３）を設けた点を特徴とする。この電圧印加
回路（３）は、ワード線ＷＬiごとにその端と高電圧源
ＶＳＴとの間にＮチャネル型の電圧印加用トランジスタ
Ｑ1〜Ｑ5を設け、テスト時に該トランジスタＱ1〜Ｑ5を
交互に２つの制御信号Ｌ1，Ｌ2に基づいて制御したもの
である。高電圧源ＶＳＴは、電源電圧を昇圧して供給し
てもよいし、外部端子から供給することもできる。ま
た、２つの制御信号Ｌ1,Ｌ2も同様に高電圧で動作す
る。
【００１２】いま、テスト時において、高電圧源ＶＳＴ
をＨレベル（例えば、１０Ｖ）に設定する。次に、制御
信号Ｌ1をＨレベルに立ち上げると、電圧印加用トラン
ジスタＱ2,Ｑ4がオン状態になり、ワード線ＷＬ2,ＷＬ4
が高電圧源ＶＳＴに接続される。このとき、ワード線Ｗ
Ｌ1,ＷＬ3,ＷＬ5はＬレベルであるから、隣接するワー
ド線間に一括して高電圧ストレスが印加される。次に、
制御信号Ｌ1のＨレベルを維持しながら、制御信号Ｌ2を
Ｈレベルに立ち上げると、電圧印加用トランジスタＱ1,
Ｑ3,Ｑ5がオン状態になり、ワード線ＷＬ1,ＷＬ3,ＷＬ5
も高電圧源ＶＳＴに接続され、これにより、すべてのワ
ード線に高電圧ストレスが印加される。そして、その
後、高電圧源ＶＳＴ及び制御信号Ｌ1，Ｌ2をＬレベルに
立ち下げ、通常の読み出し動作または書き込み動作を行
い、その動作が正常か否かをチェックする。すなわち、
読み出しの場合は、ロウデコーダ（２）により選択され
た１本のワード線が昇圧され、メモリセルＭＣｉｊのデ
ータがビット線対ＢＬj,＊ＢＬjに出力され、そのビッ
ト線間の電圧差をセンスアンプＳＡjによって増幅し、
Ｉ／Ｏ線を介して、Ｉ／Ｏ端子に出力する。そして、そ
の出力されたデータが正しいかどうかを判定する。
をＨレベル（例えば、１０Ｖ）に設定する。次に、制御
信号Ｌ1をＨレベルに立ち上げると、電圧印加用トラン
ジスタＱ2,Ｑ4がオン状態になり、ワード線ＷＬ2,ＷＬ4
が高電圧源ＶＳＴに接続される。このとき、ワード線Ｗ
Ｌ1,ＷＬ3,ＷＬ5はＬレベルであるから、隣接するワー
ド線間に一括して高電圧ストレスが印加される。次に、
制御信号Ｌ1のＨレベルを維持しながら、制御信号Ｌ2を
Ｈレベルに立ち上げると、電圧印加用トランジスタＱ1,
Ｑ3,Ｑ5がオン状態になり、ワード線ＷＬ1,ＷＬ3,ＷＬ5
も高電圧源ＶＳＴに接続され、これにより、すべてのワ
ード線に高電圧ストレスが印加される。そして、その
後、高電圧源ＶＳＴ及び制御信号Ｌ1，Ｌ2をＬレベルに
立ち下げ、通常の読み出し動作または書き込み動作を行
い、その動作が正常か否かをチェックする。すなわち、
読み出しの場合は、ロウデコーダ（２）により選択され
た１本のワード線が昇圧され、メモリセルＭＣｉｊのデ
ータがビット線対ＢＬj,＊ＢＬjに出力され、そのビッ
ト線間の電圧差をセンスアンプＳＡjによって増幅し、
Ｉ／Ｏ線を介して、Ｉ／Ｏ端子に出力する。そして、そ
の出力されたデータが正しいかどうかを判定する。
【００１３】このように、本発明によれば、従来と異な
り、ワード線に一括して高電圧を印加しているので、メ
モリセルのストレステストをきわめて効率的に行うこと
が可能になる。なお、本発明は、ＤＲＡＭに限らず、複
数のワード線を有するメモリ、例えばＳＲＡＭ，ＥＥＰ
ＲＯＭ等にも適用することができる。
り、ワード線に一括して高電圧を印加しているので、メ
モリセルのストレステストをきわめて効率的に行うこと
が可能になる。なお、本発明は、ＤＲＡＭに限らず、複
数のワード線を有するメモリ、例えばＳＲＡＭ，ＥＥＰ
ＲＯＭ等にも適用することができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
テスト時に前記複数のワード線に高電圧を一括して印加
する電圧印加回路手段を設け、前記メモリセルのストレ
ステストを行うようにしたしたので、テスト時間を大幅
に短縮することができる。さらに、本発明によれば、ワ
ード線ごとにその端と高電圧源との間に電圧印加用トラ
ンジスタを設け、テスト時に該トランジスタを交互に２
つの制御信号に基づいて制御しているので、１つの制御
信号をＨレベルにすることで隣接するワード線間に高電
圧がかかった状態を作りだし、ワード線間のショートテ
ストを行うこともできる。そして、２つの制御信号をＨ
レベルにすることで、すべてのワード線に高電圧ストレ
スをかけることが可能になる。したがって、メモリセル
のストレステストを効率よく行うことができ、特に、微
細化及び大規模化した半導体記憶装置においてその効果
は大きい。
テスト時に前記複数のワード線に高電圧を一括して印加
する電圧印加回路手段を設け、前記メモリセルのストレ
ステストを行うようにしたしたので、テスト時間を大幅
に短縮することができる。さらに、本発明によれば、ワ
ード線ごとにその端と高電圧源との間に電圧印加用トラ
ンジスタを設け、テスト時に該トランジスタを交互に２
つの制御信号に基づいて制御しているので、１つの制御
信号をＨレベルにすることで隣接するワード線間に高電
圧がかかった状態を作りだし、ワード線間のショートテ
ストを行うこともできる。そして、２つの制御信号をＨ
レベルにすることで、すべてのワード線に高電圧ストレ
スをかけることが可能になる。したがって、メモリセル
のストレステストを効率よく行うことができ、特に、微
細化及び大規模化した半導体記憶装置においてその効果
は大きい。
【図１】本発明の実施例に係る半導体記憶装置を説明す
る回路図である。
る回路図である。
【図２】本発明の実施例に係る半導体記憶装置の動作を
説明するタイミング図である。
説明するタイミング図である。
【図３】従来例に係る半導体記憶装置を説明する回路図
である。
である。
１ ワード線ドライバー ２ ロウデコーダ ３ 電圧印加回路 ＷＬi ワード線 ＢＬj,＊ＢＬj ビット線対 ＳＡj センスアンプ Ｑ１〜Ｑ５ クランプ用トランジスタ Ｌ１，Ｌ２ 制御信号
Claims (2)
- 【請求項１】 半導体基板上に互いに平行に延在された
複数のワード線と、前記複数のワード線と直行するよう
に延在された複数のビット線対と、前記ビット線対に接
続され、前記ワード線によって選択される複数のメモリ
セルとを有する半導体記憶装置において、テスト時に前
記複数のワード線に高電圧を一括して印加する電圧印加
回路手段を設け、前記メモリセルのストレステストを行
うことを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板上に互いに平行に延在された
複数のワード線と、前記複数のワード線と直行するよう
に延在された複数のビット線対と、前記ビット線対に接
続され、前記ワード線によって選択される複数のメモリ
セルとを有する半導体記憶装置において、前記ワード線
ごとにその端と高電圧源との間に電圧印加用トランジス
タを設け、テスト時に該トランジスタを交互に２つの制
御信号に基づいて制御することにより、メモリセルのス
トレステストを行うことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073999A JPH08273394A (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073999A JPH08273394A (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273394A true JPH08273394A (ja) | 1996-10-18 |
Family
ID=13534349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073999A Pending JPH08273394A (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781902B2 (en) | 2002-08-28 | 2004-08-24 | Renesas Technology Corp. | Semiconductor memory device and method of testing short circuits between word lines and bit lines |
| WO2013139105A1 (zh) * | 2012-03-19 | 2013-09-26 | 上海市电力公司 | 一种小型化高压电缆状态监测装置 |
-
1995
- 1995-03-30 JP JP7073999A patent/JPH08273394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781902B2 (en) | 2002-08-28 | 2004-08-24 | Renesas Technology Corp. | Semiconductor memory device and method of testing short circuits between word lines and bit lines |
| WO2013139105A1 (zh) * | 2012-03-19 | 2013-09-26 | 上海市电力公司 | 一种小型化高压电缆状态监测装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040715 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051020 |
|
| TRDD | Decision of grant or rejection written | ||
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Effective date: 20051025 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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