JP2012257213A5 - - Google Patents

Claims (5)

1. 第１の記憶回路と、第２の記憶回路と、第１のスイッチと、第２のスイッチと、位相反転回路と、を有し、
   前記第１の記憶回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタは、酸化物半導体膜を有し、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１の制御信号が与えられる第１の信号線に接続され、
   前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記容量素子の電極の一方と、前記第２のトランジスタのゲート電極と、に接続され、
   前記容量素子の電極の他方は、接地され、
   前記第１のトランジスタのゲート電極は、第２の制御信号が与えられる第２の信号線に接続され、
   前記位相反転回路の入力端子は、前記第２の信号線に接続され、
   前記位相反転回路の出力端子は、前記第１のスイッチの入力端子に接続され、
   前記位相反転回路の第１端子は、電源電圧が与えられる電源線に接続され、
   前記位相反転回路の第２端子は、接地され、
   前記第１のスイッチの第１端子は、前記電源線に接続され、
   前記第１のスイッチの第２端子は、前記第２のトランジスタのソース電極又はドレイン電極の一方に接続され、
   前記第２のトランジスタのソース電極又はドレイン電極の他方は、接地され、
   前記第３のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極に接続され、
   前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記電源線に接続され、
   前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第１のスイッチの出力端子に接続され、
   前記第２のスイッチの第１端子は、前記位相反転回路の出力端子に接続され、
   前記第２のスイッチの第２端子は、前記第２の信号線に接続され、
   前記第１のスイッチの出力端子は、前記第２のスイッチを介して前記第２の記憶回路に接続されることを特徴とする記憶回路。
2. 第１の記憶回路と、第２の記憶回路と、第１のスイッチと、第２のスイッチと、位相反転回路と、を有し、
   前記第１の記憶回路は、第１のトランジスタと、容量素子と、第２のトランジスタと、第３のトランジスタと、を有し、
   前記第１のスイッチは、第４のトランジスタと、第５のトランジスタと、を有し、
   前記第１のトランジスタは、酸化物半導体膜を有し、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１の制御信号が与えられる第１の信号線に接続され、
   前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記容量素子の電極の一方と、前記第２のトランジスタのゲート電極と、に接続され、
   前記容量素子の電極の他方は、接地され、
   前記第１のトランジスタのゲート電極は、第２の制御信号が与えられる第２の信号線に接続され、
   前記位相反転回路の入力端子は、前記第２の信号線に接続され、
   前記位相反転回路の出力端子は、前記第４のトランジスタのゲート電極と、前記第５のトランジスタのゲート電極と、に接続され、
   前記位相反転回路の第１端子は、電源電圧が与えられる電源線に接続され、
   前記位相反転回路の第２端子は、接地され、
   前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線に接続され、
   前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第５のトランジスタのソース電極又はドレイン電極の一方に接続され、
   前記第５のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのソース電極又はドレイン電極の一方に接続され、
   前記第２のトランジスタのソース電極又はドレイン電極の他方は、接地され、
   前記第３のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極に接続され、
   前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記電源線に接続され、
   前記第３のトランジスタのソース電極又はドレイン電極の他方は、前記第４のトランジスタのソース電極又はドレイン電極の他方と、前記第５のトランジスタのソース電極又はドレイン電極の一方と、に接続され、
   前記第２のスイッチの第１端子は、前記位相反転回路の出力端子に接続され、
   前記第２のスイッチの第２端子は、前記第２の信号線に接続され、
   前記第４のトランジスタのソース電極又はドレイン電極の他方と、前記第５のトランジスタのソース電極又はドレイン電極の一方と、は、前記第２のスイッチを介して前記第２の記憶回路に接続されることを特徴とする記憶回路。
3. 請求項１または請求項２において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ及びＺｎを含むことを特徴とする記憶回路。
4. 請求項１または請求項２において、
   前記酸化物半導体膜は、Ｉｎ、Ｓｎ及びＺｎを含むことを特徴とする記憶回路。
5. 請求項１乃至請求項４のいずれか一に記載の記憶回路を有することを特徴とする電子機器。