JP2013250965A - 半導体装置およびその駆動方法 - Google Patents

半導体装置およびその駆動方法 Download PDF

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Abstract

【課題】消費電力を小さく抑えることができる半導体装置、およびその駆動方法を提供する。
【解決手段】制御装置および演算装置を含むプロセッサと、記憶装置と、入出力装置と、プロセッサと記憶装置、またはプロセッサと入出力装置との間において、命令、アドレス、またはデータの授受の経路となる複数のバスラインと、を有し、バスラインの各々にバスライン上の各々の情報を格納する第１のメモリが接続され、制御装置にバスライン上の情報に関するステータスフラグを格納する第２のメモリを有する構成とする。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、記憶装置を用いた半導体装置、および該半導体装置の駆動方法に関する。
半導体素子の微細化にともない、半導体装置の動作速度や集積度が向上し、処理能力の高い中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサが製造されるに至っている。一方で、微細化および高集積化した半導体素子のリーク電流に起因する電力消費量が高まってきていることから、プロセッサの低消費電力化が重要な課題となっている。
そこで、使用していない集積回路において電源を遮断することでプロセッサの消費電力を低減させる、所謂ノーマリオフコンピュータと呼ばれる技術が注目されている。例えば、特許文献１には、不要な集積回路への電源電圧の供給を停止する方法などが開示されている。
特開平１０−３０１６５９号公報
電源が遮断された集積回路においては、電源を遮断した瞬間に集積回路内の全てのノードの論理が揮発するため、電源遮断のタイミングは、処理が完全に終了した後に限られる。一方、集積回路内のレジスタやキャッシュメモリ等に不揮発性を付与しておけば、例え処理途中であっても、電源を遮断した後にある程度の情報を保持しておくことが可能になる。
しかしながら、レジスタやキャッシュメモリは集積回路内の占有面積が大きく、不揮発性の付与による回路面積の更なる増大や、寄生容量の増大など新たな問題も発生してしまう。
上記問題を顧み、本発明の一態様では、消費電力を小さく抑えることができる半導体装置を提供することを目的の一つとする。または、消費電力を小さく抑えることができる半導体装置の駆動方法を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、プロセッサと接続されるバスラインにメモリが付加された半導体装置に関する。
本発明の一態様は、制御装置および演算装置を含むプロセッサと、プロセッサに接続される複数のバスラインと、バスラインの各々に接続される第１のメモリと、制御装置に接続される第２のメモリと、を有することを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、本発明の他の一態様は、制御装置および演算装置を含むプロセッサと、記憶装置と、入出力装置と、プロセッサと記憶装置、またはプロセッサと入出力装置との間において、命令、アドレス、またはデータの授受の経路となる複数のバスラインと、を有し、バスラインの各々にバスライン上の各々の情報を格納する第１のメモリが接続され、制御装置にバスライン上の情報に関するステータスフラグを格納する第２のメモリが接続されていることを特徴とする半導体装置である。
上記バスラインには、アドレスバス、データバスまたは入出力バスが含まれることが好ましい。
また、上記第１および第２のメモリは、チャネル形成領域が酸化物半導体で形成されたトランジスタを有することが好ましい。
また、本発明の他の一態様は、処理中のプロセッサが電源遮断命令を受け、プロセッサが破棄可能な処理の途中であれば処理を中断して電源をオフし、プロセッサが破棄不可能な処理の途中であれば処理を継続してバスライン上に処理データを出力する手順と、処理データを前記バスラインに接続された第１のメモリに格納する手順と、制御装置に接続された第２のメモリにバスライン上の情報に関するステータスフラグを格納する手順と、を含んだ方法を経てプロセッサの電源を遮断し、プロセッサに再度電源が投入されたとき、第１および第２のメモリ以外のノードを初期化し、第２のメモリ内にバスライン上の情報に関するステータスフラグがない場合は新規の命令に従って処理を開始し、第２のメモリ内にバスライン上の情報に関するステータスフラグがある場合は第１のメモリからバスライン上にデータを読み込む手順と、ステータスフラグの内容に従ってデータを受け入れる回路を特定して電源オフ前の状態に復帰する手順と、を含んだ方法を経て、電源オフ前の状態から継続して処理を行うことを特徴とする半導体装置の駆動方法である。
上記破棄不可能な処理がパイプライン上に残留している場合は、最終の命令セットの処理がパイプラインを通過するまで処理を継続することが好ましい。
本発明の一態様を用いることにより、消費電力を小さく抑えることができる半導体装置を提供することができる。または、消費電力を小さく抑えることができる半導体装置の駆動方法を提供することができる。または、集積度の高い半導体装置を提供することができる。または、半導体装置が処理途中であっても、ある程度電源遮断の自由度を与えられ、電源復帰時も、遮断前の状態を容易に復帰することができる。
半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の電源遮断動作時のフローチャート。 半導体装置の電源復帰動作時のフローチャート。 記憶装置の構造図および回路図。 記憶装置の回路図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
なお、本発明は、プロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様における半導体装置の構成および駆動方法を説明する。
図２は、従来の一般的な、プロセッサ、記憶装置、入出力装置、およびそれらを結ぶバスラインを有する半導体装置の一例を示している。プロセッサ１００は、制御装置１０１および演算装置１０２を有し、制御装置１０１には、命令を読み込むレジスタ１１３、命令を解読するデコーダ１１２、各ノードを管理するコントローラ１１１、および命令が格納されているメモリ上のアドレスを保存するプログラムカウンタ１１６などが含まれる。また、演算装置１０２には、処理中のデータを格納するレジスタ１１４、および演算を行う演算器１１５などが含まれる。
プロセッサ１００、記憶装置１２０、および入出力装置１４０はそれぞれがバスラインで接続されており、該バスラインを介して命令、アドレス、データ等の授受を行う。図２においては、プロセッサ１００、記憶装置１２０、入出力装置１４０を接続するアドレスバス１３１およびデータバス１３３、プロセッサ１００と入出力装置１４０を接続する入出力バス１３２（Ｉ／Ｏバス）を例示している。なお、図２の構成は一例であり、プロセッサ１００がバスラインを通じて接続される装置は上記に限られない。
また、プロセッサ１００内の構成やバスラインの種類も上記に限られない。例えば、プロセッサ１００内にキャッシュメモリや浮動小数点演算器などを備えていてもよい。また、プロセッサ１００と記憶装置１２０および入出力装置１４０を他のバスラインで接続し、命令、アドレス、データの授受を行う構成でもよい。
図２において、プロセッサ１００に含まれるレジスタ等の記憶素子、および記憶装置１２０内の記憶素子には高速動作が可能な揮発性メモリが用いられる。したがって、プロセッサは通常、処理中は継続して電源の供給が必須であり、電源遮断等により処理を中断した場合には中断時点からの処理を再開することはできない。このように、常に電源の供給を行っている状態をノーマリーオンということができる。つまり、ゲーティング等で電源の管理を行わないプロセッサは、ノーマリーオンであり、図２に示すような構成の半導体装置は、省電力化には不向きである。
非動作時に積極的に電源を遮断することを特徴とするノーマリーオフプロセッサにおいては、電源遮断時のデータ退避、または電源復帰時のデータ復旧をスムーズに処理する必要がある。このような処理を行うには、例えば、図３に示すような図２の構成の回路の出力ノードに不揮発性メモリＮ１〜Ｎ８を並列に配置した半導体装置とすればよい。また、記憶素子に関しては不揮発性メモリと置き換える構成であってもよい。
なお、本明細書において不揮発性とは、電源を遮断しても記憶されているデータが揮発しないと見なされる性質を指し、揮発性とは、電源遮断により記憶されているデータが瞬時に揮発する性質を指す。
しかしながら、プロセッサ内のレジスタ等の記憶領域は占有面積が大きく、図３のように不揮発性メモリを並列に配置することは回路面積の増大につながってしまう。また、レジスタ等を不揮発性メモリに置き換えることは動作速度の観点からは望ましくない。
このような問題を顧みて創出された本発明の一態様の半導体装置を図１に示す。図１の半導体装置は、図２を用いて説明した半導体装置に対し、バスラインおよびプロセッサ１００内のコントローラ１１１に不揮発性メモリを設けた構成をしている。バスラインの各々には第１の不揮発性メモリＭ１〜Ｍ３が接続され、コントローラ１１１には第２の不揮発性メモリＭ４〜Ｍ６が設けられている。
バスラインは、プロセッサ内で命令、アドレス、データ等に関し、読み出し、書き込み、処理がおこなわれる情報の往来に用いられる経路であり、特定の回路間の入出力ノードとは異なる。このバスラインの各々に、最低１ビットの不揮発性メモリを接続することで、ある瞬間にバスラインに現れたデジタルデータを保持しておくことができる。電源の遮断、復帰を経て、当該不揮発性メモリからデータを読み出し、バスライン上に復帰することで、電源遮断前の処理を容易に継続することができる。
また、本発明の一態様の半導体装置は、図３に示した半導体装置のようにプロセッサ内の各ノードに不揮発性メモリを設ける必要がないため、回路面積を極端に増大させることがなく、寄生容量増大に伴う消費電力の増加も抑えることができる。また、レジスタ等の記憶素子は従来通り揮発性メモリ単独で動作させるため、通常の処理時においては動作速度を低下させることがない。すなわち、本発明の一態様における半導体装置では、回路面積の極端な増大や動作速度を低下させることなく、電源の遮断によるプロセッサの省電力化を効率良く行うことができる。
第１の不揮発性メモリＭ１〜Ｍ３に保持されるデジタルデータは、ある特定の回路が出力するデータに限られず、バスライン上に現れるデータであれば如何なるものであっても格納することができる。そのときバスライン上に現れていたデータの出所や行き先などの情報は、第２の不揮発性メモリＭ４〜Ｍ６に格納しておけば、復帰後の処理の連続化が容易になる。つまり、コントローラ１１１に配置される第２の不揮発性メモリＭ４〜Ｍ６は、各バスラインに対応して設けられる第１の不揮発性メモリＭ１〜Ｍ３に記憶される情報の素性を記録しておくためのステータスフラグを格納するために用いられる。
各バスラインは、構成上、特定の回路を１対１で結ぶのではなく、時系列的に複数の回路のデータが入出力される。したがって、あるタイミングでバスライン上のデータを第１の不揮発性メモリＭ１〜Ｍ３に記憶したとしても、復帰する際、そのデータがどの回路起因のデータであるかを特定する術が必要となる。第２の不揮発性メモリＭ４〜Ｍ６に格納するフラグの内容は、本発明の一態様においては特に限定しない。例えば、プロセッサのステータス信号、出所となる回路のＩＤ、または行き先となる回路のＩＤなどを格納すればよい。
なお、各バスラインに設ける第１の不揮発性メモリＭ１〜Ｍ３は、バス幅に応じて必要なだけのビット数を有していれば良い。好ましくは、バス幅１ビットに対し、１ビットの不揮発性メモリセルを対応させる。また、バス幅１ビットに対し２ビット以上の不揮発性メモリセルを対応させても良い。また、第１の不揮発性メモリＭ１〜Ｍ３は、コントローラ１１１からの指示によって動作する。動作の指示は、両者を接続する専用の信号線を介して行われてもよいし、バスラインを介して行われてもよい。
次に、図１に示す本発明の一態様の半導体装置の電源遮断動作について、図４のフローチャートを用いて説明する。
まず、プロセッサで処理が行われている動作状態において、電源を遮断する命令が発令（Ｓ２０１）されると、中途の処理が破棄可能なものかどうかの判定を行う（Ｓ２０２）。この判定方法としては、例えば、プロセッサが有している命令セットにおいて、破棄可能なものおよび破棄不可能なものを予め分類しておけばよい。また、命令セットの処理順序のパターン等から、統計的に判定させるようにしてもよい。
判定の結果、破棄可能とされた場合には、何ら特別な処理を経ることなく、電源遮断を受け入れる（Ｓ２０３）。一方、破棄不可能とされた場合には、処理を継続（Ｓ２０４）し、データの退避処理を含む手順を踏む。パイプライン処理が行われている場合には、最終の命令セットの処理がパイプラインを通過するまで処理を継続し、以降は命令セットの読み込みを行わないことで、パイプラインの全段を空にする。ここで、破棄不可能な処理が完了した後に、破棄可能な処理がパイプライン上に残っている場合は、パイプライン全段が空になるまで処理を継続する必要は無く、直ちに次動作に移行して良い。
その後、最終処理に基づいて出力されるデータが各バスラインに現れるので、各バスライン上のデータを各々設けられた第１の不揮発性メモリに格納する（Ｓ２０５）。さらに、この時点におけるバスライン上のデータの素性が電源復帰後に揮発しないよう、コントローラ１１１に設けられた第２の不揮発性メモリにステータスフラグを格納する（Ｓ２０６）。以上の処理が完結した後、電源を遮断する（Ｓ２０７）。
上記の動作では、電源を遮断する命令の発令から、実際に電源が遮断されるまでに、少なくともパイプライン上に残留している処理は完結させる必要があるため、その分の時間差はシステム的に与えておく必要がある。また、一般的なパイプライン段数は数段〜十数段程度であり、その処理時間としてはクロック数周期〜十数周期程度である。したがって、内部の電源ノードに保持容量等を付加し、保持容量に蓄積された電荷の消費分のみの時間で残りの処理が完了できるようにしてもよい。
次に、電源遮断後の復帰動作について、図５のフローチャートを用いて説明する。
電源が投入（Ｓ３０１）されると、通常の起動と同様、初期リセットにより、内部ノードの初期化が行われる（Ｓ３０２）。ただし、先の電源遮断前にバスライン上のデータ、及びステータスフラグを格納した第１および第２の不揮発性メモリについては、初期化の対象外とする。
初期リセットが完了した後、コントローラ１１１に設けられた第２の不揮発性メモリを参照し、いずれかのバスライン上のデータを格納したことを示すステータスフラグの有無を確認する（Ｓ３０３）。
第２の不揮発性メモリにステータスフラグが無いときは、前回の電源遮断時にはバスライン上のデータ格納を行っていないことを示しているので、半導体装置が通常の手順に従って起動された後、新たにプロセッサに入力される命令の処理を開始する（Ｓ３０４）。
一方、第２の不揮発性メモリにおいてステータスフラグの存在が判明すると、各バスラインに設けられた第１の不揮発性メモリのデータをバスライン上にロードし、前述のステータスフラグの内容に従って、受け入れ先の回路を特定する（Ｓ３０５）。ここまでの処理によって、各バスライン上における電源遮断前の状態が復元する（Ｓ３０６）。その後は、受け入れ先の回路にてバスライン上のデータを入力し、処理を継続する（Ｓ３０７）。
本発明の一態様における半導体装置は、上述したような方法で動作させることができ、回路ごとに設けられたレジスタの各々に不揮発性メモリを設ける方法に比べ、はるかに効率的なデータ保持を実現することができる。
また、プロセッサの処理命令が格納された記憶装置のアドレスバスに、不揮発性メモリセルを設けることで、どのアドレスまで命令の読み込みが完了しているか、すなわち、プロセッサの処理がどの段階まで進行したかを容易に参照することもできる。
なお、不揮発性メモリに用いられるメモリセルには、電源電圧の供給が停止されてもデータを保持することができる、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子や、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどの記憶素子を用いることができる。
特に、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子を用いた場合、電荷の供給によりデータの書き込みを行うので、ＭＲＡＭなどに比べてデータの書き込みに要する電流を１／１００程度に抑えることができる。よって、上記記憶素子を用いた本発明の一態様の半導体装置では、消費電力を抑えることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した不揮発性メモリに用いることのできるオフ電流の著しく小さいトランジスタおよび該トランジスタを構成する材料について説明する。
オフ電流の著しく小さいトランジスタとしては、例えば酸化物半導体などのバンドギャップの広い半導体をチャネル形成領域に含むトランジスタを用いることが好ましい。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例としては、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがあるが、酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
また、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）の導電型は、ｉ型またはｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上、好ましくは９５％以上である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。そこで、上記加熱処理の後に、酸化物半導体膜に酸素を供給する処理を行い、酸素欠損を低減させることが望ましい。
例えば、酸素を含むガス雰囲気下において加熱処理を行うことで、酸化物半導体膜に酸素を供給することができる。酸素を供給するための加熱処理は、上述した、水分または水素の濃度を低減するための加熱処理と同様の条件で行えば良い。ただし、酸素を供給するための加熱処理は、酸素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）などの酸素を含むガス雰囲気下において行う。
上記酸素を含むガスには、水、水素などの濃度が低いことが好ましい。具体的には、酸素を含むガス内に含まれる不純物濃度を、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。
或いは、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて、酸化物半導体膜に酸素を供給することができる。上記方法を用いて酸素を酸化物半導体膜に供給した後、酸化物半導体膜に含まれる結晶部が損傷を受けた場合は、加熱処理を行い、損傷を受けた結晶部を修復するようにしても良い。
また、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用い、上記絶縁膜から酸化物半導体膜に酸素を供給するようにしても良い。酸素を含む絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素を半導体膜に添加することをいう。また、酸素ドープには、プラズマ化した酸素を半導体膜に添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成を満たすことができる。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
酸素を絶縁膜から酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
以下では、本発明の一態様に用いることができる酸化物半導体膜の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態１で説明した不揮発性メモリとして用いることができ、酸化物半導体を有するトランジスタを含む記憶装置の一例を、図面を用いて説明する。
図６は、本実施の形態における記憶装置の構成の一例である。図６（Ａ）に、記憶装置の断面図を、図６（Ｂ）に記憶装置の回路図をそれぞれ示す。
図６（Ａ）および図６（Ｂ）に示す記憶装置は、下部に第１の半導体材料（基板３０００）をチャネル形成領域に用いたトランジスタ３２００を有し、上部に第２の半導体材料３２１０をチャネル形成領域に用いたトランジスタ３２０２、および容量素子３２０４を有している。容量素子３２０４は、一方の電極をトランジスタ３２０２のゲート電極、他方の電極をトランジスタ３２０２のソース電極またはドレイン電極、誘電体をトランジスタ３２０２のゲート絶縁膜と同じ材料を用いる構造とすることで、トランジスタ３２０２と同時に形成することができる。
なお、トランジスタ３２０２としては、一例としてノンセルフアライン型のトップゲート型のトランジスタを図示しているが、セルフアライン型やボトムゲート型のトランジスタであってもよい。また、図示はしていないが、下地絶縁層３２３０を介して第２の半導体材料３２１０と重なるように導電層を設け、該導電層を第２のゲート電極として機能させてもよい。第２のゲート電極を設けることで、しきい値電圧の変動などを抑えることができる。
ここで、第１の半導体材料（基板３０００）と第２の半導体材料３２１０は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料（基板３０００）を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料３２１０を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いたトランジスタを用いる他は、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。
図６（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けられており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。
トランジスタ３２００のゲート電極は、絶縁層３２２０上に設けられたトランジスタ３２０２のソース電極またはドレイン電極の一方が延在した容量素子３２０４の一方の電極と電気的に接続されている。
図６（Ａ）に示すトランジスタ３２０２は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図６（Ａ）に示すように、トランジスタ３２００と容量素子３２０４は重畳するように形成することができるため、その占有面積を低減することができる。したがって、記憶装置の集積度を高めることができる。
次に、図６（Ａ）に対応する回路構成の一例を図６（Ｂ）に示す。
図６（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。
図６（Ｂ）に示す記憶装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
なお、本実施の形態の記憶装置を実施の形態１における半導体装置に適用する場合は、第３の配線（３ｒｄ Ｌｉｎｅ）をバスラインに電気的に接続する構成とする。なお、第３の配線（３ｒｄ Ｌｉｎｅ）とバスラインとの間には、トランジスタ等のスイッチがあってもよい。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す記憶装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。つまり、本実施の形態に示す記憶装置は、実質的に不揮発性メモリとして用いることができる。
また、本実施の形態に示す記憶装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る記憶装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１で説明した不揮発性メモリとして用いることができ、実施の形態３とは異なる構成の記憶装置について説明する。
図７に記憶装置の回路構成の一例を示す。なお、当該記憶装置に含まれるトランジスタ４１００としては、実施の形態３で説明したトランジスタ３２０２と同様の構成のトランジスタを用いることができる。また、容量素子４２５４は、実施の形態３で説明した容量素子３２０４と同様に、トランジスタ４１００の作製工程にて同時に作製することができる。
図７に示す記憶装置において、ビット線ＢＬとトランジスタ４１００のソース電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１００のゲート電極とは電気的に接続され、トランジスタ４１００のドレイン電極と容量素子４２５４の一方の端子とは電気的に接続されている。
なお、本実施の形態の記憶装置を実施の形態１における半導体装置に適用する場合は、ビット線ＢＬをバスラインと電気的に接続する構成とする。なお、ビット線ＢＬとバスラインとの間には、トランジスタ等のスイッチがあってもよい。
次に、図７に示す記憶装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ４１００がオン状態となる電位として、トランジスタ４１００をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４２５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４１００がオフ状態となる電位として、トランジスタ４１００をオフ状態とすることにより、容量素子４２５４の一方の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４１００は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４１００をオフ状態とすることで、容量素子４２５４の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４１００がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図７に示す記憶装置は、トランジスタ４１００のオフ電流が極めて小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。つまり、本実施の形態に示す記憶装置は、実質的に不揮発性メモリとして用いることができる。
なお、トランジスタ４１００を駆動するための周辺回路に設けられるトランジスタは、トランジスタ４１００とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
トランジスタ４１００は、酸化物半導体を用いて形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを積層することで、記憶装置の高集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置などに用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図８に示す。
図８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。
図８（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
以上の電子機器に本発明の一態様の半導体装置を用いることで、電子機器の消費電力を削減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００ プロセッサ
１０１ 制御装置
１０２ 演算装置
１１１ コントローラ
１１２ デコーダ
１１３ レジスタ
１１４ レジスタ
１１５ 演算器
１１６ プログラムカウンタ
１２０ 記憶装置
１３１ アドレスバス
１３３ データバス
１４０ 入出力装置
３０００ 基板
３１００ 素子分離絶縁層
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２１０ 半導体材料
３２２０ 絶縁層
３２３０ 下地絶縁層
４１００ トランジスタ
４２５０ メモリセル
４２５４ 容量素子
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
Ｎ１ 不揮発性メモリ
Ｎ２ 不揮発性メモリ
Ｎ３ 不揮発性メモリ
Ｎ４ 不揮発性メモリ
Ｎ５ 不揮発性メモリ
Ｎ６ 不揮発性メモリ
Ｎ７ 不揮発性メモリ
Ｎ８ 不揮発性メモリ
Ｍ１ 第１の不揮発性メモリ
Ｍ２ 第１の不揮発性メモリ
Ｍ３ 第１の不揮発性メモリ
Ｍ４ 第２の不揮発性メモリ
Ｍ５ 第２の不揮発性メモリ
Ｍ６ 第２の不揮発性メモリ

Claims (6)

  1. 制御装置および演算装置を含むプロセッサと、
    前記プロセッサに接続される複数のバスラインと、
    前記バスラインの各々に接続される第１のメモリと、
    前記制御装置に接続される第２のメモリと、
    を有することを特徴とする半導体装置。
  2. 制御装置および演算装置を含むプロセッサと、
    記憶装置と、
    入出力装置と、
    前記プロセッサと前記記憶装置、または前記プロセッサと前記入出力装置との間において、命令、アドレス、またはデータの授受の経路となる複数のバスラインと、
    を有し、
    前記バスラインの各々に前記バスライン上の各々の情報を格納する第１のメモリが接続され、前記制御装置に前記バスライン上の情報に関するステータスフラグを格納する第２のメモリが接続されていることを特徴とする半導体装置。
  3. 請求項１または２において、前記バスラインには、アドレスバス、データバスまたは入出力バスが含まれることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、前記第１および第２のメモリは、チャネル形成領域が酸化物半導体で形成されたトランジスタを有することを特徴とする半導体装置。
  5. 処理中のプロセッサが電源遮断命令を受け、
    前記プロセッサが破棄可能な処理の途中であれば処理を中断して電源をオフし、
    前記プロセッサが破棄不可能な処理の途中であれば処理を継続してバスライン上に処理データを出力する手順と、
    前記処理データを前記バスラインに接続された第１のメモリに格納する手順と、
    制御装置に接続された第２のメモリに前記バスライン上の情報に関するステータスフラグを格納する手順と、
    を含んだ方法を経て前記プロセッサの電源を遮断し、
    前記プロセッサに再度電源が投入されたとき、
    前記第１および第２のメモリ以外のノードを初期化し、
    前記第２のメモリ内に前記バスライン上の情報に関するステータスフラグがない場合は新規の命令に従って処理を開始し、
    前記第２のメモリ内に前記バスライン上の情報に関するステータスフラグがある場合は前記第１のメモリからバスライン上にデータを読み込む手順と、
    前記ステータスフラグの内容に従ってデータを受け入れる回路を特定して電源オフ前の状態に復帰する手順と、
    を含んだ方法を経て、電源オフ前の状態から継続して処理を行うことを特徴とする半導体装置の駆動方法。
  6. 請求項５において、前記破棄不可能な処理がパイプライン上に残留している場合は、最終の命令セットの処理がパイプラインを通過するまで処理を継続することを特徴とする半導体装置の駆動方法。
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