JP2015188211A - プログラマブルロジックデバイスの動作方法 - Google Patents

Abstract

【課題】マルチコンテキスト方式のＰＬＤ（動的再構成可能回路）において、回路動作中に非選択コンテキストのコンフィギュレーションデータを書き換える際に、コンフィギュレーションデータを安定して格納する。【解決手段】非選択コンテキストのコンフィギュレーションデータを書き換える際に、書き換え対象となる行について、当該行の配線間スイッチの入力端子に供給されている入力信号が全て”Ｌ”もしくは少なくとも一度は”Ｌ”となるまで書き込みを続ける。より具体的には、当該行の書き込み選択信号を出力し続ける構成とする。更に、当該書き込み選択信号を出力している間は、ドライバ回路へのコンフィギュレーションデータの取り込みを行わない構成、またはドライバ回路へのコンフィギュレーションデータの取り込みまで進めておき、ラインバッファへの格納を行わない構成、のいずれかの構成とする。【選択図】図４

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。例えば、本発明は、半導体装置、その駆動方法等に関する。例えば、本発明は、プログラマブルロジックデバイス、リコンフィギャラブル回路（再構成可能回路）若しくはその駆動方法等に関する。特に、動的再構成可能回路を有する半導体装置若しくはその駆動方法等に関する。

プログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＰＬＤ）は、製造時に全ての回路が固定される通常の集積回路に対し、出荷後にユーザが現場で所望の回路構成を設定して機能させることができるデバイスである。このようにユーザがプログラム可能なデバイスとして、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、規模の大きなＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられるが、本明細書においてはこれらを含めてプログラマブルロジックデバイス（以下、ＰＬＤという。）とよぶ。

従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に比べ、ＰＬＤは開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。そのため、近年、半導体装置への利用が進んでいる。

ＰＬＤは、例えば、複数のプログラマブルロジックエレメント（論理ブロックともいう。）と、プログラマブルロジックエレメント間の配線と、で構成される。各プログラマブルロジックエレメントの機能を変更することで、ＰＬＤの機能を変更することができる。また、プログラマブルロジックエレメント間の導通状態を変更することで、ＰＬＤの機能を変更することができる。

プログラマブルロジックエレメントは、例えば、ルックアップテーブル（ＬＵＴ）やマルチプレクサなどで構成されている。このルックアップテーブルのデータを記憶する記憶素子に、特定の値を設定することでプログラマブルロジックエレメントの機能を特定することができる。また、このマルチプレクサの入力信号の選択情報を記憶する記憶素子に、特定の値を設定することでプログラマブルロジックエレメントの機能を特定することができる。

プログラマブルロジックエレメント間の配線は、例えば多数対多数の接続スイッチなどで構成されている。プログラマブルロジックエレメント間の配線の導通状態は、当該接続スイッチの導通・非導通のデータを記憶する記憶素子に、特定の値を設定することで特定することができる。

上記のルックアップテーブルのデータ、マルチプレクサの入力信号の選択情報、接続スイッチの導通・非導通のデータ等をコンフィギュレーションデータとよび、コンフィギュレーションデータを記憶する記憶素子をコンフィギュレーションメモリとよび、コンフィギュレーションデータをコンフィギュレーションメモリに設定することをコンフィギュレーションとよぶ。特に、コンフィギュレーションデータをコンフィギュレーションメモリに新たに設定（更新）することをリコンフィギュレーションとよぶ。ＰＬＤをユーザの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム）し、コンフィギュレーションを行うことで実現することができる。

ＰＬＤは、一般には、ＰＬＤを有する半導体装置の動作を停止した状態でコンフィギュレーションを行う（静的コンフィギュレーション）。一方、ＰＬＤの特徴をより活かすため、半導体装置の動作中にコンフィギュレーションを行う（動的コンフィギュレーション）ことが注目されている。より具体的には、複数の回路構成（コンテキスト）に対応して各々設定されたコンフィギュレーションデータを複数用意しておき、これらの回路機能を入れ替える。このようなＰＬＤをマルチコンテキスト方式のＰＬＤとよぶことがある。

動的コンフィギュレーションの方法として、特許文献１では、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に複数の回路構成に対応した各々のコンフィギュレーションデータを各々異なるアドレスに格納しておき、コンフィギュレーションメモリをＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成する。所望の回路構成のコンフィギュレーションデータをＤＲＡＭの当該アドレスから読み出し、コンフィギュレーションメモリであるＳＲＡＭに書き込むことで、短時間でコンフィギュレーションを行う方法を提案している。

ところが、上記特許文献１の構成では、コンフィギュレーションデータをＤＲＡＭに保持するため、定期的なリフレッシュ動作が必要になり、消費電力の増大を招く。また、ＤＲＡＭは揮発性メモリのため、ＰＬＤの電源を投入するたびに、ＤＲＡＭへのデータの格納が必要になる。したがって、コンフィギュレーションデータを保存するために、さらに別の不揮発性メモリが必要になる。さらに、電源投入の度に、当該不揮発性メモリからＤＲＡＭへの大規模なデータ転送などの手順が必要になるため、起動時間の遅れが生じる。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合、少なくともトランジスタが４つ必要となる。このためＰＬＤ全体として素子数が著しく増大し、回路面積の増大を招く。

これに対し、本発明人は、特許文献２において、コンフィギュレーションメモリにオフ電流の極めて低いトランジスタ（以下ＯＳトランジスタと言う。）を構成要素として含む不揮発性メモリ（以下ＯＳメモリと言う。）を用いたＰＬＤ（再構成可能回路）を提案している。

上記ＯＳメモリは、ＯＳトランジスタを介して記憶ノードの電荷量を制御することで、コンフィギュレーションデータを格納し記憶させる。このような構成とすることで、電荷を保持することが可能となり、不揮発性メモリを容易に実現できる。

ＯＳメモリをコンフィギュレーションメモリ兼配線間スイッチとして用いることで、スイッチをより少ないトランジスタ数で構成することができる。このような構成とすることで、コンフィギュレーションメモリを小面積で配置することが容易となり、コンフィギュレーションメモリの集積度を高め易い。

そのため、動作中にコンフィギュレーションデータを書き換えることができるマルチコンテキスト方式のＰＬＤ（動的再構成可能回路）を構成することも容易となる。

さらに、ＯＳメモリを用いることにより、ブースティング効果により、回路動作中における配線間スイッチ（パストランジスタとも言う。）のスイッチング速度の向上が実現できる。

特開平１０−２８５０１４号公報 特開２０１３−２５１８９４号公報

ＯＳトランジスタは、オフ電流が極めて低いため、記憶ノードの電荷量を十分に長い時間保持できる。そのため、ＯＳメモリは、保持容量を小さく、あるいは無しにすることが可能である。そして、記憶ノードの保持容量が小さくできるため、ブースティング効果が、より発揮されやすい。

しかし、マルチコンテキスト方式のＰＬＤ（動的再構成可能回路）において、回路動作中に非選択コンテキストのコンフィギュレーションデータを書き換える際に、配線間スイッチの入力端子に”Ｈ”（以下、高、高電位、”１”などという場合がある）、すなわち、配線間スイッチを構成するパストランジスタのソースに”Ｈ”が入力されていると、ＯＳメモリに”Ｈ”を書き込む場合に、十分な電位が書き込まれない場合がある。

特に、上記のように、回路動作中において、配線間スイッチにおけるブースティング効果を活用するためには、当該パストランジスタのゲートに付加する保持容量が小さい方が効果的である一方、非選択コンテキストのコンフィグレーションデータを書き換える場合には、やはりブースティング効果によって、当該ゲート電位が昇圧されてしまうので十分な電荷を記憶ノードに充電できなくなり問題となる。

そこで、本発明の一態様は、ＯＳメモリにコンフィギュレーションデータを安定して格納することを課題とする。または、本発明の一態様は、新規な半導体装置を提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、非選択コンテキストのコンフィギュレーションデータを書き換える際に、書き換え対象となる行について、当該行の配線間スイッチの入力端子に供給されている入力信号が全て”Ｌ”（以下、低、低電位、”０”などという場合がある）もしくは少なくとも一度は”Ｌ”となるまで書き込みを続けることである。より具体的には、当該行の書き込み選択信号を出力し続ける構成とする。更に、当該書き込み選択信号を出力している間は、ドライバ回路へのコンフィギュレーションデータの取り込み、あるいは、ドライバ回路におけるラインバッファへの格納を行わない構成としてもよい。

本発明の一態様は、プログラマブルロジックデバイスの動作方法であって、プログラマブルロジックデバイスは、第１の信号線と、第２の信号線と、プログラマブルスイッチと、を有し、プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、第２の信号線は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の信号線は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタを介して、第２のトランジスタのゲートに信号を入力する際、第２の信号線の信号が、少なくとも一度は低レベル（以下、ローレベル、Ｌｏｗ、Ｌレベルという場合がある）となるまで、第１の信号線の信号を高レベル（以下、ハイレベル、Ｈｉｇｈ、Ｈレベルという場合がある）とし続けるプログラマブルロジックデバイスの動作方法である。

本発明の一態様は、プログラマブルロジックデバイスの動作方法であって、プログラマブルロジックデバイスは、第１の信号線と、第２の信号線と、プログラマブルスイッチと、を有し、プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、第２の信号線は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の信号線は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタを介して、第２のトランジスタのゲートに信号を入力する際、第１の時間内に第２の信号線の信号が、一度も低レベルとならない場合、第２の信号線を強制的に低レベルとするプログラマブルロジックデバイスの動作方法である。

本発明の一態様において、第１の時間は、１番目の回路構成（コンテキスト）で動作を行っている状態で、ｔ番目のコンフィギュレーションデータを書き換える場合において、次にｔ番目の回路構成（コンテキスト）で動作を行うまでの時間を、書き換えを行う行数で割った時間を設定すればよい。

本発明の一態様は、プログラマブルロジックデバイスの動作方法であって、プログラマブルロジックデバイスは、第１の信号線と、第２の信号線と、プログラマブルスイッチと、を有し、プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、第２の信号線は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の信号線は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタを介して、第２のトランジスタのゲートに信号を入力する際、第２の信号線の信号が、低レベルとなっている時間の合計が第２の時間を超えるまで、第１の信号線の信号を高レベルとし続けるプログラマブルロジックデバイスの動作方法である。

本発明の一態様において、第２の時間は、電荷が充電された後に、第２の信号線が高レベルになったとしても、第１のトランジスタのゲート電位に高レベルが入力されていたとしても、第１のトランジスタはオン状態にならない電荷が充電される時間を設定すればよい。

本発明の一態様において、プログラマブルロジックデバイスは、ドライバ回路を有し、ドライバ回路は、データ信号線と第１のラッチ回路と第２のラッチ回路とを有し、第１のラッチ回路は、データ信号線からの信号を取り込む機能を有し、第２のラッチ回路は、第１のラッチ回路からの信号を取り込む機能を有し、第２のラッチ回路は、第１のラッチ回路からの信号を第１のトランジスタを介して、第２のトランジスタのゲートに出力する機能を有し、第１の信号線の信号が高レベルになった後、第２のラッチ回路の第１のラッチ回路からの信号を取り込む機能を停止すればよい。

本発明の一態様において、ドライバ回路を有し、ドライバ回路は、データ信号線と第１のラッチ回路と第２のラッチ回路とを有し、第１のラッチ回路は、データ信号線からの信号を取り込む機能を有し、第２のラッチ回路は、第１のラッチ回路からの信号を取り込む機能を有し、第２のラッチ回路は、第１のラッチ回路からの信号を第１のトランジスタを介して、第２のトランジスタのゲートに出力する機能を有し、第１の信号線の信号が高レベルのなった後、第２のラッチ回路の第１のラッチ回路からの信号を取り込む機能を停止し、データ信号線からの信号を第１のラッチ回路に取り込めばよい。

本発明の一態様において、プログラマブルロジックデバイスは、ロジックエレメントを有し、プログラマブルスイッチは、第２の信号線と、ロジックエレメントとの間の導通状態を制御する機能を有する。

本発明の一態様は、プログラマブルロジックデバイスの動作方法であって、プログラマブルロジックデバイスは、複数の第１の信号線と、複数の第２の信号線と、複数のプログラマブルスイッチと、を有し、プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、複数の第２の信号線のうちいずれか一は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、複数の第１の信号線のうちいずれか一は、第１のトランジスタのゲートと電気的に接続され、第１のトランジスタを介して、第２のトランジスタのゲートに信号を入力する際、複数の第２の信号線の信号の全てが、少なくとも一度は低レベルとなるまで、第１の信号線の信号を高レベルとし続けるプログラマブルロジックデバイスの動作方法である。

本発明の一態様において、プログラマブルロジックデバイスは、複数のロジックエレメントを有し、複数のプログラマブルスイッチは、複数の第２の信号線と、複数のロジックエレメントとの間の導通状態を制御する機能を有する。

本発明の一態様により、ＰＬＤ（動的再構成可能回路）の動作中におけるコンフィギュレーションデータの書き換えにおいて、ＯＳメモリにコンフィギュレーションデータを安定して格納することができ、したがって、ＰＬＤ（動的再構成可能回路）の動作信頼性を向上することができる。または、新規な半導体装置などを提供することが出来る。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

ＰＬＤの構成の一部を示す図。 回路の具体的な構成を示す図。 ドライバ回路ＢＤの構成を示す図。 書き込み動作を説明するタイミングチャート。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の断面構造を示す図。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

なお、本明細書において、単に「接続」という場合には、電気的に接続される回路構成を含むものとする。例えば「端子と配線とが接続される」とは、端子と配線が電気的に接続されている回路構成を指すものとし、端子と配線の間に何らかの素子を有する構成を排除するものではない。「電気的に接続」や「電気的接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、半導体表示装置などの各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

＜実施の形態１＞
本実施の形態では、ＰＬＤ（動的再構成可能回路）の一形態を、図１乃至図４を用いて説明する。

図１は、プロセッサにおけるＰＬＤ（動的再構成可能回路）の構成の例を示す。図１は、ｔ個のコンテキストに対応が可能なＰＬＤ（動的再構成可能回路）においてマトリクス状に繰り返される構成のうち、一部を取り出した概念図である。更に図２として、図１のスイッチ群の構成２０１に示した領域の回路構成を示す。図１において、ＰＬＤ（動的再構成可能回路）は、プログラマブルロジックエレメントＬＥ、ｔ組のコンフィギュレーションデータに対応したスイッチ群ＲＳ、ドライバ回路ＢＤ、ドライバ回路ＷＤ、から構成される。

プログラマブルロジックエレメントＬＥは、コンフィギュレーションメモリ、フリップフロップなどから構成され、コンフィギュレーションメモリに格納するコンフィギュレーションデータを変更することで、当該プログラマブルロジックエレメントにおける入力信号に対する出力信号を任意の論理に変更することができる。

スイッチ群ＲＳは、コンフィギュレーションメモリ、スイッチなどから構成され、コンフィギュレーションメモリに格納するコンフィギュレーションデータを変更することで、プログラマブルロジックエレメント間、プログラマブルロジックエレメントと入出力ピン（図示せず）間の導通状態を変更することができる。

なお、ｔ個のコンテキストに対応したコンフィギュレーションデータは、ｔ組のセットから構成される。当該ｔ組のセットのうち一つが、信号線ＣＷＬ［１］乃至信号線ＣＷＬ［ｔ］のいずれか一つにより供給される選択信号により選択され、対応したコンフィギュレーションデータにしたがって、ＰＬＤ（動的再構成可能回路）の構成が特定される。図１では、ｔ組のコンフィギュレーションデータに対応したプログラマブルスイッチを一つのスイッチ群ＲＳで示し、これをｎ行、ｍ列分有する構成を示している。つまり図１では複数のスイッチ群ＲＳは、ｔ×ｎ行×ｍ列分のコンフィギュレーションメモリを有している。

なお、プログラマブルロジックエレメントＬＥの内部のコンフィギュレーションメモリに格納するコンフィギュレーションデータを変更することで、プログラマブルロジックエレメントの回路構成を変更することができる。すなわち、ＰＬＤ（動的再構成可能回路）は、コンフィギュレーションデータを変更することで、プログラマブルロジックエレメント内部の回路構成及びプログラマブルロジックエレメント間の導通状態を変更することができ、したがって、任意の回路構成とすることができる。

ドライバ回路ＢＤは、コンフィギュレーションメモリにコンフィギュレーションデータを出力する機能を有する。ドライバ回路ＷＤは、デコーダ回路ＷＤＥＣを有し、信号線ＷＡＤＲから供給される信号により、ｎｔ行のコンフィギュレーションメモリのうち、一つの行を選択する信号を生成する構成とすることができる。なお、ドライバ回路ＷＤは、シフトレジスタを有し、ｎｔ行のコンフィギュレーションメモリのうち、一つの行を選択する信号を順次生成する構成としても良い。選択された一つの行のコンフィグレーションメモリに、ドライバ回路ＢＤから出力されるコンフィグレーションデータを、一括して書き込む構成としてもよい。コンフィギュレーションメモリは、信号線ＢＬから供給されるデータを格納する。

図２に、プログラマブルスイッチＰＳを複数有するスイッチ群の構成（図１の２０１に相当）を示す。ここで、ｔ組のコンフィギュレーションデータに対応したスイッチ群ＲＳのｍ列分を示している。プログラマブルスイッチＰＳ＿１，１乃至プログラマブルスイッチＰＳ＿ｔ，ｍは、各々ＯＳトランジスタ１０１、トランジスタ１０２、トランジスタ１０３、保持容量素子１０４から構成される。なお、保持容量素子の容量値は、コンフィギュレーションデータの保持時間やスイッチの応答速度などの要求仕様に応じて適宜設定することができる。また、要求される容量値が少ない時は、保持容量素子を意図的に設けることなく、配線間の寄生容量により構成することも可能である。

図２において、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］は、プログラマブルロジックエレメントＬＥの出力信号線と接続され、信号線ＰＬＥＩＮは、プログラマブルロジックエレメントＬＥの入力信号線に接続されている。さらに、プログラマブルスイッチＰＳ＿１，１乃至プログラマブルスイッチＰＳ＿ｔ，ｍは、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］と信号線ＰＬＥＩＮとの間の導通状態を制御する機能を有する。より具体的には、信号線ＣＷＬ［１］乃至信号線ＣＷＬ［ｔ］により選択されたプログラマブルスイッチＰＳ＿１，１乃至プログラマブルスイッチＰＳ＿ｔ，ｍに格納されたコンフィギュレーションデータにしたがって、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］と信号線ＰＬＥＩＮとの間の導通状態が決定する。

信号線ＷＷＬ［１］乃至信号線ＷＷＬ［ｔ］により選択されたプログラマブルスイッチＰＳ＿１，１乃至プログラマブルスイッチＰＳ＿ｔ，ｍは、信号線ＢＬ［１］乃至信号線ＢＬ［ｍ］に供給されるデータを格納する。

信号線ＰＬＥＩＮには、ラッチ回路１０５、リセット回路１０６が電気的に接続されている。ラッチ回路１０５は、インバータ１０７、トランジスタ１０８により構成され、信号線ＰＬＥＩＮの電位を保持する機能を有する。

ここで、ＯＳトランジスタ１０１は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。このような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体材料を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。

図３に、ドライバ回路ＢＤの構成を示す。ここで、ドライバ回路ＢＤは、ラッチ回路３０１乃至ラッチ回路３０３から構成されるシフトレジスタ、ラッチ回路３０４乃至ラッチ回路３０６、ラッチ回路３０７乃至ラッチ回路３０９から構成されるラインバッファなどを有している。なお、図３および本実施の形態では省略しているが、ラッチ回路３０２とラッチ回路３０３の間に複数のラッチ回路があり、全て信号線ＳＰによって直列に電気的に接続されている。ラッチ回路３０１乃至ラッチ回路３０３の数は、スイッチ群ＲＳの列の個数と同じｍ個である。さらに、直列に接続されているラッチ回路３０５とラッチ回路３０８の組と、直列に接続されているラッチ回路３０６およびラッチ回路３０９の組との間に、同様の接続構成となっている複数のラッチ回路があり、それぞれ信号線ＤＡＴＡと信号線ＬＡＴと電気的に接続されている。ラッチ回路３０４乃至ラッチ回路３０６、およびラッチ回路３０７乃至ラッチ回路３０９の合計数は、１列のスイッチ群ＲＳに対して２個のラッチ回路が直列に電気的に接続されているので、２ｍ個である。

シフトレジスタは、クロック信号線ＣＫ及び反転クロック信号線ＣＫＢから供給されるクロック信号及び反転クロック信号、信号線ＳＰから供給されるスタートパルスにより制御され、信号線ＳＥＬ［１］乃至信号線ＳＥＬ［ｍ］に列選択信号を順次供給する機能を有する。

ラッチ回路３０４乃至ラッチ回路３０６は、信号線ＳＥＬ［１］乃至信号線ＳＥＬ［ｍ］により書き込み対象となる列が順次選択され、書き込み対象となった列のラッチ回路に、信号線ＤＡＴＡから供給されるシリアルデータを順次格納する機能を有する。

ラインバッファは、信号線ＬＡＴから供給される信号により、ラッチ回路３０４乃至ラッチ回路３０６に格納されたデータを一括して格納し、当該データを対応する信号線ＢＬ［１］乃至信号線ＢＬ［ｍ］に出力する機能を有する。

図４は、ＰＬＤ（動的再構成可能回路）におけるコンフィギュレーションデータの書き込み動作を説明するタイミングチャートである。

ここで、ＰＬＤ（動的再構成可能回路）は動作しているものとする。つまり、ＰＬＤ（動的再構成可能回路）がｔ個のコンテキストのうち、１番目の回路構成（コンテキスト）で動作を行っている状態において、ｔ番目のコンフィギュレーションデータを書き換える場合を仮定することにする。

時刻Ｔ１１乃至時刻Ｔ１３において、信号線ＳＰを”Ｈ”とすることで、時刻Ｔ１２乃至時刻Ｔ１３に信号線ＳＥＬ［１］が”Ｈ”、時刻Ｔ１３乃至時刻Ｔ１４に信号線ＳＥＬ［２］が”Ｈ”、時刻Ｔ１５乃至時刻Ｔ１６に信号線ＳＥＬ［ｍ］が”Ｈ”となる。時刻Ｔ１２乃至時刻Ｔ１３、時刻Ｔ１３乃至時刻Ｔ１４および時刻Ｔ１５乃至時刻Ｔ１６における信号線ＤＡＴＡの値をそれぞれ”Ｈ”、”Ｌ”、”Ｌ”とし、各々ラッチ回路３０４、ラッチ回路３０５、ラッチ回路３０６に、それぞれの信号線ＤＡＴＡの値が格納される。なお、信号線ＳＰに図４のような信号を供給するために、ラッチ回路３０１の前段に、反転クロック信号ＣＫＢにより制御されるラッチ回路をさらに追加し、当該信号に相当する信号を生成する構成が有効である。

時刻Ｔ１７乃至時刻Ｔ１８において、信号線ＬＡＴを”Ｈ”とする。この時、ラッチ回路３０４乃至ラッチ回路３０６のデータがラッチ回路３０７乃至ラッチ回路３０９に格納され、同時に信号線ＢＬ［１］乃至信号線ＢＬ［ｍ］に出力される。すなわち、信号線ＢＬ［１］は”Ｈ”、信号線ＢＬ［２］は”Ｌ”、信号線ＢＬ［ｍ］は”Ｌ”となる。

時刻Ｔ１８乃至時刻Ｔ１９において、信号線ＷＷＬ［ｔ］を”Ｈ”とする。この時、信号線ＷＷＬ［ｔ］に対応する行のコンフィギュレーションメモリが書き込み対象となり、信号線ＢＬ［１］、信号線ＢＬ［２］、信号線ＢＬ［ｍ］に各々対応するコンフィギュレーションメモリに”Ｈ”、”Ｌ”、”Ｌ”が格納される。

ここで、プログラマブルスイッチＰＳ＿ｔ，１乃至プログラマブルスイッチＰＳ＿ｔ，ｍの信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となるまで、信号線ＷＷＬ［ｔ］は”Ｈ”のままとする。信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］は、プログラマブルロジックエレメントＬＥの出力信号を供給する信号線に相当する。したがって、上記を換言すれば、プログラマブルロジックエレメントＬＥの出力信号が一度は”Ｌ”となるまで、信号線ＷＷＬ［ｔ］は”Ｈ”のままとすることになる。

更に、時刻Ｔ２１乃至時刻Ｔ２３において、信号線ＳＰを”Ｈ”とすることで、時刻Ｔ２２乃至時刻Ｔ２３に信号線ＳＥＬ［１］が”Ｈ”、時刻Ｔ２３乃至時刻Ｔ２４に信号線ＳＥＬ［２］が”Ｈ”、時刻Ｔ２５乃至時刻Ｔ２６に信号線ＳＥＬ［ｍ］が”Ｈ”となる。時刻Ｔ２２乃至時刻Ｔ２３、時刻Ｔ２３乃至時刻Ｔ２４および時刻Ｔ２５乃至時刻Ｔ２６における信号線ＤＡＴＡの値をそれぞれ”Ｌ”、”Ｈ”、”Ｈ”とし、各々ラッチ回路３０４、ラッチ回路３０５、ラッチ回路３０６に、それぞれの信号線ＤＡＴＡの値が格納される。

時刻Ｔ２７乃至時刻Ｔ２８において、信号線ＬＡＴを”Ｈ”とする。この時、ラッチ回路３０４乃至ラッチ回路３０６のデータがラッチ回路３０７乃至ラッチ回路３０９に格納され、同時に信号線ＢＬ［１］乃至信号線ＢＬ［ｍ］に出力される。すなわち、信号線ＢＬ［１］は”Ｌ”、信号線ＢＬ［２］は”Ｈ”、信号線ＢＬ［ｍ］は”Ｈ”となる。

時刻Ｔ２８乃至時刻Ｔ２９において、信号線ＷＷＬ［ｎｔ］を”Ｈ”とする。この時、信号線ＷＷＬ［ｎｔ］に対応する行のコンフィギュレーションメモリが書き込み対象となり、信号線ＢＬ［１］、信号線ＢＬ［２］、信号線ＢＬ［ｍ］に各々対応するコンフィギュレーションメモリに”Ｌ”、”Ｈ”、”Ｈ”が格納される。

ここで、プログラマブルスイッチＰＳ＿ｎｔ，１乃至プログラマブルスイッチＰＳ＿ｎｔ，ｍの信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となるまで、信号線ＷＷＬ［ｎｔ］は”Ｈ”のままとする。信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］は、プログラマブルロジックエレメントＬＥの出力信号を供給する信号線に相当する。したがって、上記を換言すれば、プログラマブルロジックエレメントＬＥの出力信号をモニターし、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となるまで、信号線ＷＷＬ［ｎｔ］は”Ｈ”のままとすることになる。

つまり、図１において、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］がすべて”Ｌ”になるか、一度は”Ｌ”になるかを判定する判定回路を有する構成としてもよい。あるいは、図１において、プログラムロジックエレメントＬＥの出力信号をモニターし、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”になるかを判定する判定回路を有する構成としてもよい。判定回路の判定によって、ドライバ回路ＷＤの出力をコントロールする構成とすればよい。

図２のプログラマブルスイッチＰＳ＿ｔ，１において、ＯＳトランジスタ１０１をオンさせて、”Ｈ”のデータを入力させようとした場合、トランジスタ１０２に接続された信号線ＳＬ［１］が”Ｈ”である場合、ブートストラップ効果によって、トランジスタ１０２のゲート電位が上昇しているため、十分な電荷を充電することができない。信号線ＳＬ［１］が”Ｌ”となることで、ブートストラップ効果が薄れ、十分な電荷を充電することができる。いったん十分な電荷が充電された後に、信号線ＳＬ［１］が”Ｈ”になったとしても、ブートストラップ効果によって、トランジスタ１０２のゲート電位は上昇するため、ＯＳトランジスタ１０１のゲート電位に”Ｈ”が入力されていたとしても、ＯＳトランジスタ１０１はオン状態になることなく、電荷は保持される。

以上のような構成とすることで、ＰＬＤ（動的再構成可能回路）の動作中におけるコンフィギュレーションデータの書き換えにおいて、ＯＳメモリにコンフィギュレーションデータを安定して格納することができ、したがって、ＰＬＤ（動的再構成可能回路）の動作信頼性を向上することができる。

＜実施の形態２＞
本実施の形態では、ドライバ回路ＢＤの動作について説明する。なお、ドライバ回路ＢＤの動作には２通りあり、それぞれについて説明する。

（１）
コンフィギュレーションデータの書き込み対象となる行の選択信号（信号線ＷＷＬ［ｔ］、または信号線ＷＷＬ［ｎｔ］に供給する信号）を”Ｈ”としている期間（時刻Ｔ１８乃至時刻Ｔ１９、または時刻Ｔ２８乃至時刻Ｔ２９）は、他の行のコンフィギュレーションメモリへのデータ書き込みはできない。そのため、当該期間は、クロック信号ＣＫ及び反転クロック信号ＣＫＢを停止することで、ドライバ回路ＢＤへのコンフィギュレーションデータの取り込みを停止する構成としてもよい。

すなわち、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となった時点でクロック信号ＣＫ及び反転クロック信号ＣＫＢを再度供給し、ドライバ回路ＢＤへのコンフィギュレーションデータの取り込みを再開する構成としている。このような構成とすることで、ＰＬＤ（動的再構成可能回路）の動作を停止することなく、コンフィギュレーションメモリにデータを安定して格納することができる。更に、クロック信号を停止することによって、消費電力を削減できる。

（２）
コンフィギュレーションデータの書き込み対象となる行の選択信号（信号線ＷＷＬ［ｔ］、または信号線ＷＷＬ［ｎｔ］に供給する信号）を”Ｈ”としている期間（時刻Ｔ１８乃至時刻Ｔ１９、または時刻Ｔ２８乃至時刻Ｔ２９）において、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となったか否かに係わらず、ドライバ回路ＢＤの一部の動作、すなわち、コンフィギュレーションデータのラッチ回路３０４乃至ラッチ回路３０６への取り込みは進める構成とすることもできる。

この場合、ラッチ信号ＬＡＴを”Ｈ”とする直前、すなわち、図４における時刻Ｔ１７（時刻Ｔ２７）の直前までに、前回の書き込み動作において信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となっていれば時刻Ｔ１７（時刻Ｔ２７）以降の動作、すなわち、ラッチ信号ＬＡＴを”Ｈ”とする動作に進み、前回の書き込み動作において信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］の何れかが一度も”Ｌ”となっていなければラッチ信号ＬＡＴを”Ｌ”としたまま、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一度は”Ｌ”となるまでクロック信号ＣＫ及び反転クロック信号ＣＫＢを停止する。

すなわち、図４における時刻Ｔ１６乃至時刻Ｔ１７（時刻Ｔ２６乃至時刻Ｔ２７）の動作を間延びさせる。このような構成とすることで、ＰＬＤ（動的再構成可能回路）の動作を停止することなく、また、コンフィギュレーションデータのラッチ回路３０４乃至ラッチ回路３０６への取り込みを進めておくことで、書き込み動作から次の書き込み動作までの時間を短縮することができ、効率的に書き込みが行える。

以上のような構成とすることで、ＰＬＤ（動的再構成可能回路）の動作中におけるコンフィギュレーションデータの書き換えにおいて、ＯＳメモリにコンフィギュレーションデータを安定して格納することができ、したがって、ＰＬＤ（動的再構成可能回路）の動作信頼性を向上することができる。更に、クロック信号を停止することによって、消費電力を削減できる。また、（２）において、書き込み動作から次の書き込み動作までの時間を短縮することができ、効率的に書き込みが行える。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

＜実施の形態３＞
本実施の形態では、コンフィギュレーションデータの書き換えの時間に制限が設けられている場合の動作について説明する。

ドライバ回路ＢＤの待機時間が規定の時間を超えた場合、すなわち、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］の何れかが一度も”Ｌ”とならないまま規定の時間を越えた場合、あるいは、コンフィギュレーションデータの書き換えに要する時間がトータルで規定の時間を越えた場合などについては、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］を強制的に”Ｌ”、すなわち、プログラマブルロジックエレメントＬＥの出力信号を強制的に”Ｌ”とする構成が有効である。この場合、プログラマブルロジックエレメントＬＥの出力信号を保持する回路、例えばフリップフロップなどを設け、当該フリップフロップの出力信号を一方の入力とする論理積回路などを設け、当該論理積回路の出力信号をプログラマブルロジックエレメントＬＥの出力信号として用いて、当該論理積回路の他方の入力とする制御信号により、プログラマブルロジックエレメントＬＥの出力信号を強制的に”Ｌ”とする構成が有効である。この時、当該フリップフロップの保持データが更新されないように、当該フリップフロップの書き込み制御信号を非アクティブにしておく構成が有効である。このような構成とすることで、ＰＬＤの動作を停止する時間を極力少なくして、コンフィギュレーションメモリにデータを安定して格納することができる。

規定の時間としては、例えば、実施の形態２の（１）において、１番目の回路構成（コンテキスト）で動作を行っている状態で、ｔ番目のコンフィギュレーションデータを書き換える場合において、次にｔ番目の回路構成（コンテキスト）で動作を行うまでの時間を、書き換えを行う行数で割った時間から、ドライバ回路ＢＤがｍ列分のデータをラッチ回路３０４乃至ラッチ回路３０６に取り込むのに要する時間を差し引いた時間を規定の時間として設定すればよい。

また、例えば、実施の形態２の（２）において、１番目の回路構成（コンテキスト）で動作を行っている状態で、ｔ番目のコンフィギュレーションデータを書き換える場合において、次にｔ番目の回路構成（コンテキスト）で動作を行うまでの時間を、書き換えを行う行数で割った時間を設定すればよい。他の設定の方法としては、ドライバ回路ＢＤがｍ列分のデータをラッチ回路３０４乃至ラッチ回路３０６に取り込むのに要する時間を規定の時間として設定すればよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

＜実施の形態４＞
本実施の形態では、ＰＬＤ（動的再構成可能回路）の動作周波数が高い場合の動作について説明する。

ＰＬＤ（動的再構成可能回路）の動作周波数が高い場合、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が一クロック分だけ”Ｌ”になった時など、一度は”Ｌ”となったものの”Ｌ”となる期間がコンフィギュレーションメモリへのデータ書き込みに十分な時間ではない場合がありうる。そのため、”Ｌ”となった時間の合計が、コンフィギュレーションメモリへのデータ書き込みに必要な時間に達するか、あるいは、”Ｌ”となったクロック数の合計が、必要なクロック数に達するかなどをモニターし、十分な時間分”Ｌ”となるまで、ドライバ回路ＢＤへのコンフィギュレーションデータの取り込みを停止するか、コンフィギュレーションデータのラッチ回路３０４乃至ラッチ回路３０６への取り込みは進めて、ラッチ信号ＬＡＴを”Ｌ”としたまま待機させる構成が有効である。このような構成とすることで、ＰＬＤ（動的再構成可能回路）の動作を止めることなく、コンフィギュレーションメモリへのコンフィギュレーションデータの書き込みを安定して行うことができる。

また、図１において、信号線ＳＬ［１］乃至信号線ＳＬ［ｍ］が、コンフィギュレーションメモリへのデータ書き込みに必要な時間分”Ｌ”となったか、あるいは必要なクロック数だけ”Ｌ”となったかを判定する判定回路を有する構成としてもよい。判定回路の判定によって、ドライバ回路ＷＤの出力をコントロールする構成とすればよい。

書き込みに必要な時間としては、例えば、電荷が充電された後に、信号線ＳＬ［１］が”Ｈ”になったとしても、ＯＳトランジスタ１０１のゲート電位に”Ｈ”が入力されていたとしても、ＯＳトランジスタ１０１はオン状態にならない電荷が充電される時間を必要な時間として設定すればよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

＜実施の形態５＞
ここで、ブースティング効果について説明を行う。一般的なＰＬＤの配線リソースに含まれるスイッチには、集積密度の向上を図るためにｎチャネル型トランジスタが用いられている。しかし、上記スイッチでは、閾値電圧に起因してｎチャネル型トランジスタのゲートを通過する信号の電位が降下することにより生じる、スイッチング速度の低下が課題である。

しかし、図２のようなオフ電流の極めて低いＯＳトランジスタを構成要素として含むプログラマブルスイッチＰＳ＿１，１では、ＯＳトランジスタ１０１がオフであるときトランジスタ１０２のゲートが、他の電極や配線との間における絶縁性が極めて高い浮遊状態になることから、以下に述べるブースティング効果が実現できる。

すなわち、プログラマブルスイッチＰＳ＿１，１では、トランジスタ１０２のゲートが浮遊状態にあると、信号線ＳＬ［１］の電位がローレベルからハイレベルに変化するのに伴い、スイッチとして機能するトランジスタ１０２のソースとゲートの間に形成される容量Ｃｇｓにより、トランジスタ１０２のゲートの電位が上昇する。

そして、そのトランジスタ１０２のゲートの電位の上昇幅は、上記トランジスタ１０２のゲートに入力された電位の論理値によって異なる。具体的に、プログラマブルスイッチＰＳ＿１，１に書き込まれたデータの電位が”Ｌ”の論理値に対応する場合、上記トランジスタは弱反転モードにあるため、トランジスタ１０２のゲートの電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちトランジスタ１０２のゲートの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。

一方、プログラマブルスイッチＰＳ＿１，１に書き込まれたデータの電位が”Ｈ”の論理値に対応する場合、上記トランジスタは強反転モードにあるため、トランジスタ１０２のゲートの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、電位が”Ｈ”の論理値に対応する場合、トランジスタ１０２のゲートの電位の上昇に寄与する容量Ｃｇｓが、電位が”Ｌ”の論理値に対応する場合よりも大きいこととなる。

よって、プログラマブルスイッチＰＳ＿１，１では、電位が”Ｈ”の論理値に対応する場合の方が、電位が”Ｌ”の論理値に対応する場合よりも、信号線ＳＬ［１］の電位の変化に伴い、トランジスタ１０２のゲートの電位をより高く上昇させるというブースティング効果を得ることができる。

よって、プログラマブルスイッチＰＳ＿１，１に書き込まれたデータの電位が”Ｈ”の論理値に対応する場合に、信号線ＢＬ［１］に入力されたデータを含む信号の電位に対して、スイッチが有するＯＳトランジスタ１０１の閾値電圧分、トランジスタ１０２のゲートの電位が降下していたとしても、ブースティング効果によりトランジスタ１０２のゲートの電位を上昇させることができるので、スイッチとして機能するトランジスタをオンにすることができ、プログラマブルスイッチＰＳ＿１，１のスイッチング速度を向上させることができる。

また、電位が”Ｌ”の論理値に対応する場合には、ブースティング効果によってトランジスタ１０２のゲート電位が上昇しても、スイッチとして機能する上記トランジスタ１０２をオンするほどの上昇はせず、オフのままにすることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

＜実施の形態６＞
本実施の形態では、先の実施の形態で説明したスイッチに、ＯＳトランジスタ１０１としてチャネル形成領域に酸化物半導体を用い、トランジスタ１０２としてチャネル形成領域に単結晶シリコンウェハを用いた場合の断面構造の例、及びその作製方法の例について、図５乃至図８を用いて説明する。

（半導体装置の断面構造の例）
図５に、図２に示したプログラマブルスイッチＰＳ＿１，１を有する半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、ＯＳトランジスタ１０１及びトランジスタ１０２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、ＯＳトランジスタ１０１及びトランジスタ１０２のチャネル幅方向における構造を示している。ただし、本発明の一態様では、ＯＳトランジスタ１０１のチャネル長方向とトランジスタ１０２のチャネル長方向とが、必ずしも一致していなくともよい。

なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。

また、図５では、酸化物半導体膜にチャネル形成領域を有するＯＳトランジスタ１０１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０２上に形成されている場合を例示している。

トランジスタ１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、ＯＳトランジスタ１０１はトランジスタ１０２上に積層されていなくとも良く、ＯＳトランジスタ１０１とトランジスタ１０２とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ１０２を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ１０２が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図５では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ１０２は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図５では、トレンチ分離法を用いてトランジスタ１０２を電気的に分離する場合を例示している。具体的に、図５では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ１０２を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ１０２の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ１０２は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ１０２では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ１０２の基板上における占有面積を小さく抑えつつ、トランジスタ１０２におけるキャリアの移動量を増加させることができる。その結果、トランジスタ１０２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１０２のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ１０２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ１０２上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、ＯＳトランジスタ１０１が設けられている。

ＯＳトランジスタ１０１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。

なお、図５において、ＯＳトランジスタ１０１は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。

ＯＳトランジスタ１０１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図５では、ＯＳトランジスタ１０１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、ＯＳトランジスタ１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図５に示すように、ＯＳトランジスタ１０１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ、酸化物半導体膜４３０ｂ、酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、ＯＳトランジスタ１０１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。

（トランジスタについて）
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ５９０の構成例について説明する。ＯＳトランジスタ１０１としてトランジスタ５９０を用いてもよい。

図６に、酸化物半導体膜にチャネル形成領域を有するトランジスタ５９０の構成を、一例として示す。図６（Ａ）には、トランジスタ５９０の上面図を示す。なお、図６（Ａ）では、トランジスタ５９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図６（Ａ）に示した上面図の、破線Ｂ１−Ｂ２における断面図を図６（Ｂ）に示し、破線Ｂ３−Ｂ４における断面図を図６（Ｃ）に示す。

図６に示すように、トランジスタ５９０は、基板５９７に形成された絶縁膜５９１上において順に積層された酸化物半導体膜５９２ａ及び酸化物半導体膜５９２ｂと、酸化物半導体膜５９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜５９３及び導電膜５９４と、酸化物半導体膜５９２ｂ、導電膜５９３及び導電膜５９４上の酸化物半導体膜５９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜５９２ｃ上に位置する絶縁膜５９５と、ゲート電極としての機能を有し、なおかつ絶縁膜５９５上において酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃと重なる導電膜５９６とを有する。なお、基板５９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。

また、トランジスタ５９０の、具体的な構成の別の一例を、図７に示す。図７（Ａ）には、トランジスタ５９０の上面図を示す。なお、図７（Ａ）では、トランジスタ５９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図７（Ａ）に示した上面図の、破線Ｂ１−Ｂ２における断面図を図７（Ｂ）に示し、破線Ｂ３−Ｂ４における断面図を図７（Ｃ）に示す。

図７に示すように、トランジスタ５９０は、絶縁膜５９１上において順に積層された酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃと、酸化物半導体膜５９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜５９３及び導電膜５９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜５９２ｃ、導電膜５９３及び導電膜５９４上に位置する絶縁膜５９５と、ゲート電極としての機能を有し、なおかつ絶縁膜５９５上において酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃと重なる導電膜５９６とを有する。

なお、図６及び図７では、積層された酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃを用いるトランジスタ５９０の構成を例示している。トランジスタ５９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。

酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃが順に積層されている半導体膜をトランジスタ５９０が有する場合、酸化物半導体膜５９２ａ及び酸化物半導体膜５９２ｃは、酸化物半導体膜５９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜５９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜５９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ５９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜５９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜５９２ｂと絶縁膜５９５との間に酸化物半導体膜５９２ｃが設けられていることによって、絶縁膜５９５と離隔している酸化物半導体膜５９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜５９２ｃは、酸化物半導体膜５９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜５９２ｂと酸化物半導体膜５９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ５９０の電界効果移動度が高くなる。

また、酸化物半導体膜５９２ｂと酸化物半導体膜５９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ５９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜５９２ａは、酸化物半導体膜５９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜５９２ｂと酸化物半導体膜５９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ５９０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜５９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜５９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜５９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜５９２ａ、酸化物半導体膜５９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜５９２ａ、酸化物半導体膜５９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜５９２ａ、酸化物半導体膜５９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜５９２ａ及び酸化物半導体膜５９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜５９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜５９２ｂが結晶質であることにより、トランジスタ５９０に安定した電気的特性を付与することができるため、酸化物半導体膜５９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ５９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜５９２ａ及び酸化物半導体膜５９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜５９２ａ及び酸化物半導体膜５９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜５９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜５９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、酸化物半導体膜５９２ａ乃至５９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ５９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ５９０の移動度及びオン電流を高めることができ、それにより、トランジスタ５９０を用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ５９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜５９２ｂにまで達していることが、トランジスタ５９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。

絶縁膜５９１は、加熱により上記酸素の一部を酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜５９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜５９１は、加熱により上記酸素の一部を酸化物半導体膜５９２ａ乃至酸化物半導体膜５９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜５９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図６及び図７に示すトランジスタ５９０は、チャネル領域が形成される酸化物半導体膜５９２ｂの端部のうち、導電膜５９３及び導電膜５９４とは重ならない端部、言い換えると、導電膜５９３及び導電膜５９４が位置する領域とは異なる領域に位置する端部と、導電膜５９６とが、重なる構成を有する。酸化物半導体膜５９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図６及び図７に示すトランジスタ５９０では、導電膜５９３及び導電膜５９４とは重ならない酸化物半導体膜５９２ｂの端部と、導電膜５９６とが重なるため、導電膜５９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜５９２ｂの端部を介して導電膜５９３と導電膜５９４の間に流れる電流を、導電膜５９６に与える電位によって制御することができる。このようなトランジスタ５９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ５９０がオフとなるような電位を導電膜５９６に与えたときは、当該端部を介して導電膜５９３と導電膜５９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ５９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜５９２ｂの端部における導電膜５９３と導電膜５９４の間の長さが短くなっても、トランジスタ５９０のオフ電流を小さく抑えることができる。よって、トランジスタ５９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ５９０がオンとなるような電位を導電膜５９６に与えたときは、当該端部を介して導電膜５９３と導電膜５９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ５９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜５９２ｂの端部と、導電膜５９６とが重なることで、酸化物半導体膜５９２ｂにおいてキャリアの流れる領域が、絶縁膜５９５に近い酸化物半導体膜５９２ｂの界面近傍のみでなく、酸化物半導体膜５９２ｂの広い範囲においてキャリアが流れるため、トランジスタ５９０におけるキャリアの移動量が増加する。この結果、トランジスタ５９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

本明細書において、「平行」とは、二つの直線が−１０°以上かつ１０°以下の角度で配置されている状態をいう。従って、−５°以上かつ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上かつ１００°以下の角度で配置されている状態をいう。従って、８５°以上かつ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

（半導体装置の断面構造の例）
図８に、図２に示したプログラマブルスイッチＰＳ＿１，１を有する半導体装置８１０の断面構造を、一例として示す。

なお、図８では、酸化物半導体膜にチャネル形成領域を有するＯＳトランジスタ１０１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０２上に形成されている場合を例示している。

トランジスタ１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ１０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、ＯＳトランジスタ１０１はトランジスタ１０２上に積層されていなくとも良く、ＯＳトランジスタ１０１とトランジスタ１０２とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ１０２を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ１０２が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図８では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。

また、トランジスタ１０２は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図８では、トレンチ分離法を用いてトランジスタ１０２を電気的に分離する場合を例示している。具体的に、図８では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ１０２を素子分離させる場合を例示している。

トランジスタ１０２上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ１０２のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ１０２のゲートに電気的に接続されている導電膜６２７とが、形成されている。

そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。

導電膜６３４乃至導電膜６３５上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。

また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。

導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図８では、絶縁膜６６１上にＯＳトランジスタ１０１が形成されている。

ＯＳトランジスタ１０１は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。

そして、ＯＳトランジスタ１０１では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、ＯＳトランジスタ１０１では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン等の希ガス、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。

そして、ＯＳトランジスタ１０１上に、絶縁膜６６３が設けられている。

なお、図８において、ＯＳトランジスタ１０１は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。

ＯＳトランジスタ１０１が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図８では、ＯＳトランジスタ１０１が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、ＯＳトランジスタ１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

＜実施の形態７＞
（電子機器の例）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図９に示す。

図９（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図９（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図９（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図９（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図９（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。

なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。

このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１０１ ＯＳトランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 保持容量素子
１０５ ラッチ回路
１０６ リセット回路
１０７ インバータ
１０８ トランジスタ
２０１ スイッチ群の構成
３０１ ラッチ回路
３０２ ラッチ回路
３０３ ラッチ回路
３０４ ラッチ回路
３０５ ラッチ回路
３０６ ラッチ回路
３０７ ラッチ回路
３０８ ラッチ回路
３０９ ラッチ回路
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５９０ トランジスタ
５９１ 絶縁膜
５９２ａ 酸化物半導体膜
５９２ｂ 酸化物半導体膜
５９２ｃ 酸化物半導体膜
５９３ 導電膜
５９４ 導電膜
５９５ 絶縁膜
５９６ 導電膜
５９７ 基板
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (8)

1. プログラマブルロジックデバイスの動作方法であって、
   前記プログラマブルロジックデバイスは、第１の信号線と、第２の信号線と、プログラマブルスイッチと、を有し、
   前記プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記第２の信号線は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１の信号線は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタを介して、前記第２のトランジスタのゲートに信号を入力する際、前記第２の信号線の信号が、少なくとも一度は低レベルとなるまで、前記第１の信号線の信号を高レベルとし続けることを特徴とするプログラマブルロジックデバイスの動作方法。
2. プログラマブルロジックデバイスの動作方法であって、
   前記プログラマブルロジックデバイスは、第１の信号線と、第２の信号線と、プログラマブルスイッチと、を有し、
   前記プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記第２の信号線は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１の信号線は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタを介して、前記第２のトランジスタのゲートに信号を入力する際、第１の時間内に前記第２の信号線の信号が、一度も低レベルとならない場合、前記第２の信号線を強制的に低レベルとすることを特徴とするプログラマブルロジックデバイスの動作方法。
3. プログラマブルロジックデバイスの動作方法であって、
   前記プログラマブルロジックデバイスは、第１の信号線と、第２の信号線と、プログラマブルスイッチと、を有し、
   前記プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記第２の信号線は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１の信号線は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタを介して、前記第２のトランジスタのゲートに信号を入力する際、前記第２の信号線の信号が、低レベルとなっている時間の合計が第２の時間を超えるまで、前記第１の信号線の信号を高レベルとし続けることを特徴とするプログラマブルロジックデバイスの動作方法。
4. 請求項１乃至請求項３のいずれか一において、
   前記プログラマブルロジックデバイスは、ドライバ回路を有し、
   前記ドライバ回路は、データ信号線と第１のラッチ回路と第２のラッチ回路とを有し、
   前記第１のラッチ回路は、前記データ信号線からの信号を取り込む機能を有し、
   前記第２のラッチ回路は、前記第１のラッチ回路からの信号を取り込む機能を有し、
   前記第２のラッチ回路は、前記第１のラッチ回路からの信号を前記第１のトランジスタを介して、前記第２のトランジスタのゲートに出力する機能を有し、
   前記第１の信号線の信号が高レベルになった後、前記第１のラッチ回路の前記データ信号線からの信号を取り込む機能を停止し、かつ、前記第２のラッチ回路の前記第１のラッチ回路からの信号を取り込む機能を停止することを特徴とするプログラマブルロジックデバイスの動作方法。
5. 請求項１乃至請求項３のいずれか一において、
   ドライバ回路を有し、
   前記ドライバ回路は、データ信号線と第１のラッチ回路と第２のラッチ回路とを有し、
   前記第１のラッチ回路は、前記データ信号線からの信号を取り込む機能を有し、
   前記第２のラッチ回路は、前記第１のラッチ回路からの信号を取り込む機能を有し、
   前記第２のラッチ回路は、前記第１のラッチ回路からの信号を前記第１のトランジスタを介して、前記第２のトランジスタのゲートに出力する機能を有し、
   前記第１の信号線の信号が高レベルになった後、前記第２のラッチ回路の前記第１のラッチ回路からの信号を取り込む機能を停止し、前記データ信号線からの信号を前記第１のラッチ回路に取り込むことを特徴とするプログラマブルロジックデバイスの動作方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記プログラマブルロジックデバイスは、ロジックエレメントを有し、
   前記プログラマブルスイッチは、前記第２の信号線と、前記ロジックエレメントとの間の導通状態を制御する機能を有することを特徴とするプログラマブルロジックデバイスの動作方法。
7. プログラマブルロジックデバイスの動作方法であって、
   前記プログラマブルロジックデバイスは、複数の第１の信号線と、複数の第２の信号線と、複数のプログラマブルスイッチと、を有し、
   前記プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記複数の第２の信号線のうちいずれか一は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記複数の第１の信号線のうちいずれか一は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタを介して、前記第２のトランジスタのゲートに信号を入力する際、前記複数の第２の信号線の信号の全てが、少なくとも一度は低レベルとなるまで、前記第１の信号線の信号を高レベルとし続けることを特徴とするプログラマブルロジックデバイスの動作方法。
8. 請求項７において、
   前記プログラマブルロジックデバイスは、複数のロジックエレメントを有し、
   前記複数のプログラマブルスイッチは、前記複数の第２の信号線と、前記複数のロジックエレメントとの間の導通状態を制御する機能を有することを特徴とするプログラマブルロジックデバイスの動作方法。

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