JP7127975B2 - 半導体装置および放送システム、ならびに電子機器 - Google Patents

半導体装置および放送システム、ならびに電子機器 Download PDF

Info

Publication number
JP7127975B2
JP7127975B2 JP2017198174A JP2017198174A JP7127975B2 JP 7127975 B2 JP7127975 B2 JP 7127975B2 JP 2017198174 A JP2017198174 A JP 2017198174A JP 2017198174 A JP2017198174 A JP 2017198174A JP 7127975 B2 JP7127975 B2 JP 7127975B2
Authority
JP
Japan
Prior art keywords
circuit
signal
transistor
context
configuration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017198174A
Other languages
English (en)
Other versions
JP2018067916A (ja
Inventor
宗広 上妻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2018067916A publication Critical patent/JP2018067916A/ja
Application granted granted Critical
Publication of JP7127975B2 publication Critical patent/JP7127975B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H04N21/42607—Internal components of the client ; Characteristics thereof for processing the incoming bitstream
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H04N21/42692—Internal components of the client ; Characteristics thereof for reading from or writing on a volatile storage medium, e.g. Random Access Memory [RAM]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/80—Details of filtering operations specially adapted for video compression, e.g. for pixel interpolation

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Logic Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Description

本発明の一態様は、半導体装置および放送システム、ならびに電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
テレビジョン（ＴＶ）は、大画面化に伴い、高精細度の映像を視聴できることが望まれている。そのため、超高精細ＴＶ（ＵＨＤＴＶ）放送の実用化が推し進められている。日本国では、２０１５年に通信衛星（ＣＳ）および光回線による４Ｋ放送サービスが開始されている。今後、放送衛星（ＢＳ）によるＵＨＤＴＶ（４Ｋ、８Ｋ）の試験放送の開始が予定されている。そのため、８Ｋ放送に対応するための各種の電子機器が開発されている（例えば、非特許文献１）。８Ｋの実用放送では、４Ｋ放送、２Ｋ放送（フルハイビジョン放送）も併用される予定である。
８Ｋ放送等では、高精細度の画像データを処理する必要があるため、画像データの容量が大きくなり、画像データの符号化および復号化が不可欠となる。フレーム間予測により、予測画像データを生成し、入力画像データと予測画像データの差分を符号化および復号化することにより、高い圧縮効率を得ることができる。復号化された入力画像データは、画像処理回路により画像処理を行うことができる。ここで、画像処理回路を複数設け、使用する画像処理回路をスイッチにより選択することにより、表示される画像に求められる画質等、状況に応じて異なる画像処理を行うことができる（特許文献１）。
特開２００３－１７９９３３号公報
Ｓ．Ｋａｗａｓｈｉｍａ，ｅｔ ａｌ．，"１３．３－Ｉｎ． ８Ｋ Ｘ ４Ｋ ６６４－ｐｐｉ ＯＬＥＤ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ ＣＡＡＣ－ＯＳ ＦＥＴｓ、"ＳＩＤ ２０１４ ＤＩＧＥＳＴ，ｐｐ．６２７―６３０．
８Ｋ放送等により、画像処理回路により処理される画像データの容量が大きくなると、画像処理回路等は高速な動作が求められ、これによりクロック周波数が高くなる。したがって、画像処理回路の切り替えが１クロック期間で完了しない場合がある。これにより、画像処理回路による画像処理が正しく行われない場合がある。
本発明の一態様では、クロック周波数を高めても画像処理回路の構成の切り替えの際に誤動作を生じない半導体装置を提供することを課題の１つとする。または、本発明の一態様では、高速動作に適した半導体装置を提供することを課題の１つとする。または、本発明の一態様では、信頼性の高い半導体装置を提供することを課題の１つとする。または、本発明の一態様では、消費電力を低減した半導体装置を提供することを課題の１つとする。または、本発明の一態様では、新規な半導体装置および新規な電子機器等を提供することを課題の１つとする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、デコーダを有し、デコーダは、第１の回路を有し、第１の回路は、クロック信号に同期して動作する機能を有し、第１の回路は、画像処理を行う機能を有し、第１の回路は、回路構成を切替えることができ、第１の回路の回路構成が切り替わっている最中にクロック信号が第１の回路に入力されないように、第１の回路に対してクロックゲーティングを行う半導体装置である。
また、上記態様において、デコーダは、第２の回路と、第３の回路と、を有し、第２の回路は、クロック信号を第１の回路に出力する機能を有し、第２の回路は、クロックゲーティングを行う機能を有し、第３の回路は、第１の信号を第１の回路に出力する機能を有し、第１の回路は、第１の信号の論理に対応した回路構成をとる機能を有してもよい。
また、上記態様において、デコーダは、コンフィギュレーションメモリを有し、コンフィギュレーションメモリは、コンフィギュレーションデータを保持する機能を有し、コンフィギュレーションメモリは、コンフィギュレーションデータに応じた第２の信号を生成する機能を有し、第２の回路は、クロックゲーティングを、第２の信号の論理を基にして規定されたクロック数だけ行ってもよい。
また、上記態様において、デコーダは、第１乃至第ｍ（ｍは自然数）のコンフィギュレーションメモリを有し、第１乃至第ｍのコンフィギュレーションメモリは、それぞれが保持するコンフィギュレーションデータに応じた第１乃至第ｍの出力信号を生成する機能を有し、第２の回路は、第１乃至第ｍの出力信号の論理を基に、２進数の整数データを生成する機能を有し、第２の回路は、クロックゲーティングを、整数分のクロック数だけ行ってもよい。
また、上記態様において、第１の回路は、プログラマブルロジックエレメントを有し、プログラマブルロジックエレメントは、フリップフロップ回路を有してもよい。
また、本発明の一態様の半導体装置と、表示装置と、を有し、半導体装置は、放送信号を受信し、当該放送信号を基にして、画像データを生成する機能を有し、表示装置は、画像データに対応する画像を表示する機能を有する放送システムも本発明の一態様である。
また、本発明の一態様の半導体装置と、表示部と、を有する電子機器も本発明の一態様である。
本発明の一態様では、クロック周波数を高めても画像処理回路の構成の切り替えの際に誤動作を生じない半導体装置を提供することができる。または、本発明の一態様では、高速動作に適した半導体装置を提供することができる。または、本発明の一態様では、信頼性の高い半導体装置を提供することができる。または、本発明の一態様では、消費電力を低減した半導体装置を提供することができる。または、本発明の一態様では、新規な半導体装置および新規な電子機器等を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
放送システムの構成例を示すブロック図。 放送システムのデータ伝送を示す模式図。 エンコーダの構成例を示すブロック図。 デコーダの構成例を示すブロック図。 画像処理回路の構成例を示すブロック図。 デコーダの動作方法の一例を示すタイミングチャート。 コントローラの構成例を示すブロック図。 コントローラの構成例を示す回路図。 コントローラの構成例を示す回路図およびブロック図。 コントローラの構成例を示す回路図。 コントローラの構成例を示す回路図。 ＰＬＥの構成例を示す回路図。 コンフィギュレーションメモリの構成例を示す回路図。 コンフィギュレーションメモリの構成例を示す回路図。 コンフィギュレーションメモリの構成例を示す回路図。 コンフィギュレーションメモリの構成例を示す回路図。 コントローラの動作方法の一例を示すタイミングチャート。 イメージセンサの構成例を示す図。 イメージセンサの構成例を示す図。 イメージセンサの構成例を示す図。 イメージセンサの構成例を示す回路図。 表示部の構成例を示すブロック図および画素の構成例を示す回路図。 表示パネルの構成例を示す上面図。 表示パネルの構成例を示す断面図。 表示パネルの構成例を示す断面図。 電子機器の構成例を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、「ソース」という用語と、「ドレイン」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路等）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路等）、電位レベル変換回路（電源回路（昇圧回路、降圧回路等）、信号の電位レベルを変えるレベルシフタ回路等）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量等を大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路等）、信号生成回路、記憶回路、制御回路等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子等）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子等）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子等）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子等）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（または第１の端子等）とドレイン（または第２の端子等）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子等）、トランジスタのドレイン（または第２の端子等）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子等）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子等）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子等）、トランジスタのドレイン（または第２の端子等）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子等）とドレイン（または第２の端子等）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子等）、トランジスタのドレイン（または第２の端子等）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子等）と、ドレイン（または第２の端子等）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子等）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子等）とトランジスタのドレイン（または第２の端子等）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子等）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子等）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子等）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子等）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子等）からトランジスタのドレイン（または第２の端子等）への電気的パスであり、トランジスタのドレイン（または第２の端子等）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子等）からトランジスタのソース（または第１の端子等）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子等）と、ドレイン（または第２の端子等）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としての機能を有する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」等と記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
（実施の形態１）
本実施の形態では、本発明の一態様の放送システムおよびその動作方法等について図１乃至図１７を用いて説明する。
本発明の一態様は、撮像装置、送信装置、受信装置および表示装置を有する放送システムに関する。送信装置は、撮像装置により生成された画像データを符号化する機能を有するエンコーダを有する。受信装置は、送信装置により符号化された画像データを復号化する機能を有するデコーダを有する。表示装置は、デコーダにより復号化された画像データを基にして表示を行う機能を有する。
エンコーダおよびデコーダには、画像処理を行う機能を有する画像処理回路が設けられる。本発明の一態様の放送システムにおいて、画像処理回路にはプログラマブルロジックエレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）が設けられ、回路構成を切り替えることができる。これにより、実行する画像処理の種類、程度等を変更することができる。例えば、画像処理としてフィルタリング処理を行う場合、フィルタの強さを変更することができる。本発明の一態様では、クロックゲーティングを行うことにより、画像処理回路の回路構成が切り替わっている最中にクロック信号がＰＬＥ等に入力されることを抑制することができる。これにより、クロック周波数を高めても、画像処理回路の構成の切り替えの際に誤動作が発生することを抑制することができる。つまり、本発明の一態様の放送システムが有する半導体装置の動作速度を高めつつ、本発明の一態様の放送システムが有する半導体装置の信頼性を高めることができる。
＜放送システム＞
図１は、放送システムの構成例を模式的に示すブロック図である。放送システム１００は、撮像装置１１０、送信装置１１１、受信装置１１２および表示装置１１３を有する。なお、撮像装置１１０、送信装置１１１、受信装置１１２および表示装置１１３等、放送システム１００が有する各種装置は半導体装置と呼ぶことができる。
撮像装置１１０は、イメージセンサ１２０および画像処理回路１２１を有する。送信装置１１１は、エンコーダ１２２および変調器１２３を有する。受信装置１１２は、復調器１２５およびデコーダ１２６を有する。表示装置１１３は、画像処理回路１２７および表示部１２８を有する。
撮像装置１１０が８Ｋ映像を撮影することが可能である場合、イメージセンサ１２０は、８Ｋのカラー画像を撮像可能な画素数を有する。例えば、１画素が１の赤用（Ｒ）副画素、１の緑用（Ｇ）副画素、および１の青用（Ｂ）副画素でなる場合、イメージセンサ１２０には、少なくとも７６８０×４３２０×３［Ｒ、Ｇ、Ｂ］の副画素が必要となり、また、４Ｋ用の撮像装置であれば、イメージセンサ１２０の副画素数は、少なくとも３８４０×２１６０×３であり、２Ｋ用の撮像装置であれば、副画素数は、少なくとも１９２０×１０８０×３である。
イメージセンサ１２０は撮像データを生成する機能を有する。画像処理回路１２１は、当該撮像データに画像処理（ノイズ除去、補間処理等）を施し、画像データＩＤを生成する機能を有する。画像データＩＤは送信装置１１１に出力することができる。
送信装置１１１は、画像データＩＤを処理して、放送帯域に適合する放送信号（搬送波）を生成する機能を有する。エンコーダ１２２は画像データＩＤを符号化し、符号化データＣＤ１を生成する機能を有する。符号化のための処理には、離散コサイン変換（ＤＣＴ：Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）および離散サイン変換（ＤＳＴ：Ｄｉｓｃｒｅｔｅ Ｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）等の直交変換、フレーム間予測処理、動き補償予測処理等がある。また、エンコーダ１２２は、画像データＩＤに放送制御用データ（例えば認証用のデータ）を付加する処理、暗号化処理、スクランブル処理（スペクトラム拡散のためのデータ並び替え処理）等を行う機能を有してもよい。
変調器１２３は符号化データＣＤ１をＩＱ変調（直交位相振幅変調）することで、放送信号を生成し、出力する機能を有する。当該放送信号は、Ｉ（同位相）成分とＱ（直交位相）成分の情報を持つ複合信号である。ＴＶ放送局は、画像データＩＤの取得、および放送信号の供給等を担う。
変調器１２３から出力された放送信号は、受信装置１１２で受信することができる。受信装置１１２は、受信した放送信号を表示装置１１３で表示可能な画像データＦＩＤ２に変換する機能を有する。復調器１２５は、受信した放送信号を復調して、Ｉ信号、Ｑ信号の２つのアナログ信号に分解する機能を有する。
デコーダ１２６は、Ｉ信号およびＱ信号をデジタル信号に変換する機能を有する。デコーダ１２６は、当該デジタル信号を復号化し、画像データＦＩＤ２を生成する機能を有する。復号化のための処理には、前述の符号化のための処理と同様に、ＤＣＴおよびＤＳＴ等の直交変換、フレーム間予測処理、動き補償予測処理等がある。また、デコーダ１２６は、Ｉ信号およびＱ信号から変換されたデジタル信号に対して、各種の処理を実行する機能を有してもよい。この処理には、フレーム分離、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号の復号、放送制御用データの分離、デスクランブル処理等がある。
画像データＦＩＤ２は、表示装置１１３の画像処理回路１２７に入力することができる。画像処理回路１２７は、画像データＦＩＤ２を処理し、表示部１２８に入力可能なデータ信号を生成する機能を有する。画像処理回路１２７での処理は、画像処理（ガンマ処理）、デジタル－アナログ変換処理等がある。データ信号が入力されることで、表示部１２８は当該データ信号に対応する画像を表示することができる。
図２に、放送システムにおけるデータ伝送を模式的に示す。図２には、放送局１６１から送信された電波（放送信号）が、各家庭のテレビジョン受信装置１６０（ＴＶ１６０）に届けられるまでの経路を示している。ＴＶ１６０は、受信装置１１２および表示装置１１３を備えている。人工衛星１６２として、例えば、ＣＳ（通信衛星）、ＢＳ（放送衛星）等が挙げられる。アンテナ１６４として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナ等が挙げられる。アンテナ１６５として、例えば、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナ等が挙げられる。
電波１６６Ａおよび電波１６６Ｂは、衛星放送用の放送信号である。人工衛星１６２は電波１６６Ａを受信すると、地上に向けて電波１６６Ｂを伝送する。各家庭において、電波１６６Ｂはアンテナ１６４で受信され、ＴＶ１６０において衛星ＴＶ放送を視聴することができる。あるいは、電波１６６Ｂは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のＴＶ１６０に送信する。電波１６７Ａおよび電波１６７Ｂは、地上波放送用の放送信号である。電波塔１６３は、受信した電波１６７Ａを増幅して、電波１６７Ｂを送信する。各家庭では、アンテナ１６５で電波１６７Ｂを受信することで、ＴＶ１６０で地上波ＴＶ放送を視聴することができる。
また、本実施の形態の放送システムは、ＴＶ放送用のシステムに限定されるものではない。また配信する画像データは、動画像データでもよいし、静止画像データでもよい。
＜エンコーダ＞
図３（Ａ）は、エンコーダ１２２の構成例を示すブロック図である。エンコーダ１２２は、データメモリ３０１、差分器３０２、画像符号化回路３０３、可変長符号化回路３０４、画像復号化回路３０５、加算器３０６、画像処理回路３０７、フレームメモリ３０８、フレーム間予測回路３０９、予測パラメータ生成回路３１０およびコントローラ１０を有する。コントローラ１０は、コンテキスト信号生成回路１１およびクロック信号生成回路１３を有する。
データメモリ３０１は、画像データＩＤを保持する機能を有する。データメモリ３０１に保持された画像データＩＤは、エンコーダ１２２の動作タイミングに応じて、差分器３０２および予測パラメータ生成回路３１０に出力することができる。
差分器３０２は、画像データＩＤから、後述するフレーム間予測回路３０９により生成される予測画像データＰＩＤ１を減算し、これにより差分画像データＲｅｓを生成する機能を有する。
画像符号化回路３０３は、差分画像データＲｅｓに対して、ＤＣＴまたはＤＳＴ等を行うことにより、差分画像データＲｅｓを符号化し、符号化差分画像データＣＲｅｓ１を生成する機能を有する。
可変長符号化回路３０４は、符号化差分画像データＣＲｅｓ１および、後述する予測パラメータＰＰ１を可変長符号化する機能を有する。また、可変長符号化回路３０４は、可変長符号化を行ったデータのヘッダ部等に、後述するコンテキストデータＣｏｎｔｅｘｔＤ１を付加し、符号化データＣＤ１を生成する機能を有する。符号化データＣＤ１は、エンコーダ１２２の外部に出力することができる。
画像復号化回路３０５は、符号化差分画像データＣＲｅｓ１に対して、ＤＣＴまたはＤＳＴ等を行うことにより、符号化差分画像データＣＲｅｓ１を復号化し、復号化差分画像データＤＲｅｓ１を生成する機能を有する。
加算器３０６は、復号化差分画像データＤＲｅｓ１と、後述するフレーム間予測回路３０９により生成される予測画像データＰＩＤ１を加算し、これにより復号化画像データＤＩＤ１を生成する機能を有する。
画像処理回路３０７は、復号化画像データＤＩＤ１に対して、ガンマ補正、ノイズ除去等の画像処理を行い、画像補正済の画像データである画像データＦＩＤ１を生成する機能を有する。詳細は後述するが、画像処理回路３０７はＰＬＥを有し、回路構成を切り替えることができる。つまり、画像処理回路３０７はプログラム可能な論理回路としての機能を有する。これにより、実行する画像処理の種類、程度等を変更することができる。例えば、画像処理としてフィルタリング処理を行う場合、フィルタの強さを変更することができる。
コンテキスト信号生成回路１１は、画像処理回路３０７の回路構成を規定するコンテキスト信号ｃｏｎｔｅｘｔを生成し、画像処理回路３０７に出力する機能を有する。コンテキスト信号ｃｏｎｔｅｘｔは、例えばｎビット（ｎは２以上の整数）の信号とすることができる。コンテキスト信号ｃｏｎｔｅｘｔをｎビットの信号とすると、画像処理回路３０７の回路構成は、コンテキスト信号ｃｏｎｔｅｘｔの論理に対応させて、例えば図３（Ｂ）に示すように画像処理回路３０７［０］乃至［ｎ－１］のｎ種類の回路構成の中から選択することができる。この場合、ｎビットのコンテキスト信号ｃｏｎｔｅｘｔの内、例えば１ビット分のコンテキスト信号ｃｏｎｔｅｘｔをアクティブとし、残りのコンテキスト信号ｃｏｎｔｅｘｔを非アクティブとすることができる。これにより、画像処理回路３０７を、アクティブとしたコンテキスト信号ｃｏｎｔｅｘｔに対応した回路構成とすることができる。例えば、コンテキスト信号ｃｏｎｔｅｘｔ［ｔ］（ｔは０以上ｎ－１以下の整数）をアクティブとし、残りのコンテキスト信号ｃｏｎｔｅｘｔを非アクティブとした場合、画像処理回路３０７の構成は画像処理回路３０７［ｔ］とすることができる。
本明細書等において、信号をアクティブとするとは、例えば当該信号を高電位とすることを示す。また、信号を非アクティブとするとは、例えば当該信号を低電位とすることを示す。なお、信号の論理は逆でもよい。
本明細書等において、同じ符号を用いる場合であっても、特にその中で区別する必要がある場合には、符号に［０］、［１］、［ｎ］等の識別用の符号を付記して記載する場合がある。例えば、複数のコンテキスト信号ｃｏｎｔｅｘｔを区別するために、［０］、［１］、［ｎ－１］等の符号を用いている。また、本明細書等において、画像処理回路３０７のｎ種類の回路構成を区別するために、［０］、［１］、［ｎ－１］等の符号を付す場合がある。
また、本明細書等において、コンテキスト信号ｃｏｎｔｅｘｔの論理を変更することを、コンテキスト切替えと呼ぶ場合がある。例えば、コンテキスト信号ｃｏｎｔｅｘｔ［０］がアクティブで、他のコンテキスト信号ｃｏｎｔｅｘｔが非アクティブである状態から、コンテキスト信号ｃｏｎｔｅｘｔ［１］をアクティブとし、他のコンテキスト信号ｃｏｎｔｅｘｔを非アクティブとすることは、コンテキスト切替えと呼ぶことができる。
コンテキスト信号生成回路１１は、コンテキストデータＣｏｎｔｅｘｔＤ１を生成し、可変長符号化回路３０４に出力する機能を有する。コンテキストデータＣｏｎｔｅｘｔＤ１は、例えばアクティブとしたコンテキスト信号ｃｏｎｔｅｘｔに関する情報を含む。なお、コンテキスト信号ｃｏｎｔｅｘｔがｎビットである場合、コンテキストデータＣｏｎｔｅｘｔＤ１はｌｏｇ２（ｎ）ビットとすることができる。
コンテキスト信号生成回路１１は、クロック制御信号ｃｌｋＣＳを生成し、クロック信号生成回路１３に出力する機能を有する。
クロック信号生成回路１３は、クロック信号ｃｌｋを基にして、クロック信号ｇｃｌｋを生成する機能を有する。クロック信号ｇｃｌｋは、画像処理回路３０７に出力することができる。クロック信号生成回路１３は、例えばクロック制御信号ｃｌｋＣＳがアクティブである場合は、クロック信号ｃｌｋと対応する論理のクロック信号ｇｃｌｋを画像処理回路３０７に出力することができる。一方、例えばクロック制御信号ｃｌｋＣＳが非アクティブである場合は、クロック信号ｇｃｌｋの画像処理回路３０７への出力を停止、つまりクロックゲーティングを行うことができる。
フレームメモリ３０８は、画像データＦＩＤ１を保持する機能を有する。フレームメモリ３０８は、１フレーム分、または２フレーム分以上の画像データＦＩＤ１を保持する機能を有する。また、フレームメモリ３０８は、保持された画像データＦＩＤ１を、参照画像データＲｅｆ１としてフレーム間予測回路３０９および予測パラメータ生成回路３１０に出力する機能を有する。
フレーム間予測回路３０９は、参照画像データＲｅｆ１、および後述する予測パラメータＰＰ１を基にして、予測画像データＰＩＤ１を生成する機能を有する。前述のように、予測画像データＰＩＤ１は、差分器３０２および加算器３０６に出力することができる。
予測パラメータ生成回路３１０は、データメモリ３０１から出力された画像データＩＤおよびフレームメモリ３０８から出力された参照画像データＲｅｆ１を基にして、予測パラメータＰＰ１を生成する機能を有する。例えば、画像データＩＤと、画像データＩＤの前のフレームの画像データである参照画像データＲｅｆ１を比較して、両者の差分を基にして動きベクトルを検出し、当該動きベクトルを予測パラメータＰＰ１とすることができる。なお、前述のように、予測パラメータＰＰ１は、可変長符号化回路３０４およびフレーム間予測回路３０９に出力することができる。
前述のように、予測画像データＰＩＤ１は、予測パラメータＰＰ１と、画像データＩＤの前のフレームの画像データである参照画像データＲｅｆ１とを基にして生成することができる。つまり、フレーム間予測回路３０９は、参照画像データＲｅｆ１と予測パラメータＰＰ１を基に画像データＩＤを予測し、予測した画像データを予測画像データＰＩＤ１として生成することができる。
図３（Ａ）に示す構成のエンコーダ１２２では、画像データＩＤと、予測画像データＰＩＤ１との差分である差分画像データＲｅｓを画像符号化回路３０３により符号化する。これにより、画像データＩＤを直接符号化する場合より、符号化効率を高めることができる。
＜デコーダ＞
図４は、デコーダ１２６の構成例を示すブロック図である。デコーダ１２６は、Ａ／Ｄ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換回路３２０、データメモリ３２１、可変長復号化回路３２２、画像復号化回路３２３、加算器３２４、画像処理回路３２５、フレームメモリ３２６、フレーム間予測回路３２７およびコントローラ１０を有する。エンコーダ１２２と同様に、コントローラ１０は、コンテキスト信号生成回路１１およびクロック信号生成回路１３を有する。
Ａ／Ｄ変換回路３２０は、図１に示す復調器１２５から受信したアナログ信号であるＩ信号およびＱ信号を、デジタル信号に変換する機能を有する。なお、当該デジタル信号を、符号化データＣＤ２とする。
データメモリ３２１は、符号化データＣＤ２を保持する機能を有する。データメモリ３２１に保持された符号化データＣＤ２は、デコーダ１２６の動作タイミングに応じて、可変長復号化回路３２２に出力することができる。
可変長復号化回路３２２は、符号化データＣＤ２を復号化する機能を有する。これにより、符号化差分画像データＣＲｅｓ２、予測パラメータＰＰ２およびコンテキストデータＣｏｎｔｅｘｔＤ２が生成される。符号化差分画像データＣＲｅｓ２は図３（Ａ）に示す符号化差分画像データＣＲｅｓ１に対応し、予測パラメータＰＰ２は図３（Ａ）に示す予測パラメータＰＰ１に対応し、コンテキストデータＣｏｎｔｅｘｔＤ２は図３（Ａ）に示すコンテキストデータＣｏｎｔｅｘｔＤ１に対応する。
画像復号化回路３２３は、符号化差分画像データＣＲｅｓ２を復号化し、復号化差分画像データＤＲｅｓ２を生成する機能を有する。
加算器３２４は、復号化差分画像データＤＲｅｓ２と、後述するフレーム間予測回路３２７により生成される予測画像データＰＩＤ２を加算し、これにより復号化画像データＤＩＤ２を生成する機能を有する。
画像処理回路３２５は、復号化画像データＤＩＤ２に対して画像処理を行い、画像補正済の画像データである画像データＦＩＤ２を生成する機能を有する。画像処理回路３０７と同様に、画像処理回路３２５はＰＬＥを有し、回路構成を切り替えることができる。
コンテキスト信号生成回路１１は、画像処理回路３２５の回路構成を規定するコンテキスト信号ｃｏｎｔｅｘｔを生成し、画像処理回路３２５に出力する機能を有する。なお、画像処理回路３２５に出力されるコンテキスト信号ｃｏｎｔｅｘｔのビット数は、エンコーダ１２２が有する画像処理回路３０７に出力されるコンテキスト信号ｃｏｎｔｅｘｔのビット数と等しくすることが好ましい。つまり、コンテキスト信号ｃｏｎｔｅｘｔは、例えばｎビットの信号とすることができる。画像処理回路３０７と同様に、コンテキスト信号ｃｏｎｔｅｘｔをｎビットの信号とすると、画像処理回路３２５の回路構成はｎ通りとすることができる。
コンテキスト信号生成回路１１は、コンテキストデータＣｏｎｔｅｘｔＤ２を基にして、アクティブとするコンテキスト信号を制御することができる。前述の通り、コンテキストデータＣｏｎｔｅｘｔＤ２は図３（Ａ）に示すコンテキストデータＣｏｎｔｅｘｔＤ１に対応する。これにより、画像処理回路３２５に出力するコンテキスト信号ｃｏｎｔｅｘｔの論理を、エンコーダ１２２に設けられた画像処理回路３０７に出力されたコンテキスト信号ｃｏｎｔｅｘｔの論理と対応させることができる。例えば、エンコーダ１２２に設けられた画像処理回路３０７に出力されたコンテキスト信号ｃｏｎｔｅｘｔのうち、例えばコンテキスト信号ｃｏｎｔｅｘｔ［０］をアクティブとし、コンテキスト信号ｃｏｎｔｅｘｔ［１］乃至［ｎ－１］を非アクティブとしたとする。この場合、画像処理回路３２５に出力するコンテキスト信号ｃｏｎｔｅｘｔも、例えばコンテキスト信号ｃｏｎｔｅｘｔ［０］をアクティブとし、コンテキスト信号ｃｏｎｔｅｘｔ［１］乃至［ｎ－１］を非アクティブとすることができる。以上により、エンコーダ１２２とデコーダ１２６が、同様の回路構成の画像処理回路により画像処理を行うことができる。
また、前述のように、コンテキスト信号生成回路１１は、クロック制御信号ｃｌｋＣＳを生成し、クロック信号生成回路１３に出力する機能を有する。
クロック信号生成回路１３は、エンコーダ１２２が有するクロック信号生成回路１３と同様の機能を有する。クロック信号生成回路１３により生成されたクロック信号ｇｃｌｋは、画像処理回路３２５に出力することができる。クロック信号生成回路１３は、クロック制御信号ｃｌｋＣＳの論理に応じて、画像処理回路３２５へのクロックゲーティングを行うか否かを制御することができる。
フレームメモリ３２６は、画像データＦＩＤ２を保持する機能を有する。フレームメモリ３２６は、１フレーム分、または２フレーム分以上の画像データＦＩＤ２を保持する機能を有する。また、フレームメモリ３２６は、保持された画像データＦＩＤ２をデコーダ１２６の外部に出力し、保持された画像データＦＩＤ２を参照画像データＲｅｆ２としてフレーム間予測回路３２７に出力する機能を有する。
フレーム間予測回路３２７は、参照画像データＲｅｆ２および予測パラメータＰＰ２を基にして、予測画像データＰＩＤ２を生成する機能を有する。前述のように、予測画像データＰＩＤ２は加算器３２４に出力することができる。
本発明の一態様では、例えばコンテキスト切替えが行われている期間は、画像処理回路３０７または画像処理回路３２５に対してクロックゲーティングを行うとすることができる。これにより、画像処理回路３０７または画像処理回路３２５の回路構成が切り替わっている最中に、クロック信号が画像処理回路３０７または画像処理回路３２５に設けられたＰＬＥ等に入力されることを抑制することができる。これにより、クロック信号ｃｌｋ等のクロック周波数を高めても、画像処理回路３０７または画像処理回路３２５の構成の切り替えの際に誤動作が発生することを抑制することができる。つまり、放送システム１００が有する半導体装置の動作速度を高めつつ、放送システム１００が有する半導体装置の信頼性を高めることができる。
＜画像処理回路＞
図５は、画像処理回路３０７および画像処理回路３２５の具体的な構成例を示したブロック図である。図５に示すように、画像処理回路３０７と画像処理回路３２５は同様の構成とすることが好ましい。なお、画像処理回路３０７および画像処理回路３２５以外の画像処理回路、例えば図１に示す画像処理回路１２１および画像処理回路１２７の構成も、図５に示す構成としてもよい。この場合、画像処理回路１２１および画像処理回路１２７についても、画像処理回路３０７および画像処理回路３２５の動作方法を適用することができる。
画像処理回路３０７および画像処理回路３２５は、メモリ３３１［０］乃至［ｒ－１］（ｒは２以上の整数）およびフィルタ回路３３２を有する。フィルタ回路３３２は、保持回路３４１、重み係数設定回路３４２、乗算回路３４３、加算回路３４４および除算回路３４５を有する。保持回路３４１は、例えばｒ行ｒ列分のＰＬＥ３４６、つまりｒ×ｒ個のＰＬＥ３４６を設けることができる。乗算回路３４３は、例えばｒ行ｒ列分の乗算器３４７、つまりｒ×ｒ個の乗算器３４７を設けることができる。
メモリ３３１［０］乃至［ｒ－１］は、復号化画像データＤＩＤ１または復号化画像データＤＩＤ２を保持する機能を有する。メモリ３３１［０］乃至［ｒ－１］として、ラインメモリまたはフレームメモリ等を用いることができる。
保持回路３４１は、メモリ３３１［０］乃至［ｒ－１］から読み出した復号化画像データＤＩＤ１または復号化画像データＤＩＤ２を保持する機能を有する。詳細は後述するが、保持回路３４１に設けられたＰＬＥ３４６はフリップフロップ回路を有し、当該フリップフロップ回路に復号化画像データＤＩＤ１または復号化画像データＤＩＤ２をセットアップして保持することができる。
復号化画像データＤＩＤ１または復号化画像データＤＩＤ２を保持するＰＬＥ３４６は、コンテキスト信号ｃｏｎｔｅｘｔの論理により規定することができる。これにより、例えばｐ行ｑ列分（ｐ、ｑはｒ以下の自然数）のＰＬＥ３４６にのみ復号化画像データＤＩＤ１または復号化画像データＤＩＤ２を保持することができる。この場合、ｐ行ｑ列分の乗算器３４７のみ使用される。つまり、フィルタのサイズをｐ×ｑに縮小することができる。
重み係数設定回路３４２は、保持回路３４１から出力された画像データに乗算する値である重み係数を設定し、当該重み係数に関する情報を乗算回路３４３が有する乗算器３４７に出力する機能を有する。重み係数設定回路３４２は、ＰＬＥを有し、コンテキスト切替えにより回路構成が切り替わることにより重み係数を切り替えることができる。なお、フィルタのサイズを縮小した場合、使用しない乗算器３４７には、重み係数として例えば０を出力することができる。また、重み係数設定回路３４２は、使用しない乗算器３４７に重み係数を出力しない構成としてもよい。
乗算回路３４３は、保持回路３４１から出力された画像データと、重み係数設定回路３４２から出力された重み係数との積を演算する機能を有する。当該演算は、乗算回路３４３に設けられた乗算器３４７により行うことができる。
加算回路３４４は、乗算回路３４３の出力値に対する総和を演算する機能を有する。
除算回路３４５は、加算回路３４４の出力値に対して重み係数の総和で除算し、画像データＦＩＤ１または画像データＦＩＤ２を出力する機能を有する。
図５に示す構成の画像処理回路３０７および画像処理回路３２５では、コンテキスト切替えにより回路構成を切替えて重み係数を調整することで、フィルタの強弱を調整することができる。例えば、すべての乗算器３４７に入力する重み係数を１とすることにより、フィルタ回路３３２は平均化フィルタとして機能することができる。
＜デコーダ等の動作方法＞
図６は、デコーダ１２６の動作方法の一例を示すタイミングチャートである。なお、エンコーダ１２２等の動作方法の一例についても、符号を必要に応じて読み替える等により、適宜図６を参照することができる。また、図６では、簡略化のためｎ＝２としている。つまり、コンテキスト信号生成回路１１は、コンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］を生成することができる。
図６に示すタイミングチャートは、クロック信号ｃｌｋ、復号化画像データＤＩＤ２、コンテキスト信号ｃｏｎｔｅｘｔ［０］、コンテキスト信号ｃｏｎｔｅｘｔ［１］、クロック制御信号ｃｌｋＣＳ、クロック信号ｇｃｌｋ、画像データＦＩＤ２を示す。また、画像処理回路３２５の状態を示す。なお、図６に示す画像処理回路３２５の状態において、初期状態とは、回路構成が規定されていない状態を示す。また、［０］とは、画像処理回路３２５がコンテキスト信号ｃｏｎｔｅｘｔ［０］をアクティブ、コンテキスト信号ｃｏｎｔｅｘｔ［１］を非アクティブとした場合の回路構成であることを示す。また、［１］とは、画像処理回路３２５がコンテキスト信号ｃｏｎｔｅｘｔ［１］をアクティブ、コンテキスト信号ｃｏｎｔｅｘｔ［０］を非アクティブとした場合の回路構成であることを示す。
本明細書等において、画像処理回路３２５がコンテキスト信号ｃｏｎｔｅｘｔ［０］をアクティブ、コンテキスト信号ｃｏｎｔｅｘｔ［１］を非アクティブとした場合の回路構成となっている状態を状態［０］と表記する。また、画像処理回路３２５がコンテキスト信号ｃｏｎｔｅｘｔ［１］をアクティブ、コンテキスト信号ｃｏｎｔｅｘｔ［０］を非アクティブとした場合の回路構成となっている状態を状態［１］と表記する。
図６において、クロック信号ｇｃｌｋはクロックゲーティングされる場合以外はクロック信号ｃｌｋと同時に変化している。しかしながら、実際にはゲート遅延やＲＣ遅延等による伝達遅延分のずれが生じる。
また、図６に示す信号等の電位は、クロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち上りまたは立ち下りに同期して変化する。ここで、図６においてクロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち上りに同期して信号の電位が変化している場合であっても、クロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち下りに同期して信号の電位を変化させてもよい。また、図６においてクロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち下りに同期して信号の電位が変化している場合であっても、クロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち上りに同期して信号の電位を変化させてもよい。
コンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］の両方が低電位である場合、画像処理回路３２５は初期状態となる。例えば復号化画像データＤＩＤ２が画像処理回路３２５に出力されていない場合に、画像処理回路３２５を初期状態とすることができる。この状態では、クロック制御信号ｃｌｋＣＳは高電位とすることができる。
コンテキスト信号ｃｏｎｔｅｘｔ［０］が高電位となると、画像処理回路３２５が初期状態から状態［０］に遷移する。この際、クロック制御信号ｃｌｋＣＳの電位を低電位とすることにより、クロック信号ｇｃｌｋの画像処理回路３２５への出力を停止する、つまりクロックゲーティングを行うことができる。これにより、画像処理回路３２５の状態が遷移する最中に、クロック信号が画像処理回路３２５に設けられたＰＬＥ等に入力されることを抑制することができる。これにより、画像処理回路３２５の状態遷移の際に誤動作が発生することを抑制することができる。つまり、放送システム１００が有する半導体装置の信頼性を高めることができる。
なお、クロックゲーティングが行われている間は、画像処理回路３２５は画像処理を停止しているため、復号化画像データＤＩＤ２が画像処理回路３２５に入力されている場合であっても、画像処理回路３２５は画像データＦＩＤ２を生成しない。
画像処理回路３２５の初期状態から状態［０］への遷移が完了した後、クロック制御信号ｃｌｋＣＳが高電位となる。これにより、画像処理回路３２５へのクロック信号ｇｃｌｋの出力が再開され、画像処理回路３２５は復号化画像データＤＩＤ２に画像処理を行って画像データＦＩＤ２を出力することができる。
コンテキスト信号ｃｏｎｔｅｘｔ［０］が低電位となり、コンテキスト信号ｃｏｎｔｅｘｔ［１］が高電位となると、画像処理回路３２５が状態［０］から状態［１］へ遷移する。この際、画像処理回路３２５が初期状態から状態［０］に遷移する場合と同様に、クロック制御信号ｃｌｋＣＳの電位を低電位とすることによりクロックゲーティングを行うことができる。
図６では、画像処理回路３２５の状態が遷移する場合に１クロック分のクロックゲーティングを行う場合を示しているが、２クロック分以上のクロックゲーティングを行ってもよい。この場合、クロック信号ｃｌｋのクロック周波数を、１クロック分のクロックゲーティングを行う場合よりさらに高めることができる。これにより、放送システム１００が有する半導体装置の動作速度を高めることができる。
＜コントローラ＞
図７（Ａ）は、コントローラ１０の詳細な構成例、および画像処理回路を示すブロック図である。コントローラ１０は、コンテキスト信号生成回路１１およびクロック信号生成回路１３の他、コンフィギュレーションメモリ１２を有する。また、前述のように、コンテキスト信号ｃｏｎｔｅｘｔおよびクロック信号ｇｃｌｋが入力される画像処理回路３０７および画像処理回路３２５は、ＰＬＥ３４６等のＰＬＥを有する。
コンテキスト信号生成回路１１には、クロック信号ｃｌｋ、リセット反転信号ｒｅｓｅｔｂ、コンフィギュレーション状態信号ｃｏｎｆｉｇおよびコンテキスト状態信号ｃｏｎｔｅｘｔｉｎを入力することができる。クロック信号生成回路１３には、クロック信号ｃｌｋおよびリセット反転信号ｒｅｓｅｔｂを入力することができる。画像処理回路３０７および画像処理回路３２５には、コンテキスト信号ｃｏｎｔｅｘｔおよびクロック信号ｇｃｌｋの他、リセット反転信号ｒｅｓｅｔｂおよびコンフィギュレーション状態信号ｃｏｎｆｉｇを入力することができる。
なお、画像処理回路３０７および画像処理回路３２５以外においても、ＰＬＥを有する画像処理回路にはコンテキスト信号ｃｏｎｔｅｘｔ、クロック信号ｇｃｌｋ、リセット反転信号ｒｅｓｅｔｂおよびコンフィギュレーション状態信号ｃｏｎｆｉｇを入力することができる。つまり、コントローラ１０による動作が可能である。
また、コンテキスト信号ｃｏｎｔｅｘｔがｎビットである場合は、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎはｌｏｇ２（ｎ）ビットとすることができる。
クロック信号ｃｌｋは、コントローラ１０が有する各回路の動作タイミングを決定するクロック信号としての機能を有する。リセット反転信号ｒｅｓｅｔｂは、詳細は後述するが、ＰＬＥ３４６等、画像処理回路３０７または画像処理回路３２５等が有するＰＬＥに設けられたフリップフロップ回路のリセット信号としての機能を有する。コンフィギュレーション状態信号ｃｏｎｆｉｇは、コンフィギュレーション動作状態を表す信号としての機能を有する。コンテキスト状態信号ｃｏｎｔｅｘｔｉｎは、コンテキストの状態を設定する信号としての機能を有する。
コンテキスト信号生成回路１１は、コンテキスト切替えに必要となるコンテキスト信号ｃｏｎｔｅｘｔを生成し、コンフィギュレーションメモリ１２および、ＰＬＥ３４６等、画像処理回路３０７または画像処理回路３２５等が有するＰＬＥに設けられたコンフィギュレーションメモリへ出力する機能を有する。また、コンテキスト信号生成回路は、前述のように、クロック制御信号ｃｌｋＣＳを生成してクロック信号生成回路１３に出力する機能を有する。
コンフィギュレーションメモリ１２は、コンフィギュレーションデータを保持する機能を有し、また保持されたコンフィギュレーションデータに応じた出力信号ｍｏｕｔを生成する機能を有する。
クロック信号生成回路１３は、クロック制御信号ｃｌｋＣＳおよび出力信号ｍｏｕｔの論理に基づいて、クロック信号ｇｃｌｋの画像処理回路３０７または画像処理回路３２５等への出力または停止を制御する機能を有する。例えば、出力信号ｍｏｕｔが高電位である場合はコンテキスト切替えの開始後にクロック制御信号ｃｌｋＣＳを非アクティブとして１クロック分のクロックゲーティングを行い、出力信号ｍｏｕｔが低電位である場合はクロックゲーティングを行わないとすることができる。
詳細は後述するが、リセット反転信号ｒｅｓｅｔｂがアクティブである場合は、ＰＬＥ３４６等、画像処理回路３０７または画像処理回路３２５等が有するＰＬＥに設けられたフリップフロップ回路をリセット状態とし、データのセットアップを行えないようにすることができる。一方、リセット反転信号ｒｅｓｅｔｂが非アクティブである場合は、当該フリップフロップ回路のリセット状態を解除し、クロック信号ｇｃｌｋ等の論理に応じたデータのセットアップを可能とすることができる。
本明細書等において、反転信号をアクティブとするとは、例えば当該反転信号を低電位とすることを示す。また、反転信号を非アクティブとするとは、例えば当該反転信号を高電位とすることを示す。なお、反転信号の論理は逆でもよい。
また、コンフィギュレーション状態信号ｃｏｎｆｉｇは、コンフィギュレーションメモリ１２がコンフィギュレーション動作を行っている場合はアクティブとし、コンフィギュレーションメモリ１２がコンフィギュレーション動作を行っていない場合は非アクティブとすることができる。
図７（Ｂ）は、図７（Ａ）の変形例であり、コントローラ１０がコンフィギュレーションメモリ１２［０］乃至［ｍ－１］（ｍは２以上の整数）を有する構成としている点が、図７（Ａ）に示す構成のコントローラ１０と異なる。コントローラ１０が図７（Ｂ）に示す構成である場合、コンフィギュレーションメモリ１２［０］乃至［ｍ－１］は、出力信号ｍｏｕｔ［０］乃至［ｍ－１］をそれぞれ生成する機能を有する。つまり、コンフィギュレーションメモリ１２はｍビットの出力信号ｍｏｕｔを生成する機能を有する。
図７（Ｂ）に示す構成では、例えば出力信号ｍｏｕｔ［０］乃至［ｍ－１］の論理を基にクロック信号生成回路１３が２進数の整数データを生成し、該整数分のクロック数だけ画像処理回路３０７または画像処理回路３２５等に対してクロックゲーティングを行うことができる。２進数の整数データは、例えば出力信号ｍｏｕｔ［０］をＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、出力信号ｍｏｕｔ［ｍ－１］をＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）として生成することができる。
例えば、出力信号ｍｏｕｔ［１］が高電位で、その他の出力信号ｍｏｕｔの電位がすべて低電位である場合、クロック信号生成回路１３は２クロック分のクロックゲーティングを行うことができる。例えば、出力信号ｍｏｕｔ［０］および出力信号ｍｏｕｔ［１］が高電位で、その他の出力信号ｍｏｕｔの電位がすべて低電位である場合、クロック信号生成回路１３は３クロック分のクロックゲーティングを行うことができる。例えば、出力信号ｍｏｕｔ［ｍ－１］が高電位で、その他の出力信号ｍｏｕｔの電位がすべて低電位である場合、クロック信号生成回路１３は２ｍ－１クロック分のクロックゲーティングを行うことができる。例えば、出力信号ｍｏｕｔ［０］乃至［ｍ－１］のすべてが高電位である場合、クロック信号生成回路１３は２ｍ－１クロック分のクロックゲーティングを行うことができる。
例えば、出力信号ｍｏｕｔ［０］が高電位で、その他の出力信号ｍｏｕｔの電位がすべて低電位である場合、クロック信号生成回路１３は１クロック分のクロックゲーティングを行うことができる。また、例えば出力信号ｍｏｕｔ［０］乃至［ｍ－１］の電位がすべて低電位である場合、クロック信号生成回路１３はクロックゲーティングを行わないとすることができる。
なお、ｍ＝１とした場合、コントローラ１０の構成は図７（Ａ）と同様となる。つまり、ｍ＝１とした場合、出力信号ｍｏｕｔ［０］が高電位である場合は、１クロック分のクロックゲーティングを行うことができる。また、出力信号ｍｏｕｔ［０］が低電位である場合は、クロックゲーティングを行わないとすることができる。
図８は、ｎ＝２とした場合の、図７（Ａ）に示すコントローラ１０の構成例を示す回路図である。つまり、コンテキスト信号生成回路１１はコンテキスト信号ｃｏｎｔｅｘｔとしてコンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］のみを生成する。また、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎは１ビットとする。なお、図９乃至図１７においても、ｎ＝２とした場合について示しているが、図８乃至図１７に示す構成等はｎが３以上の場合においても適宜参照することができる。
コントローラ１０は、前述のようにコンテキスト信号生成回路１１、コンフィギュレーションメモリ１２およびクロック信号生成回路１３を有する。
コンテキスト信号生成回路１１は、インバータ３１、インバータ３２、インバータ３３、インバータ３４、インバータ３５、フリップフロップ回路４１、フリップフロップ回路４２、フリップフロップ回路４３、ＡＮＤ回路５１、ＡＮＤ回路５２、ＡＮＤ回路５３、ＡＮＤ回路５４、およびＸＯＲ回路５５を有する。クロック信号生成回路１３は、ＮＡＮＤ回路５６およびＡＮＤ回路５７を有する。
インバータ３１の入力端子は、フリップフロップ回路４１のクロック入力端子およびＡＮＤ回路５７の第１の入力端子と電気的に接続されている。インバータ３１の出力端子は、フリップフロップ回路４２のクロック入力端子およびフリップフロップ回路４３のクロック入力端子と電気的に接続されている。
インバータ３２の入力端子は、フリップフロップ回路４１のデータ出力端子およびフリップフロップ回路４２のデータ入力端子と電気的に接続されている。インバータ３２の出力端子は、インバータ３３の入力端子およびＡＮＤ回路５３の第２の入力端子と電気的に接続されている。
インバータ３３の出力端子は、ＡＮＤ回路５１の第２の入力端子と電気的に接続されている。
インバータ３４の入力端子は、フリップフロップ回路４２のデータ出力端子、フリップフロップ回路４３のデータ入力端子、ＡＮＤ回路５２の第１の入力端子およびＸＯＲ回路５５の第２の入力端子と電気的に接続されている。インバータ３４の出力端子は、ＡＮＤ回路５４の第１の入力端子と電気的に接続されている。
インバータ３５の出力端子は、ＡＮＤ回路５１の第１の入力端子およびＡＮＤ回路５３の第１の入力端子と電気的に接続されている。
フリップフロップ回路４３のデータ出力端子は、ＸＯＲ回路５５の第１の入力端子と電気的に接続されている。
ＡＮＤ回路５１の出力端子は、ＡＮＤ回路５２の第２の入力端子と電気的に接続されている。ＡＮＤ回路５３の出力端子は、ＡＮＤ回路５４の第２の入力端子と電気的に接続されている。
ＮＡＮＤ回路５６の第１の入力端子は、コンフィギュレーションメモリ１２と電気的に接続されている。ＮＡＮＤ回路５６の第２の入力端子は、ＸＯＲ回路５５の出力端子と電気的に接続されている。ＮＡＮＤ回路５６の出力端子は、ＡＮＤ回路５７の第２の入力端子と電気的に接続されている。
クロック信号ｃｌｋは、フリップフロップ回路４１のクロック入力端子およびＡＮＤ回路５７の第１の入力端子に入力することができる。リセット反転信号ｒｅｓｅｔｂは、フリップフロップ回路４１のリセット入力端子、フリップフロップ回路４２のリセット入力端子およびフリップフロップ回路４３のリセット入力端子に入力することができる。コンフィギュレーション状態信号ｃｏｎｆｉｇは、インバータ３５の入力端子に入力することができる。コンテキスト状態信号ｃｏｎｔｅｘｔｉｎは、フリップフロップ回路４１のデータ入力端子に入力することができる。
インバータ３１は、クロック信号ｃｌｋの反転信号を生成する機能を有する。
フリップフロップ回路４１は、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎから、クロック信号ｃｌｋの立ち上がりに同期したデータ出力信号を生成する機能を有する。例えば、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎが高電位となった場合、クロック信号ｃｌｋが立ち上がった際にフリップフロップ回路４１は高電位のデータ出力信号を生成する。
フリップフロップ回路４２は、フリップフロップ回路４１が生成したデータ出力信号から、クロック信号ｃｌｋの立ち下がりに同期したデータ出力信号を生成する機能を有する。例えば、フリップフロップ回路４１から高電位のデータ出力信号が生成された場合、クロック信号ｃｌｋが立ち下がった際にフリップフロップ回路４２は高電位のデータ出力信号を生成する。
インバータ３２、インバータ３４、インバータ３５、ＡＮＤ回路５３およびＡＮＤ回路５４で構成される回路は、コンテキスト信号ｃｏｎｔｅｘｔ［０］を生成する機能を有する。インバータ３２、インバータ３３、インバータ３５、ＡＮＤ回路５１およびＡＮＤ回路５２で構成される回路は、コンテキスト信号ｃｏｎｔｅｘｔ［１］を生成する機能を有する。なお、両方の回路において、フリップフロップ回路４１のデータ出力信号、フリップフロップ回路４２のデータ出力信号およびコンフィギュレーション状態信号ｃｏｎｆｉｇを入力信号とする。
フリップフロップ回路４３は、フリップフロップ回路４２が生成したデータ出力信号から、クロック信号ｃｌｋの立ち下がりに同期したデータ出力信号を生成する機能を有する。これにより、フリップフロップ回路４３が生成するデータ出力信号は、フリップフロップ回路４２が生成するデータ出力信号より１クロック分だけ遅れて論理変化する信号となる。
ＸＯＲ回路５５は、クロック制御信号ｃｌｋＣＳを生成する機能を有する。クロック制御信号ｃｌｋＣＳは、フリップフロップ回路４２から生成されたデータ出力信号の論理と、フリップフロップ回路４３から生成されたデータ出力信号の論理と、が異なる場合に高電位つまりアクティブとなり、等しい場合に低電位つまり非アクティブとなる。フリップフロップ回路４２から生成されるデータ出力信号の論理が変化すると同時にコンテキスト切替えが発生するので、ＸＯＲ回路５５は、コンテキスト切替えが発生した瞬間は高電位の信号を出力し、次のクロック信号ｃｌｋが立ち下がった際に低電位の信号を出力する。つまり、ＸＯＲ回路５５によりコンテキスト切替えのタイミングにパルス信号を取得することができる。
ＮＡＮＤ回路５６は、画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングの制御信号を生成する機能を有する。例えば、出力信号ｍｏｕｔが高電位であり、さらにクロック制御信号ｃｌｋＣＳが高電位である場合に画像処理回路３０７または画像処理回路３２５等に対してクロックゲーティングを行い、それ以外の場合はクロックゲーティングを行わないようにすることができる。
ＡＮＤ回路５７は、ＮＡＮＤ回路５６から高電位の信号が出力されている場合に、クロック信号ｃｌｋの論理と対応する論理のクロック信号ｇｃｌｋを生成し、ＮＡＮＤ回路５６から低電位の信号が出力されている場合に、低電位に固定されたクロック信号ｇｃｌｋを出力する機能を有する。
図９（Ａ）は、図７（Ｂ）に示すコントローラ１０の構成例を示す回路図である。
図９（Ａ）に示す構成のコントローラ１０は、ＮＡＮＤ回路５６を有さずクロックゲーティング制御回路６０を有する点、およびコンフィギュレーションメモリ１２［０］乃至コンフィギュレーションメモリ１２［ｍ－１］を有する点が図８に示す構成のコントローラ１０と異なる。
クロックゲーティング制御回路６０にはクロック信号ｃｌｋ、出力信号ｍｏｕｔ［０］乃至［ｍ－１］およびクロック制御信号ｃｌｋＣＳを入力することができる。
クロックゲーティング制御回路６０は、画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングを制御するイネーブル信号ｅｎを出力する機能を有する。例えば、出力信号ｍｏｕｔ［０］乃至［ｍ－１］の論理を基に画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングを行うクロック数を規定し、該クロック数だけ低電位のイネーブル信号ｅｎを出力する。イネーブル信号ｅｎはＡＮＤ回路５７の第２の入力端子に入力されるので、クロックゲーティング制御回路６０が低電位のイネーブル信号ｅｎを出力する期間は、クロック信号ｃｌｋの論理に関係なくクロック信号ｇｃｌｋの電位は低電位となる。一方、クロックゲーティング制御回路６０が高電位のイネーブル信号ｅｎを出力する期間は、クロック信号ｇｃｌｋの論理はクロック信号ｃｌｋの論理と対応する。つまり、イネーブル信号ｅｎが低電位である期間は画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングを行うことができる。
なお、イネーブル信号ｅｎの論理は逆でもよい。つまり、クロック信号生成回路１３を、イネーブル信号ｅｎが高電位である場合に画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングを行うことができる構成としてもよい。
図９（Ｂ）は、図９（Ａ）に示すクロックゲーティング制御回路６０の構成例である。クロックゲーティング制御回路６０は、カウンタ回路６１と、コンパレータ６２とを有する。
カウンタ回路６１には、クロック信号ｃｌｋおよびクロック制御信号ｃｌｋＣＳを入力することができる。コンパレータ６２には、出力信号ｍｏｕｔ［０］乃至［ｍ－１］を入力することができる。
カウンタ回路６１は、クロック信号ｃｌｋのクロックパルスを数え、ｋビット（ｋは２以上の整数）の信号を出力する機能を有する。また、コンパレータ６２は、カウンタ回路６１から出力されるｋビットの信号の論理を基にした２進数値と、ｍビットの出力信号ｍｏｕｔの論理を基にした２進数値とを比較して、比較結果に応じた論理のイネーブル信号ｅｎを出力する機能を有する。
クロックゲーティング制御回路６０の動作について説明する。クロック制御信号ｃｌｋＣＳが高電位となった場合、カウンタ回路６１が有するレジスタが初期化される。これにより、カウンタ回路６１から出力されるｋビットの信号はすべて低電位となる。したがって、イネーブル信号ｅｎの電位は低電位となり、これにより画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングが開始される。
次に、クロック信号ｃｌｋに同期してカウンタ回路６１はカウントを開始する。カウント開始以降、コンパレータ６２はカウンタ回路６１から出力されるｋビットの信号の論理を基にした２進数値と、ｍビットの出力信号ｍｏｕｔの論理を基にした２進数値と、を比較し、カウンタ回路６１から出力される値が出力信号ｍｏｕｔの値以上となると高電位のイネーブル信号ｅｎを出力する。これにより、画像処理回路３０７または画像処理回路３２５等に対するクロックゲーティングが終了する。
以上がクロックゲーティング制御回路６０の動作である。なお、クロックゲーティングの終了後、例えばカウンタ回路６１はフルカウントまでカウントアップした後、カウント値を維持した状態で停止する。なお、フルカウントとは、カウンタ回路６１から出力されるｋビットの信号がすべて高電位となることを示す。
なお、図８および図９（Ａ）、（Ｂ）に示す回路構成はあくまで一例である。例えば、図８に示す構成のＡＮＤ回路５１、ＡＮＤ回路５２、ＡＮＤ回路５３、ＡＮＤ回路５４、ＮＡＮＤ回路５６およびＡＮＤ回路５７を、図１０に示すようにそれぞれ回路７１、回路７２、回路７３、回路７４、回路７６および回路７７に置き換えてもよい。また、例えば図９（Ａ）に示す構成のＡＮＤ回路５１乃至ＡＮＤ回路５４およびＡＮＤ回路５７を、図１１に示すようにそれぞれ回路７１乃至回路７４および回路７７に置き換えてもよい。
＜ＰＬＥ＞
図１２（Ａ）は、ＰＬＥ３４６等、画像処理回路３０７および画像処理回路３２５等が有するＰＬＥの構成例を示す回路図である。ＰＬＥ３４６等のＰＬＥは、ルックアップテーブル８０、フリップフロップ回路８３およびマルチプレクサ８４を有する。ルックアップテーブル８０は、ｓ個（ｓは２以上の整数）の信号を入力することができるｓ入力ルックアップテーブルであり、コンフィギュレーションメモリ８１［０］乃至［２ｓ］を有する。また、図１２（Ａ）に示すルックアップテーブル８０の構成例を図１２（Ｂ）に示す。
ルックアップテーブル８０は、フリップフロップ回路８３のデータ入力端子およびマルチプレクサ８４の第１の入力端子と電気的に接続されている。コンフィギュレーションメモリ８１［２ｓ］は、マルチプレクサ８４の選択信号入力端子と電気的に接続されている。フリップフロップ回路８３のデータ出力端子は、マルチプレクサ８４の第２の入力端子と電気的に接続されている。
ルックアップテーブル８０には、入力信号ｉｎ［０］乃至［ｓ－１］を入力することができる。コンフィギュレーションメモリ８１［０］乃至［２ｓ］には、コンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］を入力することができる。フリップフロップ回路８３のクロック入力端子には、クロック信号ｇｃｌｋを入力することができる。フリップフロップ回路８３のリセット入力端子には、リセット反転信号ｒｅｓｅｔｂを入力することができる。
ルックアップテーブル８０は、図１２（Ｂ）に示すように、入力信号ｉｎ［０］乃至［２ｓ－１］の論理に応じてコンフィギュレーションメモリ８１［０］乃至［２ｓ－１］の中の１つの出力信号を出力する機能を有する。コンフィギュレーションメモリ８１［０］乃至［２ｓ］は、コンフィギュレーションメモリ１２と同様に、コンフィギュレーションデータを保持し、また保持されたコンフィギュレーションデータに応じた信号を生成する機能を有する。フリップフロップ回路８３は、クロック信号ｇｃｌｋの論理に応じてルックアップテーブル８０からの出力信号の、保持またはマルチプレクサ８４の第２の入力端子への出力を行う機能を有する。マルチプレクサ８４は、コンフィギュレーションメモリ８１［２ｓ］から出力された信号の論理に応じて、ルックアップテーブル８０から出力された信号の論理またはフリップフロップ回路８３のデータ出力端子から出力された信号の論理の一方に対応する論理の信号を、出力信号ｏｕｔとして出力する機能を有する。
＜コンフィギュレーションメモリ＞
図１３は、図７（Ａ）、（Ｂ）等に示すコンフィギュレーションメモリ１２および図１２に示すコンフィギュレーションメモリ８１の構成例を示す回路図である。コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１は、メモリセル９１［０］、メモリセル９１［１］、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３および配線９４を有する。
図１３では、トランジスタ９２［０］、トランジスタ９２［１］およびトランジスタ９３がすべてｎチャネル型トランジスタである場合の例を示しているが、本発明の一態様はこれに限定されず、一部またはすべてのトランジスタをｐチャネル型トランジスタに置き換えてもよい。
本明細書ではｎチャネル型トランジスタをｎ－ｃｈ型トランジスタ、ｐチャネル型トランジスタをｐ－ｃｈ型トランジスタと呼ぶことがある。
メモリセル９１［０］は、トランジスタ９２［０］のソースまたはドレインの一方と電気的に接続されている。メモリセル９１［１］は、トランジスタ９２［１］のソースまたはドレインの一方と電気的に接続されている。トランジスタ９２［０］のソースまたはドレインの他方は、トランジスタ９２［１］のソースまたはドレインの他方およびトランジスタ９３のソースまたはドレインの一方と電気的に接続されている。トランジスタ９３のソースまたはドレインの他方は、配線９４と電気的に接続されている。
信号ｄａｔａは、メモリセル９１［０］およびメモリセル９１［１］に入力することができる。信号ｗｏｒｄ［０］は、メモリセル９１［０］に入力することができる。信号ｗｏｒｄ［１］は、メモリセル９１［１］に入力することができる。コンテキスト信号ｃｏｎｔｅｘｔ［０］は、トランジスタ９２［０］のゲートに入力することができる。コンテキスト信号ｃｏｎｔｅｘｔ［１］は、トランジスタ９２［１］のゲートに入力することができる。コンフィギュレーション状態信号ｃｏｎｆｉｇは、トランジスタ９３のゲートに入力することができる。
メモリセル９１［０］およびメモリセル９１［１］は、コンフィギュレーションデータを保持する機能を有する。トランジスタ９２［０］は、メモリセル９１［０］に保持されたコンフィギュレーションデータに基づいたデータを出力信号ｍｏｕｔとしてコンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１の外部に出力するか否かを、コンテキスト信号ｃｏｎｔｅｘｔ［０］の電位に基づいて制御する機能を有する。トランジスタ９２［１］は、メモリセル９１［１］に保持されたコンフィギュレーションデータに基づいたデータを出力信号ｍｏｕｔとしてコンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１の外部に出力するか否かを、コンテキスト信号ｃｏｎｔｅｘｔ［１］の電位に基づいて制御する機能を有する。
つまり、コンテキスト信号ｃｏｎｔｅｘｔ［０］が高電位である場合、例えばメモリセル９１［０］に保持されたコンフィギュレーションデータが高電位である場合は出力信号ｍｏｕｔの電位は高電位となり、メモリセル９１［０］に保持されたコンフィギュレーションデータが低電位である場合は出力信号ｍｏｕｔの電位は低電位となる。また、コンテキスト信号ｃｏｎｔｅｘｔ［１］が高電位である場合、例えばメモリセル９１［１］に保持されたコンフィギュレーションデータが高電位である場合は出力信号ｍｏｕｔの電位は高電位となり、メモリセル９１［１］に保持されたコンフィギュレーションデータが低電位である場合は出力信号ｍｏｕｔの電位は低電位となる。
なお、コンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］の論理は適宜逆にすることができる。また、コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１は、例えばメモリセル９１［０］に保持されたコンフィギュレーションデータが高電位である場合に出力信号ｍｏｕｔが低電位となり、メモリセル９１［０］に保持されたコンフィギュレーションデータが低電位である場合に出力信号ｍｏｕｔが高電位となるような構成とすることができる。また、例えばメモリセル９１［１］に保持されたコンフィギュレーションデータが高電位である場合に出力信号ｍｏｕｔが低電位となり、メモリセル９１［１］に保持されたコンフィギュレーションデータが低電位である場合に出力信号ｍｏｕｔが高電位となるような構成とすることができる。
信号ｄａｔａは、コンフィギュレーションデータをメモリセル９１［０］およびメモリセル９１［１］に供給する機能を有する。信号ｗｏｒｄ［０］は、メモリセル９１［０］へのコンフィギュレーションデータの書き込みを制御する、書き込み制御信号としての機能を有する。信号ｗｏｒｄ［１］は、メモリセル９１［１］へのコンフィギュレーションデータの書き込みを制御する、書き込み制御信号としての機能を有する。
トランジスタ９３は、コンフィギュレーション動作中に出力信号ｍｏｕｔの電位を配線９４の電位に固定する機能を有する。なお、配線９４には、例えば低電位を印加することができる。
図１３に示すメモリセル９１［０］およびメモリセル９１［１］は、例えば図１４（Ａ）に示すように、メモリセル９１［０］はトランジスタ９５［０］およびラッチ回路９６［０］を有し、メモリセル９１［１］はトランジスタ９５［１］およびラッチ回路９６［１］を有する構成とすることができる。また、図１４（Ｂ）に示すように、信号ｄａｔａの論理を反転させたデータ（相補データ）である信号ｄａｔａＢをラッチ回路９６［０］およびラッチ回路９６［１］に供給できるような構成としてもよい。この場合、信号ｄａｔａＢはトランジスタ９７［０］を介してラッチ回路９６［０］に供給され、またトランジスタ９７［１］を介してラッチ回路９６［１］に供給される。
また、図１５（Ａ）に示すように、メモリセル９１［０］はトランジスタ９５［０］、ラッチ回路９８［０］、ＭＲＡＭ９９［０］（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）および配線１０６［０］を有し、メモリセル９１［１］はトランジスタ９５［１］、ラッチ回路９８［１］、ＭＲＡＭ９９［１］および配線１０６［１］を有する構成としてもよい。また、図１５（Ｂ）に示すように、ラッチ回路９８［０］と、ＭＲＡＭ９９［０］とがトランジスタ１０１［０］を介して接続され、ラッチ回路９８［１］と、ＭＲＡＭ９９［１］とがトランジスタ１０１［１］を介して接続されている構成としてもよい。
なお、図１５（Ａ）、（Ｂ）に示す構成のメモリセル９１［０］およびメモリセル９１［１］において、ラッチ回路９８［０］およびラッチ回路９８［１］を設けなくてもよい。
また、図１３に示すメモリセル９１［０］およびメモリセル９１［１］は、例えば図１６に示す構成とすることができる。図１６に示すメモリセル９１［０］は、トランジスタ９５Ａ［０］、トランジスタ９５Ｂ［０］、容量素子１０２Ａ［０］、容量素子１０２Ｂ［０］、配線１０３Ａ［０］、配線１０３Ｂ［０］、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、配線１０５Ａ［０］および配線１０５Ｂ［０］を有する。また、メモリセル９１［１］は、トランジスタ９５Ａ［１］、トランジスタ９５Ｂ［１］、容量素子１０２Ａ［１］、容量素子１０２Ｂ［１］、配線１０３Ａ［１］、配線１０３Ｂ［１］、トランジスタ１０４Ａ［１］、トランジスタ１０４Ｂ［１］、配線１０５Ａ［１］および配線１０５Ｂ［１］を有する。
ここでは、トランジスタ９５Ａ［０］、トランジスタ９５Ｂ［０］、トランジスタ９５Ａ［１］、トランジスタ９５Ｂ［１］、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］がすべてｎ－ｃｈ型トランジスタである場合の例を示すが、本発明の一態様はこれに限定されず、一部またはすべてのトランジスタをｐ－ｃｈ型トランジスタに置き換えてもよい。
トランジスタ９５Ａ［０］のソースまたはドレインの一方は、容量素子１０２Ａ［０］の一方の端子およびトランジスタ１０４Ａ［０］のゲートと電気的に接続されている。トランジスタ９５Ｂ［０］のソースまたはドレインの一方は、容量素子１０２Ｂ［０］の一方の端子およびトランジスタ１０４Ｂ［０］のゲートと電気的に接続されている。容量素子１０２Ａ［０］の他方の端子は、配線１０３Ａ［０］と電気的に接続されている。容量素子１０２Ｂ［０］の他方の端子は、配線１０３Ｂ［０］と電気的に接続されている。
トランジスタ１０４Ａ［０］のソースまたはドレインの一方は、トランジスタ９２［０］のソースまたはドレインの一方およびトランジスタ１０４Ｂ［０］のソースまたはドレインの一方と電気的に接続されている。トランジスタ１０４Ａ［０］のソースまたはドレインの他方は、配線１０５Ａ［０］と電気的に接続されている。トランジスタ１０４Ｂ［０］のソースまたはドレインの他方は、配線１０５Ｂ［０］と電気的に接続されている。
トランジスタ９５Ａ［１］のソースまたはドレインの一方は、容量素子１０２Ａ［１］の一方の端子およびトランジスタ１０４Ａ［１］のゲートと電気的に接続されている。トランジスタ９５Ｂ［１］のソースまたはドレインの一方は、容量素子１０２Ｂ［１］の一方の端子およびトランジスタ１０４Ｂ［１］のゲートと電気的に接続されている。容量素子１０２Ａ［１］の他方の端子は、配線１０３Ａ［１］と電気的に接続されている。容量素子１０２Ｂ［１］の他方の端子は、配線１０３Ｂ［１］と電気的に接続されている。
トランジスタ１０４Ａ［１］のソースまたはドレインの一方は、トランジスタ９２［１］のソースまたはドレインの一方およびトランジスタ１０４Ｂ［１］のソースまたはドレインの一方と電気的に接続されている。トランジスタ１０４Ａ［１］のソースまたはドレインの他方は、配線１０５Ａ［１］と電気的に接続されている。トランジスタ１０４Ｂ［１］のソースまたはドレインの他方は、配線１０５Ｂ［１］と電気的に接続されている。
配線１０３Ａ［０］、配線１０３Ｂ［０］、配線１０３Ａ［１］および配線１０３Ｂ［１］の電位は、例えば低電位とすることができる。また、配線１０５Ａ［０］および配線１０５Ｂ［０］にはそれぞれ反対の論理の電位を印加し、配線１０５Ａ［１］および配線１０５Ｂ［１］にもそれぞれ反対の論理の電位を印加する。例えば、配線１０５Ａ［０］の電位を高電位とする場合、配線１０５Ｂ［０］の電位を低電位とする。また、例えば配線１０５Ａ［１］の電位を高電位とする場合、配線１０５Ｂ［１］の電位を低電位とする。
信号ｄａｔａは、トランジスタ９５Ａ［０］のソースまたはドレインの他方、トランジスタ９５Ｂ［０］のソースまたはドレインの他方、トランジスタ９５Ａ［１］のソースまたはドレインの他方およびトランジスタ９５Ｂ［１］のソースまたはドレインの他方に入力することができる。信号ｗｏｒｄＡ［０］は、トランジスタ９５Ａ［０］のゲートに入力することができる。信号ｗｏｒｄＢ［０］は、トランジスタ９５Ｂ［０］のゲートに入力することができる。信号ｗｏｒｄＡ［１］は、トランジスタ９５Ａ［１］のゲートに入力することができる。信号ｗｏｒｄＢ［１］は、トランジスタ９５Ｂ［１］のゲートに入力することができる。
なお、図１６に示す構成のメモリセル９１［０］には、２種類の信号ｗｏｒｄ［０］を入力することができる。また、図１６に示す構成のメモリセル９１［１］には、２種類の信号ｗｏｒｄ［１］を入力することができる。２種類の信号ｗｏｒｄ［０］を、信号ｗｏｒｄＡ［０］および信号ｗｏｒｄＢ［０］と表記し、２種類の信号ｗｏｒｄ［１］を、信号ｗｏｒｄＡ［１］および信号ｗｏｒｄＢ［１］と表記している。
トランジスタ９５Ａ［０］は、コンフィギュレーションデータの容量素子１０２Ａ［０］への書き込みを制御する機能を有する。トランジスタ９５Ｂ［０］は、コンフィギュレーションデータの容量素子１０２Ｂ［０］への書き込みを制御する機能を有する。トランジスタ９５Ａ［１］は、コンフィギュレーションデータの容量素子１０２Ａ［１］への書き込みを制御する機能を有する。トランジスタ９５Ｂ［１］は、コンフィギュレーションデータの容量素子１０２Ｂ［１］への書き込みを制御する機能を有する。
容量素子１０２Ａ［０］、容量素子１０２Ｂ［０］、容量素子１０２Ａ［１］および容量素子１０２Ｂ［１］は、コンフィギュレーションデータを保持する機能を有する。トランジスタ１０４Ａ［０］は、容量素子１０２Ａ［０］に保持されたコンフィギュレーションデータを増幅する機能を有する。トランジスタ１０４Ｂ［０］は、容量素子１０２Ｂ［０］に保持されたコンフィギュレーションデータを増幅する機能を有する。トランジスタ１０４Ａ［１］は、容量素子１０２Ａ［１］に保持されたコンフィギュレーションデータを増幅する機能を有する。トランジスタ１０４Ｂ［１］は、容量素子１０２Ｂ［１］に保持されたコンフィギュレーションデータを増幅する機能を有する。
次に、メモリセル９１［０］およびメモリセル９１［１］が図１６に示す構成の場合における、コンフィギュレーションデータの保持および読み出しの手順について説明する。なお、配線１０５Ａ［０］および配線１０５Ａ［１］の電位を高電位とし、配線１０５Ｂ［０］および配線１０５Ｂ［１］の電位を低電位とする。
メモリセル９１［０］に高電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＡ［０］の電位を高電位とする。これにより、容量素子１０２Ａ［０］に電荷が保持され、トランジスタ１０４Ａ［０］のゲートに高電位が印加される。したがって、トランジスタ１０４Ａ［０］がオンとなる。配線１０５Ａ［０］の電位は高電位であるので、コンテキスト信号ｃｏｎｔｅｘｔ［０］が高電位となってトランジスタ９２［０］がオンとなった場合、高電位の信号が出力信号ｍｏｕｔとして出力される。
また、メモリセル９１［０］に低電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＢ［０］の電位を高電位とする。これにより、容量素子１０２Ｂ［０］に電荷が保持され、トランジスタ１０４Ｂ［０］のゲートに高電位が印加される。したがって、トランジスタ１０４Ｂ［０］がオンとなる。配線１０５Ｂ［０］の電位は低電位であるので、コンテキスト信号ｃｏｎｔｅｘｔ［０］が高電位となってトランジスタ９２［０］がオンとなった場合、低電位の信号が出力信号ｍｏｕｔとして出力される。
メモリセル９１［１］に高電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＡ［１］の電位を高電位とする。また、メモリセル９１［１］に低電位のコンフィギュレーションデータを保持する場合、信号ｄａｔａおよび信号ｗｏｒｄＢ［１］の電位を高電位とする。
図１６に示す構成のメモリセル９１［０］において、トランジスタ９５Ａ［０］のオフ電流を低減することで、容量素子１０２Ａ［０］に書き込まれた電荷の保持時間を長くすることができ、トランジスタ９５Ｂ［０］のオフ電流を低減することで、容量素子１０２Ｂ［０］に書き込まれた電荷の保持時間を長くすることができる。また、トランジスタ９５Ａ［１］のオフ電流を低減することで、容量素子１０２Ａ［１］に書き込まれた電荷の保持時間を長くすることができ、トランジスタ９５Ｂ［１］のオフ電流を低減することで、容量素子１０２Ｂ［１］に書き込まれた電荷の保持時間を長くすることができる。ここで、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎ―ｃｈ型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートの電圧がソースおよびドレインの電圧に対して負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０－２１Ａであり、１ｙＡは１×１０－２４Ａである。
このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、例えば金属酸化物が挙げられる。金属酸化物のバンドギャップは３．０ｅＶ以上であるため、半導体層を金属酸化物で形成したトランジスタ（ＯＳトランジスタ）は熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む金属酸化物であることが好ましい。このような金属酸化物としては、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、金属酸化物をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような金属酸化物は高純度化された金属酸化物と呼ぶことができる。高純度化された金属酸化物を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
また、ＯＳトランジスタでは、半導体層をシリコンで形成したトランジスタ（以下、Ｓｉトランジスタと呼ぶ）よりオフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、トランジスタ９５Ａ［０］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ａ［０］に書き込まれた電荷を長時間保持することができ、トランジスタ９５Ｂ［０］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ｂ［０］に書き込まれた電荷を長時間保持することができる。また、トランジスタ９５Ａ［１］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ａ［１］に書き込まれた電荷を長時間保持することができ、トランジスタ９５Ｂ［１］にＯＳトランジスタを適用することで、高温環境下であっても容量素子１０２Ｂ［１］に書き込まれた電荷を長時間保持することができる。以上より、高温環境下でも高い信頼性を持つ半導体装置を得ることができる。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
また、本明細書等において、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、本明細書等において、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
なお、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］は、Ｓｉトランジスタとすることができる。Ｓｉトランジスタは、ＯＳトランジスタに比べて高い電界効果移動度を有するといった特性を有する。そのため、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］に流れる電流値を増加させることができる。これにより、放送システム１００が有する半導体装置の動作を高速化することができる。
また、トランジスタ９２［０］、トランジスタ９２［１］、トランジスタ９３、トランジスタ１０４Ａ［０］、トランジスタ１０４Ｂ［０］、トランジスタ１０４Ａ［１］およびトランジスタ１０４Ｂ［１］をＯＳトランジスタとしてもよい。つまり、コンフィギュレーションメモリ１２およびコンフィギュレーションメモリ８１が有するトランジスタをすべてＯＳトランジスタとしてもよい。
また、メモリセル９１［０］およびメモリセル９１［１］は、図１４乃至図１６に示す構成に限らず、例えばＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有してもよいし、例えばフラッシュメモリを有してもよい。
なお、図１２乃至図１６に示す回路構成はあくまで一例であり、本発明の一態様を実現可能であればその他の構成としてもよい。
＜コントローラの動作方法＞
図７（Ａ）に示す構成のコントローラ１０等の動作例を、図１７（Ａ）に示すタイミングチャートを用いて説明する。また、図７（Ｂ）に示す構成のコントローラ１０等の動作例を、図１７（Ｂ）に示すタイミングチャートを用いて説明する。
図１７（Ａ）、（Ｂ）に示すタイミングチャートは、クロック信号ｃｌｋ、リセット反転信号ｒｅｓｅｔｂ、コンフィギュレーション状態信号ｃｏｎｆｉｇ、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎ、出力信号ｍｏｕｔ、コンテキスト信号ｃｏｎｔｅｘｔ［０］、コンテキスト信号ｃｏｎｔｅｘｔ［１］、クロック制御信号ｃｌｋＣＳおよびクロック信号ｇｃｌｋの電位を示す。また、画像処理回路３０７または画像処理回路３２５等、ＰＬＥを有し、コントローラ１０による動作が可能である画像処理回路の状態を示す。
コンテキスト信号ｃｏｎｔｅｘｔ［０］が高電位である場合、画像処理回路は例えばコンフィギュレーションメモリ８１等が有するメモリセル９１［０］に保持されたコンフィギュレーションデータに応じた構成とすることができる。また、コンテキスト信号ｃｏｎｔｅｘｔ［１］が高電位である場合、画像処理回路は例えばコンフィギュレーションメモリ８１等が有するメモリセル９１［１］に保持されたコンフィギュレーションデータに応じた構成とすることができる。
図１７（Ａ）、（Ｂ）において、クロック信号ｇｃｌｋはクロックゲーティングされる場合以外はクロック信号ｃｌｋと同時に変化している。しかしながら、実際にはゲート遅延やＲＣ遅延等による伝達遅延分のずれが生じる。
まず、図７（Ａ）に示す構成のコントローラ１０等の動作例を、図１７（Ａ）に示すタイミングチャートを用いて説明する。時刻Ｔ０以前ではコンフィギュレーションメモリ１２がコンフィギュレーション動作を行っており、コンフィギュレーション状態信号ｃｏｎｆｉｇが高電位となっている。また、リセット反転信号ｒｅｓｅｔｂ、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎ、出力信号ｍｏｕｔ、コンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］が低電位となっている。また、クロック制御信号ｃｌｋＣＳが高電位となっている。
なお、画像処理回路は、回路構成を決定する電位が初期値に固定されている。例えば、画像処理回路が有するＰＬＥ３４６等のＰＬＥが図１２（Ａ）に示す構成である場合、入力信号ｉｎ［０］乃至［ｓ－１］の電位およびコンフィギュレーションメモリ８１［０］乃至［２ｓ］から出力される信号が低電位となっている。この場合、画像処理回路の回路構成が規定されておらず、つまり画像処理回路の状態は初期状態である。
時刻Ｔ０において、コンフィギュレーションメモリ１２はコンフィギュレーション動作を完了し、クロック信号ｃｌｋの立ち上がりに同期してコンフィギュレーション状態信号ｃｏｎｆｉｇの電位を低電位とする。その後、コンフィギュレーションメモリ１２から出力される出力信号ｍｏｕｔの電位が、図１３に示すメモリセル９１［０］に保持されたコンフィギュレーションデータに応じた電位となる。ここでは、出力信号ｍｏｕｔが高電位であるとする。
時刻Ｔ１において、クロック信号ｃｌｋの立ち上がりに同期してリセット反転信号ｒｅｓｅｔｂの電位を高電位とする。これにより、画像処理回路が有するフリップフロップ回路８３等のリセット状態を解除する。
時刻Ｔ２において、クロック信号ｃｌｋの立ち下がりに同期してコンテキスト信号ｃｏｎｔｅｘｔ［０］が高電位となる。これによりコンテキスト切替えが開始され、画像処理回路の回路構成の、初期状態から状態［０］への遷移が開始される。この際、クロック制御信号ｃｌｋＣＳの電位を低電位とすることにより、クロック信号ｇｃｌｋの、画像処理回路への出力を停止することができる。つまり、クロックゲーティングを行うことができる。
時刻Ｔ３において、クロック信号ｃｌｋが立ち上がるが、１クロック分のクロックゲーティングが行われ、クロック信号ｇｃｌｋの電位は低電位のままとなる。したがって、次にクロック信号ｃｌｋが立ち上がるまで、画像処理回路が有するフリップフロップ回路８３等へのデータのセットアップを防ぐことができる。時刻Ｔ３において、初期状態から状態［０］への遷移が完了していないが、次のクロック信号ｇｃｌｋの立ち上がり時点で状態［０］への遷移が完了するため、コンテキスト切替え中に画像処理回路が有するフリップフロップ回路８３等にデータがセットアップされることを防ぐことができる。したがって、画像処理回路が有するフリップフロップ回路８３等に異常データがセットアップされることを防ぐことができる。これにより、コンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。したがって、コンテキスト切替え時に誤動作が発生することを抑制することができ、放送システム１００が有する半導体装置の動作速度を高めつつ、放送システム１００が有する半導体装置の信頼性を高めることができる。
時刻Ｔ４において、クロック制御信号ｃｌｋＣＳが高電位となり、クロックゲーティングが終了する。これにより、クロック信号ｇｃｌｋの電位がクロック信号ｃｌｋの電位と対応する電位となる。
時刻Ｔ５において、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎの電位を高電位とする。なお、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎは、クロック信号ｃｌｋに非同期で制御することができる。つまり、例えばクロック信号ｃｌｋの立ち上がりと同時にコンテキスト状態信号ｃｏｎｔｅｘｔｉｎの電位を高電位としなくてもよい。
時刻Ｔ６において、クロック信号ｃｌｋの立ち上がりに同期してコンテキスト信号ｃｏｎｔｅｘｔ［０］が低電位となる。そして、次にクロック信号ｃｌｋが立ち下がる時刻Ｔ７においてコンテキスト信号ｃｏｎｔｅｘｔ［１］が高電位となる。これによりコンテキスト切替えが開始され、画像処理回路の回路構成の、状態［０］から状態［１］への遷移が開始される。この際、クロック制御信号ｃｌｋＣＳの電位を低電位とすることにより、クロック信号ｇｃｌｋの、画像処理回路への出力を停止することができる。つまり、クロックゲーティングを行うことができる。
時刻Ｔ８において、クロック信号ｃｌｋが立ち上がるが、１クロック分のクロックゲーティングが行われ、クロック信号ｇｃｌｋの電位は低電位のままとなる。したがって、次にクロック信号ｃｌｋが立ち上がるまで、画像処理回路が有するフリップフロップ回路８３等へのデータのセットアップを防ぐことができる。時刻Ｔ８において、状態［０］から状態［１］への遷移が未完了であるが、次のクロック信号ｇｃｌｋの立ち上がり時点で状態［１］への遷移が完了するため、コンテキスト切替え中に画像処理回路が有するフリップフロップ回路８３等にデータがセットアップされることを防ぐことができる。したがって、画像処理回路が有するフリップフロップ回路８３等に異常データがセットアップされることを防ぐことができる。これにより、コンテキスト切替え前後のデータ引き継ぎを正常に行うことができる。したがって、コンテキスト切替え時に誤動作が発生することを抑制することができ、放送システム１００が有する半導体装置の動作速度を高めつつ、放送システム１００が有する半導体装置の信頼性を高めることができる。
時刻Ｔ９において、クロック制御信号ｃｌｋＣＳが高電位となり、クロックゲーティングが終了する。これにより、クロック信号ｇｃｌｋの電位がクロック信号ｃｌｋの電位と対応する電位となる。
なお、時刻Ｔ３乃至Ｔ４および時刻Ｔ８乃至Ｔ９において、出力信号ｍｏｕｔが低電位である場合はクロックゲーティングを行わず、クロック信号ｇｃｌｋの電位はクロック信号ｃｌｋの電位と対応する電位となる。それ以外の場合におけるコントローラ１０等の動作は、出力信号ｍｏｕｔが高電位である場合と同様である。
次に、図７（Ｂ）に示す構成のコントローラ１０等の動作を、図１７（Ｂ）に示すタイミングチャートを用いて説明する。時刻Ｔ０以前ではコンフィギュレーションメモリ１２［０］乃至［ｍ－１］がコンフィギュレーション動作を行っており、コンフィギュレーション状態信号ｃｏｎｆｉｇが高電位となっている。また、リセット反転信号ｒｅｓｅｔｂ、コンテキスト状態信号ｃｏｎｔｅｘｔｉｎ、コンテキスト信号ｃｏｎｔｅｘｔ［０］およびコンテキスト信号ｃｏｎｔｅｘｔ［１］、出力信号ｍｏｕｔ［０］乃至［ｍ－１］の電位が低電位となっている。また、クロック制御信号ｃｌｋＣＳの電位が高電位となっている。
時刻Ｔ０において、コンフィギュレーションメモリ１２［０］乃至［ｍ－１］はコンフィギュレーション動作を完了し、クロック信号ｃｌｋの立ち上がりに同期してコンフィギュレーション状態信号ｃｏｎｆｉｇの電位を低電位とする。その後、出力信号ｍｏｕｔ［０］乃至［ｍ－１］の電位が、それぞれコンフィギュレーションメモリ１２［０］乃至［ｍ－１］が有するメモリセル９１［０］に保持されたコンフィギュレーションデータに応じた電位となる。ここでは、出力信号ｍｏｕｔ［１］が高電位であり、その他の出力信号ｍｏｕｔの電位がすべて低電位であるとする。
なお、出力信号ｍｏｕｔ［０］をＬＳＢ、出力信号ｍｏｕｔ［ｍ－１］をＭＳＢとすると、出力信号ｍｏｕｔ［０］乃至出力信号ｍｏｕｔ［ｍ－１］の電位がすべて低電位である場合を１０進数で表記すると”０”となる。また、出力信号ｍｏｕｔ［１］が高電位であり、その他の出力信号ｍｏｕｔの電位がすべて低電位である場合を１０進数で表記すると”２”となる。図１７（Ｂ）では、出力信号ｍｏｕｔ［０］乃至出力信号ｍｏｕｔ［ｍ－１］の電位がすべて低電位である場合を”０”と表記し、出力信号ｍｏｕｔ［１］が高電位であり、その他の出力信号ｍｏｕｔの電位がすべて低電位である場合を”２”と表記する。
時刻Ｔ１、時刻Ｔ２、時刻Ｔ４乃至Ｔ７および時刻Ｔ９における動作は、図１７（Ａ）に示す場合と同様である。時刻Ｔ３および時刻Ｔ８において、２クロック分のクロックゲーティングが行われる。これにより、クロック信号ｃｌｋのクロック周波数を、１クロック分のクロックゲーティングを行う場合よりさらに高めることができる。これにより、放送システム１００の動作速度を高めることができる。
なお、図１７（Ａ）、（Ｂ）に示した動作はあくまで一例である。例えば、図１７（Ａ）、（Ｂ）ではクロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち上がりに同期して行っている動作を、クロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち下がりに同期して行ってもよい。また、例えば、図１７（Ａ）、（Ｂ）ではクロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち下がりに同期して行っている動作を、クロック信号ｃｌｋまたはクロック信号ｇｃｌｋの立ち上がりに同期して行ってもよい。
図１、図３乃至図５および図７乃至図１６に示す構成は、それぞれ適宜組み合わせることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、放送システムに用いられる半導体装置について説明する。
＜イメージセンサ＞
図１８（Ａ）は、イメージセンサ１２０の構成例を示す平面図である。イメージセンサ１２０は、画素部６２１と、回路２６０、回路２７０、回路２８０、および回路２９０を有する。なお、本明細書等において、回路２６０乃至回路２９０などを「周辺回路」もしくは「ドライバ」と呼ぶ場合がある。例えば、回路２６０は周辺回路の一部と言える。
図１８（Ｂ）は、画素部６２１の構成例を示す図である。画素部６２１は、ａ列ｂ行（ａおよびｂは２以上の自然数）のマトリクス状に配置された複数の画素６２２を有する。なお、図１８Ｂ中のｘは１以上ａ以下の自然数であり、ｙは１以上ｂ以下の自然数である。
回路２６０および回路２７０は、複数の画素６２２に接続し、複数の画素６２２を駆動するための信号を供給する機能を有する。また、回路２６０は、画素６２２から出力されたアナログ信号を処理する機能を有していてもよい。また、回路２８０は、周辺回路の動作タイミングを制御する機能を有していてもよい。例えば、クロック信号を生成する機能を有していてもよい。また、外部から供給されたクロック信号の周波数を変換する機能を有していてもよい。また、回路２８０は、参照用電位信号（例えば、ランプ波信号など）を供給する機能を有していてもよい。
周辺回路は、論理回路、スイッチ、バッファ、増幅回路、または変換回路のうちの少なくとも１つの回路を有する。また、周辺回路に用いるトランジスタなどは、後述する画素６２２を作製するために形成する半導体の一部を用いて形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。
なお、周辺回路は、回路２６０乃至回路２９０のうち、少なくとも１つを省略してもよい。例えば、回路２６０または回路２９０の一方の機能を、回路２６０または回路２９０の他方に付加して、回路２６０または回路２９０の一方を省略してもよい。また、例えば、回路２７０または回路２８０の一方の機能を、回路２７０または回路２８０の他方に付加して、回路２７０または回路２８０の一方を省略してもよい。また、例えば、回路２６０乃至回路２９０のいずれか１つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
また、図１８（Ｃ）に示すように、画素部６２１の外周に沿って回路２６０乃至回路２９０を設けてもよい。また、イメージセンサ１２０が有する画素部６２１において画素６２２を傾けて配置してもよい。画素６２２を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、イメージセンサ１２０で撮像された画像の品質をより高めることができる。
また、回路２６０乃至回路２９０の上方に重ねて画素部６２１を設けてもよい。回路２６０乃至回路２９０の上方に重ねて画素部６２１を設けることで、イメージセンサ１２０の大きさに対する画素部６２１の占有面積を大きくすることができる。よって、イメージセンサ１２０の受光感度を向上することができる。また、イメージセンサ１２０のダイナミックレンジを向上することができる。また、イメージセンサ１２０の解像度を向上することができる。また、イメージセンサ１２０で撮影した画像の再現性を向上することができる。また、イメージセンサ１２０の集積度を向上することができる。
イメージセンサ１２０が有する画素６２２を副画素として用いて、複数の画素６２２それぞれに異なる波長域の光を透過するフィルタ（カラーフィルタ）を設けることで、カラー画像表示を実現するための情報を取得することができる。
図１９（Ａ）は、カラー画像を取得するための画素６２３の一例を示す平面図である。図１９（Ａ）に示す画素６２３は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｂ」ともいう）を有する。画素６２２Ｒ、画素６２２Ｇ、画素６２２Ｂをまとめて一つの画素６２３として機能させる。
なお、画素６２３に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、シアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素６２３に少なくとも３種類の異なる波長域の光を検出する画素６２２を設けることで、フルカラー画像を取得することができる。
図１９（Ｂ）は、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた画素６２２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた画素６２２を有する画素６２３を例示している。図１９（Ｃ）は、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタが設けられた画素６２２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた画素６２２を有する画素６２３を例示している。１つの画素６２３に４種類以上の異なる波長域の光を検出する画素６２２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、画素６２２Ｒ、画素６２２Ｇ、および画素６２２Ｂの画素数比（または受光面積比）は、必ずしも１：１：１である必要は無い。図１９（Ｄ）に示すように、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素６２３に用いる画素６２２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する画素６２２を２つ以上設けることで、冗長性を高め、イメージセンサ１２０の信頼性を高めることができる。
また、フィルタとして可視光の波長以下の波長を有する光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出するイメージセンサ１２０を実現することができる。また、フィルタとして可視光の波長以上の波長を有する光を吸収または反射して、紫外光を透過するＵＶ（ＵＶ：Ｕｌｔｒａ Ｖｉｏｌｅｔ）フィルタを用いることで、紫外光を検出するイメージセンサ１２０を実現することができる。また、フィルタとして、放射線を紫外光や可視光に変換するシンチレータを用いることで、イメージセンサ１２０をＸ線やγ線などを検出する放射線検出器として機能させることもできる。
また、フィルタとしてＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルター（減光フィルター）を用いると、光電変換素子（受光素子）に多大な光量の光が入射した時に生じる、出力が飽和する現象（以下、「出力飽和」ともいう。）を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、イメージセンサのダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素６２２にレンズを設けてもよい。ここで、図２０の断面図を用いて、画素６２２、フィルタ６２４、レンズ６２５の配置例を説明する。レンズ６２５を設けることで、入射光を光電変換素子に効率よく受光させることができる。具体的には、図２０（Ａ）に示すように、画素６２２に形成したレンズ６２５、フィルタ６２４（フィルタ６２４Ｒ、フィルタ６２４Ｇ、フィルタ６２４Ｂ）、および画素ドライバ６１０等を通して光６６０を光電変換素子６０１に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光６６０の一部が配線群６２６の一部、トランジスタ、および／または容量素子などによって遮光されてしまうことがある。したがって、図２０（Ｂ）に示すように光電変換素子６０１側にレンズ６２５およびフィルタ６２４を形成して、入射光を光電変換素子６０１に効率良く受光させる構造としてもよい。光電変換素子６０１側から光６６０を入射させることで、受光感度の高いイメージセンサ１２０を提供することができる。
図２１（Ａ）、（Ｂ）、（Ｃ）に、画素部６２１に用いることができる画素ドライバ６１０の一例を示す。図２１（Ａ）に示す画素ドライバ６１０は、トランジスタ６０２、トランジスタ６０４、および容量素子６０６を有し、光電変換素子６０１に接続されている。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１と電気的に接続され、トランジスタ６０２のソースまたはドレインの他方はノード６０７（電荷蓄積部）を介してトランジスタ６０４のゲートと電気的に接続されている。
「ＯＳ」の符号は、実施の形態１で示したＯＳトランジスタを適用することが好ましいことを示している。これは、他の図面でも同様である。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、図２１（Ｂ）に示すように、容量素子６０６を省略することができる。また、トランジスタ６０２としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくいイメージセンサを実現することができる。なお、トランジスタ６０４にＯＳトランジスタを用いてもよい。
光電変換素子６０１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
図２１（Ｃ）に示す画素ドライバ６１０は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有し、光電変換素子６０１に接続されている。なお、図２１（Ｃ）に示す画素ドライバ６１０は、光電変換素子６０１としてフォトダイオードを用いる場合を示している。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。光電変換素子６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
次に、図２１（Ｃ）に示す画素ドライバ６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、光電変換素子６０１の受光量に応じて、ノード６０７の電位が変化する（蓄積動作）。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９から出力される（選択動作）。配線６０９の電位を検出することで、光電変換素子６０１の受光量を知ることができる。
トランジスタ６０２およびトランジスタ６０３には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくいイメージセンサ１２０を実現することができる。
＜表示装置＞
表示装置１１３は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。
これらの他にも、表示装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。例えば、表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。
量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、液晶表示装置などに用いるバックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。
なお、量子ドットは、数ｎｍサイズの半導体ナノ結晶であり、１×１０３個から１×１０６個程度の原子から構成されている。量子ドットはサイズに依存してエネルギーシフトするため、同じ物質から構成される量子ドットであっても、サイズによって発光波長が異なり、用いる量子ドットのサイズを変更することによって容易に発光波長を調整することができる。
また、量子ドットは、発光スペクトルのピーク幅が狭いため、色純度のよい発光を得ることができる。さらに、量子ドットの理論的な外部量子効率はほぼ１００％であると言われており、蛍光発光を呈する有機化合物の２５％を大きく上回り、燐光発光を呈する有機化合物と同等となっている。このことから、量子ドットを発光材料として用いることによって発光効率の高い発光素子を得ることができる。その上、無機化合物である量子ドットはその本質的な安定性にも優れているため、寿命の観点からも好ましい発光素子を得ることができる。
量子ドットを構成する材料としては、周期表第１４族元素、周期表第１５族元素、周期表第１６族元素、複数の周期表第１４族元素からなる化合物、周期表第４族から周期表第１４族に属する元素と周期表第１６族元素との化合物、周期表第２族元素と周期表第１６族元素との化合物、周期表第１３族元素と周期表第１５族元素との化合物、周期表第１３族元素と周期表第１７族元素との化合物、周期表第１４族元素と周期表第１５族元素との化合物、周期表第１１族元素と周期表第１７族元素との化合物、酸化鉄類、酸化チタン類、カルコゲナイドスピネル類、各種半導体クラスター等を挙げることができる。
具体的には、セレン化カドミウム、硫化カドミウム、テルル化カドミウム、セレン化亜鉛、酸化亜鉛、硫化亜鉛、テルル化亜鉛、硫化水銀、セレン化水銀、テルル化水銀、砒化インジウム、リン化インジウム、砒化ガリウム、リン化ガリウム、窒化インジウム、窒化ガリウム、アンチモン化インジウム、アンチモン化ガリウム、リン化アルミニウム、砒化アルミニウム、アンチモン化アルミニウム、セレン化鉛、テルル化鉛、硫化鉛、セレン化インジウム、テルル化インジウム、硫化インジウム、セレン化ガリウム、硫化砒素、セレン化砒素、テルル化砒素、硫化アンチモン、セレン化アンチモン、テルル化アンチモン、硫化ビスマス、セレン化ビスマス、テルル化ビスマス、ケイ素、炭化ケイ素、ゲルマニウム、錫、セレン、テルル、ホウ素、炭素、リン、窒化ホウ素、リン化ホウ素、砒化ホウ素、窒化アルミニウム、硫化アルミニウム、硫化バリウム、セレン化バリウム、テルル化バリウム、硫化カルシウム、セレン化カルシウム、テルル化カルシウム、硫化ベリリウム、セレン化ベリリウム、テルル化ベリリウム、硫化マグネシウム、セレン化マグネシウム、硫化ゲルマニウム、セレン化ゲルマニウム、テルル化ゲルマニウム、硫化錫、セレン化錫、テルル化錫、酸化鉛、フッ化銅、塩化銅、臭化銅、ヨウ化銅、酸化銅、セレン化銅、酸化ニッケル、酸化コバルト、硫化コバルト、四酸化三鉄、硫化鉄、酸化マンガン、硫化モリブデン、酸化バナジウム、酸化タングステン、酸化タンタル、酸化チタン、酸化ジルコニウム、窒化ケイ素、窒化ゲルマニウム、酸化アルミニウム、チタン酸バリウム、セレンと亜鉛とカドミウムの化合物、インジウムと砒素とリンの化合物、カドミウムとセレンと硫黄の化合物、カドミウムとセレンとテルルの化合物、インジウムとガリウムと砒素の化合物、インジウムとガリウムとセレンの化合物、インジウムとセレンと硫黄の化合物、銅とインジウムと硫黄の化合物およびこれらの組合せ等を挙げることができるが、これらに限定されるものではない。また、組成が任意の比率で表される、いわゆる合金型量子ドットを用いても良い。例えば、カドミウムとセレンと硫黄の合金型量子ドットは、元素の含有比率を変化させることで発光波長を変えることができるため、青色発光を得るには有効な手段の一つである。
量子ドットの構造としては、コア型、コア－シェル型、コア－マルチシェル型等があり、そのいずれを用いても良いが、コアを覆ってより広いバンドギャップを持つ別の無機材料でシェルを形成することによって、ナノ結晶表面に存在する欠陥やダングリングボンドの影響を低減することができる。これにより、発光の量子効率が大きく改善するためコア－シェル型やコア－マルチシェル型の量子ドットを用いることが好ましい。シェルの材料の例としては、硫化亜鉛や酸化亜鉛が挙げられる。
また、量子ドットは、表面原子の割合が高いことから、反応性が高く、凝集が起こりやすい。そのため、量子ドットの表面には保護剤が付着しているまたは保護基が設けられていることが好ましい。当該保護剤が付着しているまたは保護基が設けられていることによって、凝集を防ぎ、溶媒への溶解性を高めることができる。また、反応性を低減させ、電気的安定性を向上させることも可能である。保護剤（または保護基）としては、例えば、ポリオキシエチレンラウリルエーテル、ポリオキシエチレンステアリルエーテル、ポリオキシエチレンオレイルエーテル等のポリオキシエチレンアルキルエーテル類、トリプロピルホスフィン、トリブチルホスフィン、トリヘキシルホスフィン、トリオクチルホスフィン等のトリアルキルホスフィン類、ポリオキシエチレンｎ－オクチルフェニルエーテル、ポリオキシエチレンｎ－ノニルフェニルエーテル等のポリオキシエチレンアルキルフェニルエーテル類、トリ（ｎ－ヘキシル）アミン、トリ（ｎ－オクチル）アミン、トリ（ｎ－デシル）アミン等の第３級アミン類、トリプロピルホスフィンオキシド、トリブチルホスフィンオキシド、トリヘキシルホスフィンオキシド、トリオクチルホスフィンオキシド、トリデシルホスフィンオキシド等の有機リン化合物、ポリエチレングリコールジラウレート、ポリエチレングリコールジステアレート等のポリエチレングリコールジエステル類、また、ピリジン、ルチジン、コリジン、キノリン類等の含窒素芳香族化合物等の有機窒素化合物、ヘキシルアミン、オクチルアミン、デシルアミン、ドデシルアミン、テトラデシルアミン、ヘキサデシルアミン、オクタデシルアミン等のアミノアルカン類、ジブチルスルフィド等のジアルキルスルフィド類、ジメチルスルホキシドやジブチルスルホキシド等のジアルキルスルホキシド類、チオフェン等の含硫黄芳香族化合物等の有機硫黄化合物、パルミチン酸、ステアリン酸、オレイン酸等の高級脂肪酸、アルコール類、ソルビタン脂肪酸エステル類、脂肪酸変性ポリエステル類、３級アミン変性ポリウレタン類、ポリエチレンイミン類等が挙げられる。
量子ドットは、サイズが小さくなるに従いバンドギャップが大きくなるため、所望の波長の光が得られるようにそのサイズを適宜調節する。結晶サイズが小さくなるにつれて、量子ドットの発光は青色側へ、つまり、高エネルギー側へとシフトするため、量子ドットのサイズを変化させることにより、紫外領域、可視領域、赤外領域のスペクトルの波長領域にわたって、その発光波長を調節することができる。量子ドットのサイズ（直径）は０．５ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１０ｎｍの範囲のものが通常良く用いられる。なお、量子ドットはそのサイズ分布が狭いほど、より発光スペクトルが狭線化し、色純度の良好な発光を得ることができる。また、量子ドットの形状は特に限定されず、球状、棒状、円盤状、その他の形状であってもよい。なお、棒状の量子ドットである量子ロッドはｃ軸方向に偏光した指向性を有する光を呈するため、量子ロッドを発光材料として用いることにより、より外部量子効率が良好な発光素子を得ることができる。
また、ＥＬ素子では多くの場合、発光材料をホスト材料に分散することによって発光効率を高めるが、ホスト材料は発光材料以上の一重項励起エネルギーまたは三重項励起エネルギーを有する物質であることが必要である。特に青色の燐光材料を用いる場合においては、それ以上の三重項励起エネルギーを有する材料であり、且つ、寿命の観点で優れたホスト材料の開発は困難を極めている。一方で、量子ドットはホスト材料を用いずに量子ドットのみで発光層を構成しても発光効率を保つことができるため、この点でも寿命という観点から好ましい発光素子を得ることができる。量子ドットのみで発光層を形成する場合には、量子ドットはコア－シェル構造（コア－マルチシェル構造を含む）であることが好ましい。
液晶素子を用いた表示装置の一例としては、液晶表示装置（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。
なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、表示素子などにＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
また、ＭＥＭＳを用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
図２２（Ａ）に表示部の構成例を示す。図２２（Ａ）の表示部３１００は、表示領域３１３１、回路３１３２、および回路３１３３を有する。回路３１３２は、例えば走査線ドライバとして機能する。また、回路３１３３は、例えば信号線ドライバとして機能する。
また、表示部３１００は、各々が略平行に配設され、且つ、回路３１３２によって電位が制御されるｍ本の走査線３１３５と、各々が略平行に配設され、かつ、回路３１３３によって電位が制御されるｎ本の信号線３１３６と、を有する。さらに、表示領域３１３１はｍ行ｎ列のマトリクス状に配設された複数の画素３１３０を有する。なお、ｍ、ｎは、ともに２以上の整数である。
表示領域３１３１において、各走査線３１３５は、画素３１３０のうち、いずれかの行に配設されたｎ個の画素３１３０と電気的に接続される。また、各信号線３１３６は、画素３１３０のうち、いずれかの列に配設されたｍ個の画素３１３０に電気的に接続される。
図２２（Ｂ）および図２２（Ｃ）は、画素３１３０の構成例を示す回路図である。図２２（Ｂ）の画素３１３０Ｂは、自発光型表示装置の画素であり、図２２（Ｃ）の画素３１３０Ｃは、液晶表示装置の画素である。
画素３１３０Ｂは、トランジスタ３４３１と、容量素子３２３３と、トランジスタ３２３２と、トランジスタ３４３４と、発光素子３１２５とを有する。画素３１３０Ｂは、データ信号が与えられるｎ列目の信号線３１３６（以下、信号線ＤＬ＿ｎという）と、ゲート信号が与えられるｍ行目の走査線３１３５（以下、走査線ＧＬ＿ｍという）と、電位供給線ＶＬ＿ａと、電位供給線ＶＬ＿ｂとに電気的に接続されている。
また、複数の画素３１３０Ｂを、それぞれ副画素として用いて、それぞれの副画素から異なる波長域の光を発光させることで、カラー画像を表示することができる。例えば、赤の波長域の光を発する画素３１３０、緑の波長域の光を発する画素３１３０、および青の波長域の光を発する画素３１３０を１つの画素として用いる。
なお、組み合わせる光の波長域は、赤、緑、および青に限定されず、シアン、黄およびマゼンタであってもよい。１つの画素に少なくとも３種類の異なる波長域の光を発する副画素を設けることで、フルカラー画像を表示することができる。
また、赤、緑、および青に、イエロー、シアン、マゼンタ、白などを一種以上追加してもよい。例えば、赤、緑、および青に加えて、黄の波長域の光を発する副画素を加えてもよい。また、シアン、黄、およびマゼンタに赤、緑、青、白などを一種以上追加してもよい。例えば、シアン、黄、およびマゼンタに加えて、青の波長域の光を発する副画素を加えてもよい。１つの画素に４種類以上の異なる波長域で発光する副画素を設けることで、表示する画像の色の再現性をさらに高めることができる。
また、１つの画素に用いる、赤、緑、青の画素数比（または発光面積比）は、必ずしも１：１：１である必要は無い。例えば、画素数比（発光面積比）を赤：緑：青＝１：１：２としてもよい。また、画素数比（発光面積比）を赤：緑：青＝１：２：３としてもよい。
また、白色光を発する副画素に、赤、緑、青などのカラーフィルタを組み合わせて、フルカラー表示を実現することもできる。また、赤、緑、または青の波長域の光を発する副画素それぞれに、赤、緑、または青の波長域の光を透過するカラーフィルタを組み合わせてもよい。
ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
図２２（Ｃ）に示す画素３１３０Ｃは、トランジスタ３４３１と、容量素子３２３３と、液晶素子３４３２と電気的に接続されている。画素３１３０Ｃは、信号線ＤＬ＿ｎと、走査線ＧＬ＿ｍと、容量線ＣＬとに電気的に接続されている。
液晶素子３４３２の一対の電極の一方の電位は、画素３１３０Ｃの仕様に応じて適宜設定される。液晶素子３４３２に含まれる液晶は、ノード３４３６に書き込まれるデータにより配向状態が設定される。なお、複数の画素３１３０Ｃのそれぞれが有する液晶素子３４３２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよい。容量線ＣＬの電位の値は、画素３１３０Ｃの仕様に応じて適宜設定される。容量素子３２３３は、ノード３４３６に書き込まれたデータを保持する保持容量としての機能を有する。
液晶素子３４３２のモードとしては、例えば、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
図２３を用いて、表示パネルのデバイス構造を説明する。図２３（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、基板４００６によって封止されている。図２３（Ａ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、信号線ドライバ４００３、及び走査線ドライバ４００４が実装されている。信号線ドライバ４００３は別途用意された基板に設けられており、単結晶半導体トランジスタ又は多結晶半導体トランジスタで構成される。走査線ドライバ４００４も同様である。また、信号線ドライバ４００３、走査線ドライバ４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図２３（Ｂ）及び図２３（Ｃ）において、基板４００１上に設けられた画素部４００２と、走査線ドライバ４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線ドライバ４００４の上に基板４００６が設けられている。よって画素部４００２と、走査線ドライバ４００４とは、基板４００１とシール材４００５と基板４００６とによって、表示素子と共に封止されている。図２３（Ｂ）及び図２３（Ｃ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、信号線ドライバ４００３が実装されている。図２３（Ｂ）及び図２３（Ｃ）においては、信号線ドライバ４００３、走査線ドライバ４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図２３（Ｂ）及び図２３（Ｃ）においては、信号線ドライバ４００３を別途形成し、基板４００１に実装している例を示しているが、この構成に限定されない。走査線ドライバを別途形成して実装しても良いし、信号線ドライバの一部または走査線ドライバの一部のみを別途形成して実装しても良い。
なお、別途形成したドライバの接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図２３Ａは、ＣＯＧにより信号線ドライバ４００３、走査線ドライバ４００４を実装する例であり、図２３Ｂは、ＣＯＧにより信号線ドライバ４００３を実装する例であり、図２３Ｃは、ＴＣＰにより信号線ドライバ４００３を実装する例である。また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。また基板４００１上に設けられた画素部及び走査線ドライバは、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
図２４（Ａ）及び図２４（Ｂ）は、図２３（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図２４（Ａ）の表示パネル４０００Ａは液晶表示装置のものであり、図２４（Ｂ）の表示パネル４０００Ｂは自発光型表示装置のものである。
表示パネル４０００Ａは電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。表示パネル４０００Ａは、トランジスタ４０１０、４０１１および容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極４０１７と同じ導電層で形成されている。電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。表示パネル４０００Ｂも同様である。
また基板４００１上に設けられた画素部４００２と走査線ドライバ４００４は、トランジスタを複数有しており、図２４（Ａ）及び図２４（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線ドライバ４００４に含まれるトランジスタ４０１１とを例示している。図２４（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図２４（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
一般に、画素に設けられる容量素子の容量は、画素に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。例えば、液晶表示装置の画素部に前述のＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、もしくは１／５以下とすることができる。また、ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
図２４（Ａ）において、液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
本実施の形態で用いるＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、映像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上にドライバ部または画素部を作り分けて作製することが可能となるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図２４Ｂにおいて、発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、基板４００１、基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
図２５（Ａ）は、図２４（Ａ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図２５（Ｂ）は、図２４（Ｂ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。
トランジスタ４０１０、４０１１において、電極４０１７はゲート電極としての機能を有する。また、配線４０１４は、ソース電極またはドレイン電極としての機能を有する。また、絶縁層４１０３はゲート絶縁膜としての機能を有する。トランジスタ４０１０、４０１１は、半導体層４０１２を有する。半導体層４０１２として、結晶シリコン、多結晶シリコン、非晶質シリコン、金属酸化物、有機半導体、などを用いればよい。また、必要に応じて、半導体層４０１２の導電率を高めるため、または、トランジスタの閾値を制御するために、半導体層４０１２に不純物を導入してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、表示パネル等の各構成要素について説明する。
＜基板＞
表示パネル等が有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す側の基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂などの材料を用いることができる。
厚さの薄い基板を用いることで、表示パネル等の軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネル等を実現できる。
また、発光を取り出さない側の基板は、透光性を有していなくてもよいため、上記に挙げた基板の他に、金属基板等を用いることもできる。金属基板は熱伝導性が高く、基板全体に熱を容易に伝導できるため、表示パネル等の局所的な温度上昇を抑制することができ、好ましい。可撓性や曲げ性を得るためには、金属基板の厚さは、１０μｍ以上２００μｍ以下が好ましく、２０μｍ以上５０μｍ以下であることがより好ましい。
金属基板を構成する材料としては、特に限定はないが、例えば、アルミニウム、銅、ニッケル等の金属、もしくはアルミニウム合金またはステンレス等の合金などを好適に用いることができる。
また、金属基板の表面を酸化する、または表面に絶縁膜を形成するなどにより、絶縁処理が施された基板を用いてもよい。例えば、スピンコート法やディップ法などの塗布法、電着法、蒸着法、またはスパッタリング法などを用いて絶縁膜を形成してもよいし、酸素雰囲気で放置するまたは加熱するほか、陽極酸化法などによって、基板の表面に酸化膜を形成してもよい。
可撓性を有し、可視光に対する透過性を有する材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリ塩化ビニル樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂等が挙げられる。特に、熱膨張係数の低い材料を用いることが好ましく、例えば、熱膨張係数が３０×１０－６／Ｋ以下であるポリアミドイミド樹脂、ポリイミド樹脂、ＰＥＴ等を好適に用いることができる。また、ガラス繊維に有機樹脂を含浸した基板や、無機フィラーを有機樹脂に混ぜて熱膨張係数を下げた基板を使用することもできる。このような材料を用いた基板は、重量が軽いため、該基板を用いた表示パネル等も軽量にすることができる。
上記材料中に繊維体が含まれている場合、繊維体は有機化合物または無機化合物の高強度繊維を用いる。高強度繊維とは、具体的には引張弾性率またはヤング率の高い繊維のことを言い、代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維が挙げられる。ガラス繊維としては、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊維が挙げられる。これらは、織布または不織布の状態で用い、この繊維体に樹脂を含浸させ樹脂を硬化させた構造物を、可撓性を有する基板として用いてもよい。可撓性を有する基板として、繊維体と樹脂からなる構造物を用いると、曲げや局所的押圧による破損に対する信頼性が向上するため、好ましい。
または、可撓性を有する程度に薄いガラス、金属などを基板に用いることもできる。または、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。
可撓性を有する基板に、表示パネル等の表面を傷などから保護するハードコート層（例えば、窒化シリコン、酸化アルミニウムなど）や、押圧を分散可能な材質の層（例えば、アラミド樹脂など）等が積層されていてもよい。また、水分等による表示素子の寿命の低下等を抑制するために、可撓性を有する基板に透水性の低い絶縁膜が積層されていてもよい。例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム等の無機絶縁材料を用いることができる。
基板は、複数の層を積層して用いることもできる。特に、ガラス層を有する構成とすると、水や酸素に対するバリア性を向上させ、信頼性の高い表示パネル等とすることができる。
＜トランジスタ＞
トランジスタは、ゲート電極として機能する導電層と、半導体層と、ソース電極として機能する導電層と、ドレイン電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、を有する。上記では、ボトムゲート構造のトランジスタを適用した場合を示している。
なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型またはボトムゲート型のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲート電極が設けられていてもよい。
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
また、トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するＣＡＣ－ＯＳなどを用いることができる。
シリコンよりもバンドギャップが広く、かつキャリア密度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する金属酸化物がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのとき金属酸化物を用いることで、多結晶シリコンよりも低温で形成できる、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。
半導体層としては、キャリア密度の低い金属酸化物膜を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性または実質的に高純度真性な金属酸化物と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する金属酸化物であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する金属酸化物において、第１４族元素の１つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ａｎｄ Ａ－Ｂ－ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
非晶質構造の金属酸化物膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
＜ＣＡＣ－ＯＳの構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ－ＯＳの構成について説明する。
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、１つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ－ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ－ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか１つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
または、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、かつアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのときアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。一方、トップゲート型のトランジスタは、自己整合的に不純物領域を形成しやすいため、特性のばらつきなどを低減することができるため好ましい。このとき特に、多結晶シリコンや単結晶シリコンなどを用いる場合に適している。
＜導電層＞
トランジスタのゲート、ソースおよびドレインのほか、表示パネル等を構成する各種配線および電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金などが挙げられる。またこれらの材料を含む膜を単層で、または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。
また、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線および電極などの導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。
＜絶縁層＞
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂、シリコーンなどのシロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。
また、発光素子は、一対の透水性の低い絶縁膜の間に設けられていることが好ましい。これにより、発光素子に水等の不純物が侵入することを抑制でき、装置の信頼性の低下を抑制できる。
透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。
例えば、透水性の低い絶縁膜の水蒸気透過量は、１×１０－５［ｇ／（ｍ２・ｄａｙ）］以下、好ましくは１×１０－６［ｇ／（ｍ２・ｄａｙ）］以下、より好ましくは１×１０－７［ｇ／（ｍ２・ｄａｙ）］以下、さらに好ましくは１×１０－８［ｇ／（ｍ２・ｄａｙ）］以下とする。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を適用することができる電子機器について説明する。
本発明の一態様の半導体装置を適用することができる電子機器としては、例えば、ＴＶ装置、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に、上記電子機器は、可撓性を有する場合、家屋やビルの内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。図２６に電子機器の構成例を示す。
図２６（Ａ）に示す携帯電話機７４００は、筐体７４０１に組み込まれた表示部７４０２のほか、操作ボタン７４０３、外部接続ポート７４０４、スピーカ７４０５、マイクロフォン７４０６などを備えている。携帯電話機７４００は、指などで表示部７４０２に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部７４０２に触れることにより行うことができる。また、操作ボタン７４０３の操作により、電源のＯＮ、ＯＦＦ動作や、表示部７４０２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
携帯電話機７４００に本発明の一態様の半導体装置を適用することにより、携帯電話機７４００の動作を高速化することができる。
図２６（Ｂ）は、腕時計型の携帯情報端末の一例を示している。図２６（Ｂ）に示す携帯情報端末７１００は、筐体７１０１、表示部７１０２、バンド７１０３、バックル７１０４、操作ボタン７１０５、入出力端子７１０６などを備える。携帯情報端末７１００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。表示部７１０２はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、表示部７１０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部７１０２に表示されたアイコン７１０７に触れることで、アプリケーションを起動することができる。
操作ボタン７１０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、携帯情報端末７１００に組み込まれたオペレーティングシステムにより、操作ボタン７１０５の機能を自由に設定することもできる。携帯情報端末７１００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末７１００は入出力端子７１０６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子７１０６を介して充電を行うこともできる。なお、充電動作は入出力端子７１０６を介さずに無線給電により行ってもよい。
携帯情報端末７１００に本発明の一態様の半導体装置を適用することにより、携帯情報端末７１００の動作を高速化することができる。
図２６（Ｃ）はノート型のパーソナルコンピュータ（ＰＣ）を示している。図２６（Ｃ）に示すＰＣ７２００は、筐体７２２１、表示部７２２２、キーボード７２２３、ポインティングデバイス７２２４等を有する。
ＰＣ７２００に本発明の一態様の半導体装置を適用することにより、ＰＣ７２００の動作を高速化することができる。
図２６（Ｄ）は据え置き型の表示装置である。図２６（Ｄ）の表示装置７０００は、筐体７００１、表示部７００２、支持台７００３等を有する。
表示装置７０００に本発明の一態様の半導体装置を適用することにより、表示装置７０００の動作を高速化することができる。
図２６（Ｅ）はビデオカメラ７６００であり、第１筐体７６４１、第２筐体７６４２、表示部７６４３、操作キー７６４４、レンズ７６４５、接続部７６４６等を有する。
ビデオカメラ７６００に本発明の一態様の半導体装置を適用することにより、ビデオカメラ７６００の動作を高速化することができる。
上記電子機器が有する表示部が、例えば、４Ｋまたは８Ｋで表される高い画素数を有する場合、上記電子機器は、本発明の一態様である受信装置を有することが好ましい。上記電子機器が、本発明の一態様である受信装置を有することで、高速且つ低消費電力で映像を受信し、表示することが可能になる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
１０ コントローラ
１１ コンテキスト信号生成回路
１２ コンフィギュレーションメモリ
１３ クロック信号生成回路
３１ インバータ
３２ インバータ
３３ インバータ
３４ インバータ
３５ インバータ
４１ フリップフロップ回路
４２ フリップフロップ回路
４３ フリップフロップ回路
５１ ＡＮＤ回路
５２ ＡＮＤ回路
５３ ＡＮＤ回路
５４ ＡＮＤ回路
５５ ＸＯＲ回路
５６ ＮＡＮＤ回路
５７ ＡＮＤ回路
６０ クロックゲーティング制御回路
６１ カウンタ回路
６２ コンパレータ
７１ 回路
７２ 回路
７３ 回路
７４ 回路
７６ 回路
７７ 回路
８０ ルックアップテーブル
８１ コンフィギュレーションメモリ
８３ フリップフロップ回路
８４ マルチプレクサ
９１ メモリセル
９２ トランジスタ
９３ トランジスタ
９４ 配線
９５ トランジスタ
９５Ａ トランジスタ
９５Ｂ トランジスタ
９６ ラッチ回路
９７ トランジスタ
９８ ラッチ回路
９９ ＭＲＡＭ
１００ 放送システム
１０１ トランジスタ
１０２Ａ 容量素子
１０２Ｂ 容量素子
１０３Ａ 配線
１０３Ｂ 配線
１０４Ａ トランジスタ
１０４Ｂ トランジスタ
１０５Ａ 配線
１０５Ｂ 配線
１０６ 配線
１１０ 撮像装置
１１１ 送信装置
１１２ 受信装置
１１３ 表示装置
１２０ イメージセンサ
１２１ 画像処理回路
１２２ エンコーダ
１２３ 変調器
１２５ 復調器
１２６ デコーダ
１２７ 画像処理回路
１２８ 表示部
１６０ ＴＶ（テレビジョン受信装置）
１６１ 放送局
１６２ 人工衛星
１６３ 電波塔
１６４ アンテナ
１６５ アンテナ
１６６Ａ 電波
１６６Ｂ 電波
１６７Ａ 電波
１６７Ｂ 電波
２６０ 回路
２７０ 回路
２８０ 回路
２９０ 回路
３０１ データメモリ
３０２ 差分器
３０３ 画像符号化回路
３０４ 可変長符号化回路
３０５ 画像復号化回路
３０６ 加算器
３０７ 画像処理回路
３０８ フレームメモリ
３０９ フレーム間予測回路
３１０ 予測パラメータ生成回路
３２０ Ａ／Ｄ変換回路
３２１ データメモリ
３２２ 可変長復号化回路
３２３ 画像復号化回路
３２４ 加算器
３２５ 画像処理回路
３２６ フレームメモリ
３２７ フレーム間予測回路
３３１ メモリ
３３２ フィルタ回路
３４１ 保持回路
３４２ 重み係数設定回路
３４３ 乗算回路
３４４ 加算回路
３４５ 除算回路
３４６ ＰＬＥ
３４７ 乗算器
６０１ 光電変換素子
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 容量素子
６０７ ノード
６０８ 配線
６０９ 配線
６１０ 画素ドライバ
６１１ 配線
６２１ 画素部
６２２ 画素
６２２Ｂ 画素
６２２Ｇ 画素
６２２Ｒ 画素
６２３ 画素
６２４ フィルタ
６２４Ｂ フィルタ
６２４Ｇ フィルタ
６２４Ｒ フィルタ
６２５ レンズ
６２６ 配線群
６６０ 光
３１００ 表示部
３１２５ 発光素子
３１３０ 画素
３１３０Ｂ 画素
３１３０Ｃ 画素
３１３１ 表示領域
３１３２ 回路
３１３３ 回路
３１３５ 走査線
３１３６ 信号線
３２３２ トランジスタ
３２３３ 容量素子
３４３１ トランジスタ
３４３２ 液晶素子
３４３４ トランジスタ
３４３６ ノード
４０００Ａ 表示パネル
４０００Ｂ 表示パネル
４００１ 基板
４００２ 画素部
４００３ 信号線ドライバ
４００４ 走査線ドライバ
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１２ 半導体層
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
７０００ 表示装置
７００１ 筐体
７００２ 表示部
７００３ 支持台
７１００ 携帯情報端末
７１０１ 筐体
７１０２ 表示部
７１０３ バンド
７１０４ バックル
７１０５ 操作ボタン
７１０６ 入出力端子
７１０７ アイコン
７２００ ＰＣ
７２２１ 筐体
７２２２ 表示部
７２２３ キーボード
７２２４ ポインティングデバイス
７４００ 携帯電話機
７４０１ 筐体
７４０２ 表示部
７４０３ 操作ボタン
７４０４ 外部接続ポート
７４０５ スピーカ
７４０６ マイクロフォン
７６００ ビデオカメラ
７６４１ 筐体
７６４２ 筐体
７６４３ 表示部
７６４４ 操作キー
７６４５ レンズ
７６４６ 接続部

Claims (4)

  1. デコーダを有し、
    前記デコーダは、第１の回路と、第２の回路と、第３の回路と、コンフィギュレーションメモリと、を有し、
    前記第１の回路は、クロック信号に同期して動作する機能を有し、
    前記第１の回路は、画像処理を行う機能を有し、
    前記第１の回路は、回路構成を切替えることができ、
    前記第１の回路の回路構成が切り替わっている最中に前記クロック信号が前記第１の回路に入力されないように、前記第１の回路に対してクロックゲーティングを行い、
    前記第２の回路は、前記クロック信号を前記第１の回路に出力する機能を有し、
    前記第２の回路は、前記クロックゲーティングを行う機能を有し、
    前記第３の回路は、第１の信号を前記第１の回路に出力する機能を有し、
    前記第１の回路は、前記第１の信号の論理に対応した回路構成をとる機能を有し、
    前記コンフィギュレーションメモリは、コンフィギュレーションデータを保持する機能を有し、
    前記コンフィギュレーションメモリは、前記コンフィギュレーションデータに応じた第２の信号を生成して前記第２の回路へ出力する機能を有し、
    前記第２の信号が入力された前記第２の回路は、１クロック分以上の前記クロックゲーティングを行うことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の回路は、プログラマブルロジックエレメントを有し、
    前記プログラマブルロジックエレメントは、フリップフロップ回路を有することを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置と、表示装置と、を有し、
    前記半導体装置は、放送信号を受信する機能を有し、
    前記半導体装置は、前記放送信号を基にして、画像データを生成する機能を有し、
    前記表示装置は、前記画像データに対応する画像を表示する機能を有することを特徴とする放送システム。
  4. 請求項１乃至３のいずれか一項に記載の半導体装置と、表示部と、を有することを特徴とする電子機器。
JP2017198174A 2016-10-14 2017-10-12 半導体装置および放送システム、ならびに電子機器 Active JP7127975B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016202597 2016-10-14
JP2016202597 2016-10-14

Publications (2)

Publication Number Publication Date
JP2018067916A JP2018067916A (ja) 2018-04-26
JP7127975B2 true JP7127975B2 (ja) 2022-08-30

Family

ID=61904258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017198174A Active JP7127975B2 (ja) 2016-10-14 2017-10-12 半導体装置および放送システム、ならびに電子機器

Country Status (4)

Country Link
US (1) US10390075B2 (ja)
JP (1) JP7127975B2 (ja)
TW (1) TWI759337B (ja)
WO (1) WO2018069787A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109218629B (zh) * 2018-09-14 2021-02-05 三星电子（中国）研发中心 视频生成方法、存储介质和装置
CN109639259B (zh) * 2018-12-05 2022-07-22 惠科股份有限公司 扩展频谱的方法、芯片、显示面板及可读存储介质
CN112054049A (zh) * 2020-09-23 2020-12-08 福州京东方光电科技有限公司 Oled显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009613A (ja) 2000-06-27 2002-01-11 Fuji Xerox Co Ltd 回路機能の再構成方法、及びプログラマブル論理回路装置
WO2009147849A1 (ja) 2008-06-05 2009-12-10 パナソニック株式会社 信号処理装置、信号処理方法、信号処理用集積回路、及びテレビ受像機
JP2010166255A (ja) 2009-01-14 2010-07-29 Rohm Co Ltd プログラマブルロジックデバイスおよびそれを用いた信号処理回路
JP2015188211A (ja) 2014-03-13 2015-10-29 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
JP2015188213A5 (ja) 2015-03-09 2018-04-19

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002000961A (ja) * 2000-06-22 2002-01-08 Suzuka Circuitland Co Ltd 遊戯施設
ATE540531T1 (de) 2001-09-12 2012-01-15 Panasonic Corp Bilddekodierungsverfahren
JP4442406B2 (ja) * 2004-12-02 2010-03-31 ソニー株式会社 半導体集積回路
JP5241218B2 (ja) * 2007-12-12 2013-07-17 三菱電機株式会社 半導体集積回路設計支援システム並びに半導体集積回路設計支援プログラム
CN105914209A (zh) 2009-10-29 2016-08-31 株式会社半导体能源研究所 半导体器件
CN106057819B (zh) 2009-10-30 2019-03-15 株式会社半导体能源研究所 半导体装置
IN2012DN05920A (ja) 2010-01-20 2015-09-18 Semiconductor Energy Lab
TWI571058B (zh) 2011-05-18 2017-02-11 半導體能源研究所股份有限公司 半導體裝置與驅動半導體裝置之方法
JP5820336B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置
CN106298772A (zh) 2012-05-02 2017-01-04 株式会社半导体能源研究所 可编程逻辑器件
WO2013176199A1 (en) 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP6054688B2 (ja) * 2012-09-25 2016-12-27 Ｎｅｃプラットフォームズ株式会社 プログラマブルアレイ制御回路およびプログラマブルアレイ制御方法
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
TWI611419B (zh) 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
US8952723B2 (en) 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6272713B2 (ja) 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
JP6352070B2 (ja) 2013-07-05 2018-07-04 株式会社半導体エネルギー研究所 半導体装置
JP6677449B2 (ja) 2014-03-13 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009613A (ja) 2000-06-27 2002-01-11 Fuji Xerox Co Ltd 回路機能の再構成方法、及びプログラマブル論理回路装置
WO2009147849A1 (ja) 2008-06-05 2009-12-10 パナソニック株式会社 信号処理装置、信号処理方法、信号処理用集積回路、及びテレビ受像機
JP2010166255A (ja) 2009-01-14 2010-07-29 Rohm Co Ltd プログラマブルロジックデバイスおよびそれを用いた信号処理回路
JP2015188211A (ja) 2014-03-13 2015-10-29 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
JP2015188213A5 (ja) 2015-03-09 2018-04-19

Also Published As

Publication number Publication date
US10390075B2 (en) 2019-08-20
TW201820860A (zh) 2018-06-01
TWI759337B (zh) 2022-04-01
US20180109835A1 (en) 2018-04-19
WO2018069787A1 (en) 2018-04-19
JP2018067916A (ja) 2018-04-26

Similar Documents

Publication Publication Date Title
JP7041713B2 (ja) 半導体装置
JP6700921B2 (ja) デコーダ、受信装置および電子機器
US20170063351A1 (en) Semiconductor device or electronic device including the semiconductor device
JP7005318B2 (ja) 電子機器
JP6905316B2 (ja) 半導体装置
US10523187B2 (en) Semiconductor device and electronic device
JP7127975B2 (ja) 半導体装置および放送システム、ならびに電子機器
TWI814754B (zh) 顯示裝置及其工作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201012

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220726

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220818

R150 Certificate of patent or registration of utility model

Ref document number: 7127975

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150