CN106057819B - 半导体装置 - Google Patents
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Abstract
本发明涉及逻辑电路和半导体装置。在时钟门控技术被执行的逻辑电路中，储用功率被降低或者故障被抑制。该逻辑电路包括晶体管，其中，在没有供给时钟信号的时段，当源极端子和漏极端子之间存在电势差时，该晶体管处于截止状态。该晶体管的沟道形成区是使用氧化物半导体形成，在该氧化物半导体中，氢浓度被降低。具体地，氧化物半导体的氢浓度为5×1019原子/立方厘米或更低。因此，可以减少晶体管的泄漏电流。结果，在该逻辑电路中，可以实现储用功率的减少以及故障的抑制。
Description
本发明是申请日为2010年10月6日、申请号为201080048602.4、发明名称为“逻辑电路和半导体装置”的发明专利申请的分案申请。
技术领域
本发明涉及逻辑电路，更具体地，涉及包括晶体管的逻辑电路，在该晶体管中，沟道形成区是使用氧化物半导体形成的。本发明还涉及包括该逻辑电路的半导体装置。
背景技术
本说明书中的半导体装置是指通过利用半导体特性而运行的所有装置，并且，电光装置、半导体电路、以及电子产品均是半导体装置。
在包括使用硅晶片或SOI(绝缘体上硅)制造的晶体管的一般电路中，随着微型化制造的发展，工作电压减少了，由此，消耗功率也降低了。
消耗功率是动态功率和静态功率(在此，也被称为储用功率)的和，其中，动态功率是主要由晶体管的栅极电容以及连接晶体管和电路块的布线所形成的寄生电容的充电和放电所消耗的功率，静态功率是当电路不运行时所消耗的功率。
作为用于减少消耗功率的方法之一，存在一种被称为时钟门控的技术(例如，参见专利文件1)。时钟门控技术是如下技术，通过该技术，时钟信号至电路的供给在电路不运行期间被终止。通过该方法，可以减少在提供有时钟信号等的布线的寄生电容中消耗的功率。
【参考文献】
【专利文件1】日本公开专利申请号2008-219882。
发明内容
储用功率通常被分类为由不运行的电路(此后被称为非运行电路)所消耗的功率和由晶体管的泄漏电流(该泄漏电流一般是指当栅极和源极之间的电压为0V时在源极和漏极之间流过的电路)所消耗的功率。
通过上述时钟门控技术，可以减少消耗的动态功率，但是不能减少由于泄漏电流而消耗的静态功率。注意，在非运行电流中消耗的动态功率包括由于布线形成的寄生电容的充电和放电而消耗的功率，其中，时钟信号被提供给所述布线。进一步地，在时钟门控技术被执行的电路中，保持了包括在非运行电路中的元件的状态。因此，由于晶体管的泄漏电流而消耗的功率占较大百分比的储用功率。此外，由晶体管的泄漏电流引起的逻辑电路的故障的概率变高。
鉴于上述问题，本发明的一个实施例的一个目的是减少由于泄漏电流的储用功率或者抑制执行时钟门控技术的逻辑电路中的故障。
在本发明的一个实施例中，将其中沟道形成区是使用氧化物半导体形成的晶体管应用于包括在逻辑电路中的n沟道晶体管。上述晶体管中的氧化物半导体通过去除其中的诸如氢或水的杂质而成为本征半导体或者基本本征半导体，并且具有大于硅半导体的能隙，其中所述诸如氢或水的杂质能够成为电子供体(施主)。
具体地，该逻辑电路包括其中沟道形成区是使用氧化物半导体形成的晶体管。在该氧化物半导体中，所包含的氢或OH基被去除，使得该氧化物半导体中的氢的浓度为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低，并且载流子浓度为5×1014/em3或更低，优选地为5×1012/cm3或更低。
在该氧化物半导体中，能隙为2eV或更大，优选地为2.5eV或更大，更优选地为3eV或更大，并且诸如形成施主的氢之类的杂质被尽可能多地减少使得载流子浓度为5×1014/cm3或更低，优选地为5×1012/cm3或更低。
通过将如上所述的高度纯净化的氧化物半导体用于沟道形成区，即使晶体管的沟道宽度为10mm，在漏电压为1V和10V并且栅电压在-5V到-20V的范围中的情况下，其漏电流为1×10-13A或更少。换句话说，高度纯净化的氧化物半导体被用于晶体管的沟道形成区，由此可以显著地减少泄漏电流。
本发明的一个实施例是具有第一时段和第二时段的逻辑电路，其中，在该第一时段，时钟信号被输入，而在该第二时段，时钟信号没有被输入，该逻辑电路包括晶体管，当在第二时段源端子和漏端子之间存在电势差时，该晶体管处于截止状态。在该晶体管中，使用氧化物半导体形成沟道形成区，在该氧化物半导体中，氢浓度为5×1019(原子/立方厘米)或更低。
本发明的一个实施例的逻辑电路包括晶体管，当在时钟信号没有被输入的时段，源端子和漏端子之间存在电势差时，该晶体管处于截止状态。晶体管的沟道形成区是使用氧化物半导体形成的，在该氧化物半导体中，氢浓度被降低了。具体地，该氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低。因此，可以减少该晶体管的泄漏电流。结果，可以减少逻辑电路的储用功率并且可以抑制逻辑电路的故障。
具体地，在时钟门控技术被执行的逻辑电路中，该逻辑电路中的状态被长时间地保持。也就是说，源端子和漏端子之间存在电势差时，特定的晶体管长时间地保持截止状态。将这种晶体管应用于上述晶体管可以产生巨大的效果。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
附图说明
图1示出了实施例1中描述的逻辑电路的配置示例。
图2A和2B分别示出了实施例2中描述的逻辑电路的配置示例和该逻辑电路的时序图的示例。
图3A和3B各自示出了实施例2中描述的与门(AND gate)的电路配置的示例。
图4A示出了实施例2中描述的触发器电路的配置示例，并且图4B和4C各自示出了实施例2中描述的与非门(NAND gate)的电路配置的示例。
图5A和5B分别示出了实施例3中描述的逻辑电路的配置示例和该逻辑电路的时序图的示例。
图6A和6B各自示出了实施例3中描述的或非门(NOR gate)的电路配置的示例。
图7A和7B分别示出了实施例4中描述的逻辑电路的配置示例和该逻辑电路的时序图的示例。
图8A示出了实施例4中描述的逻辑电路中的锁存器的配置示例，并且图8B和8C各自示出了实施例4中描述的逻辑电路中的反相器的配置示例。
图9示出了实施例5中描述的逻辑电路的配置示例。
图10示出了实施例6中描述的逻辑电路的配置示例。
图11是图示了实施例7中描述的p沟道晶体管和n沟道晶体管的结构示例的截面图。
图12A至12H是图示了实施例7中描述的p沟道晶体管的制造过程的示例的截面图。
图13A至13G是图示了实施例7中描述的n沟道晶体管的制造过程的示例的截面图。
图14A至14D是图示了实施例7中描述的n沟道晶体管的制造过程的示例的截面图。
图15是图示了实施例7中描述的n沟道晶体管和p沟道晶体管的制造过程的示例的截面图。
图16A和16B是各自图示了实施例7中描述的p沟道晶体管和n沟道晶体管的结构示例的截面图。
图17A和17B是各自图示了实施例7中描述的p沟道晶体管和n沟道晶体管的结构示例的截面图。
图18A和18B是各自图示了实施例7中描述的p沟道晶体管和n沟道晶体管的结构示例的截面图。
图19A和19B分别是图示了实施例8中描述的晶体管的结构示例的平面图和截面图。
图20A至20E是图示了实施例8中描述的晶体管的制造过程的示例的截面图。
图21A至21E是图示了实施例9中描述的晶体管的制造过程的示例的截面图。
图22A至22D是图示了实施例10中描述的晶体管的制造过程的示例的截面图。
图23A至23F各自图示了实施例11中描述的半导体装置的制造过程的示例。
图24是示出了示例1中描述的薄膜晶体管的初始特性的图表。
图25A和25B是用于示例1中描述的薄膜晶体管的示例的测试元件的顶视图。
图26A和26B是示出了用于示例1中描述的薄膜晶体管的示例的测试元件的Vg-Id特性的图表。
具体实施例
在此，将参照附图详细描述本发明的实施例，注意，本发明并不局限于以下描述，并且本领域技术人员容易理解，可以做出各种改变和修改，而不脱离本发明的精神和范围。因此，本发明不应该局限于对以下实施例的描述。
注意，取决于晶体管的结构和运行条件等，该晶体管的源极端子和漏极端子是可变化的，因此难以限定哪个是源极端子或哪个是漏极端子。因此，在本文件(说明书、权利要求、附图等等)中，源极端子和漏极端子中的一个被称为第一端子，而源极端子和漏极端子中的另一个被称为第二端子，以进行区分。
注意，在某些情况下，出于简洁的目的，附图中图示的每个结构的区域或层的尺寸和厚度等被放大。因此，本发明的实施例不局限于这些比例。此外，在本说明书中，诸如“第一”、“第二”和“第三”之类的序数词被用于避免组成部件之间的混淆，并且这些序数词并没有在数字上限制这些组成部件。
(实施例1)
在本实施例中，将描述时钟门控技术被执行的逻辑电路的示例。具体地，参照图1，描述具有时钟信号被输入的时段和时钟信号没有被输入的时段并且利用时钟信号执行算术处理的逻辑电路的示例。
图1所示的逻辑电路10包括第一输入端子11、第二输入端子12、以及输出端子13，其中，第一输入端子11电连接至供给脉冲信号(PS)的布线(此后也被称为脉冲信号线)，第二输入端子12电连接至供给数据信号(Data)的布线(此后也被称为数据信号线)。该逻辑电路10包括时钟信号(CK)通过脉冲信号线被供给的时段和时钟信号没有被供给的时段。也就是，图1中示出的逻辑电路是其中时钟门控技术被执行的逻辑电路。注意，句子“时钟门没有被供给”的意思是时钟信号被固定至高电平处的电势或者低电平处的电势；即，其电势从高电平变化至低电平或者从低电平变化至高电平的信号没有被供给。
此外，图1所示的实施例的逻辑电路10包括主逻辑电路部分14和晶体管15，其中，在时钟信号没有被供给的时段，源端子和漏端子之间存在电势差时，该晶体管15处于截止状态。注意，主逻辑电路部分14包括晶体管、电容器、电阻器等多个元件。
晶体管15的沟道形成区是使用氧化物半导体形成的，在该氧化物半导体中，氢浓度为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。换句话说，晶体管15是如下晶体管，在该晶体管中，沟道形成区是使用通过将作为载流子的施主的氢的浓度减少到极低的水平而被高度纯净化的氧化物半导体形成的。该氧化物半导体中的氢浓度是通过二次离子质谱法(SIMS)测量的。
本实施例的逻辑电路是时钟门控技术被执行的逻辑电路，并且包括如下晶体管，在时钟门控技术被执行(即，时钟信号没有被输入)的时段，源端子和漏端子之间存在电势差时，该晶体管处于截止状态。在该晶体管中，沟道形成区是使用氧化物半导体形成的。该氧化物半导体的氢浓度被控制为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。因此，该晶体管的断态电流可以被减少至1×10-13A或更低。也就是，可以抑制通过该晶体管的电荷的泄漏。结果，可以减少该时段的储用功率并且可以抑制该时段的逻辑电路的故障。
具体地，在时钟门控技术被执行的逻辑电路中，该逻辑电路中的状态被长时间地保持。也就是说，源端子和漏端子之间存在电势差时，特定的晶体管长时间地保持截止状态。将这种晶体管应用于上述晶体管可以产生巨大的效果。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例2)
在本实施例中，将描述实施例1中的逻辑电路的示例。具体地，将参照图2A和2B、图3A和3B、以及图4A至4C描述包括与门和触发器的逻辑电路。
<逻辑电路的配置示例>
图2A中示出的本实施例的逻辑电路200包括与门201和触发器202。该与门201具有第一输入端子和第二输入端子，其中该第一输入端子电连接至供给使能信号(EN)的布线(此后也被称为使能信号线)，而该第二输入端子电连接至供给时钟信号(CK)的布线(此后也被称为时钟信号线)。该触发器202具有第一输入端子和第二输入端子，其中，该第一输入端子电连接至数据信号线，而该第二输入端子电连接至与门201的输出端子。
注意，包括在本实施例的逻辑电路中的触发器202是可以利用反馈操作将数据保留1位的电路。该触发器202的输出信号充当逻辑电路200的输出信号。
<逻辑电路的操作示例>
参照图2B中示出的时序图描述图2A中示出的逻辑电路的操作。
在时段T1中，使能信号线充当供给高电平处的信号的布线。因此，与门201的输出信号(AND(Out))是时钟信号(CK)。也就是，时钟信号(CK)被输入至触发器202的第二输入端子。触发器202利用该输入时钟信号(CK)运行。具体地，当时钟信号(CK)电平从低电平变化到高电平时，该触发器202接收数据信号(DO或D1)；当时钟信号(CK)电平从高电平变化到低电平时，该触发器202输出数据信号。
在时段T2中，使能信号线充当供给低电平处的信号的布线。因此，与门201的输出信号(AND(Out))是低电平信号。也就是，低电平信号被输入至触发器202的第二输入端子。此时，逻辑电路的输出信号(Out)被保留为数据信号(D1)。
在时段T3中，使能信号线再次充当供给高电平信号的布线。也就是，类似于时段T1，当时钟信号(CK)电平从低电平变化到高电平时，该触发器202接收数据信号(D2或D3)；当时钟信号(CK)电平从高电平变化到低电平时，该触发器202输出数据信号。
在本实施例的逻辑电路中，输入至触发器202的时钟信号由使能信号(EN)控制。也就是，在该逻辑电路中，针对触发器202，执行时钟门控技术。
注意，本实施例的逻辑电路在输入至触发器202的时钟信号进入高电平时读取数据，并且将读取的数据保留一个时钟周期。因此，即使是在经过时段T1或时段T3(在该时段，触发器202运行)之后，逻辑电路的输出信号(Out)被暂时保留。
<与门和触发器的电路配置的示例>
图3A和3B示出了包括在图2A中示出的逻辑电路中的与门201的电路配置的具体示例，图4A至4C示出了触发器202的电路配置的具体示例。
图3A中示出的与门包括晶体管211至216。晶体管211、214、215是p沟道晶体管，并且晶体管212、213、216是n沟道晶体管。
晶体管211的栅极端子电连接至使能信号线，并且晶体管211的第一端子电连接至供给高电源电势(VDD)的布线(此后也被称为高电源电势线)。
晶体管212的栅极端子电连接至使能信号线和晶体管211的栅极端子，并且晶体管212的第一端子电连接至晶体管211的第二端子。
晶体管213的栅极端子电连接至时钟信号线，晶体管213的第一端子电连接至晶体管212的第二端子，以及，晶体管213的第二端子电连接至供给低电源电势(VSS)的布线(此后也被称为低电源电势线)。
晶体管214的栅极端子电连接至时钟信号线和晶体管213的栅极端子，晶体管214的第一端子电连接至高电源电势线，并且晶体管214的第二端子电连接至晶体管211的第二端子和晶体管212的第一端子。
晶体管215的栅极端子电连接至晶体管211的第二端子、晶体管212的第一端子、以及晶体管214的第二端子；晶体管215的第一端子电连接至高电源电势线。
晶体管216的栅极端子电连接至晶体管211的第二端子、晶体管212的第一端子、晶体管214的第二端子、以及晶体管215的栅极端子；晶体管216的第一端子电连接至晶体管215的第二端子；以及，晶体管216的第二端子电连接至低电源电势线。
注意，在与门中，输出节点的电势以作为与门的输出信号(AND(Out))，其中，晶体管215的第二端子和晶体管216的第一端子电连接至该节点。
在本说明书中，高电源电势(VDD)和低电源电势(VSS)均可以是任何电势，只要该高电源电势(VDD)高于该低电源电势(VSS)即可。例如，地电势、0V等可以被应用于该低电源电势(VSS)，而给定的正电势可以被应用于该高电源电势(VDD)。
图3B中示出的与门包括晶体管221至225。晶体管221至225是n沟道晶体管。此外，晶体管221至225是增强型晶体管，该晶体管的阈电压为正的。
晶体管221的栅极端子和第一端子均电连接至高电源电势线。
晶体管222的栅极端子电连接至使能信号线，晶体管222的第一端子电连接至晶体管221的第二端子。
晶体管223的栅极端子电连接至时钟信号线；晶体管223的第一端子电连接至晶体管222的第二端子，并且晶体管223的第二端子电连接至低电源电势线。
晶体管224的栅极端子和第一端子均电连接至高电源电势线。
晶体管225的栅极端子电连接至晶体管221的第二端子和晶体管222的第一端子，晶体管225的第一端子电连接至晶体管224的第二端子，并且晶体管225的第二端子电连接至低电源电势线。
注意，在与门中，输出节点的电势以作为与门的输出信号(AND(Out))，其中，晶体管224的第二端子和晶体管225的第一端子电连接至该节点。
晶体管221和晶体管224均为增强型晶体管，在该晶体管中，栅极端子和第一端子均电连接至高电源电势线。因此，不论时段，晶体管221和晶体管224均保持导通状态。换句话说，使用晶体管221和晶体管224作为电阻器。
此外，与门的第一输入端子和第二输入端子彼此可以互换。在上述描述中被指定为电连接至使能信号线的端子可以电连接至时钟信号线，并且在上述描述中被指定为电连接至时钟信号线的端子可以电连接至使能信号线。
图4A中示出的触发器包括与非门231至234。
与非门231的第一输入端子电连接至数据信号线，并且与非门231的第二输入端子电连接至与门的输出端子。
与非门232的第一输入端子电连接至与非门231的输出端子，并且与非门232的第二输入端子电连接至与门的输出端子和与非门231的第二输入端子。
与非门233的第一输入端子电连接至与非门231的输出端子和与非门232的第一输入端子。
与非门234的第一输入端子电连接至与非门233的输出端子，与非门234的第二输入端子电连接至与非门232的输出端子，并且与非门234的输出端子电连接至与非门233的第二输入端子。
图4A中示出的触发器是延迟型触发器。尽管本实施的触发器是延迟型触发器(其中，只有Q端子被用作输出端子)，但是该触发器可以具有如下结构，即，在该结构中，提供了Q端子和QB端子(与非门234的输出端子)两个输出端子。
图4A中示出的触发器仅仅是一个例子，并且本实施例的触发器的结构不局限于图4A中示出的结构。换句话说，本实施例的触发器可以具有任何结构，只要能够利用反馈操作保留一个位的数据即可。
图4B和4C各自示出了适用于与非门231至234的电路的具体示例。
图4B中示出的与非门包括晶体管241至244。注意，晶体管241和晶体管244是p沟道晶体管，而晶体管242和晶体管243是n沟道晶体管。
晶体管241的栅极端子电连接至与非门的第一输入端子，并且晶体管241的第一端子电连接至高电源电势线。
晶体管242的栅极端子电连接至与非门的第一输入端子和晶体管241的栅极端子，并且晶体管242的第一端子电连接至晶体管241的第二端子。
晶体管243的栅极端子电连接至与非门的第二输入端子，晶体管243的第一端子电连接至晶体管242的第二端子，并且晶体管243的第二端子电连接至低电源电势线。
晶体管244的栅极端子电连接至与非门的第二输入端子和晶体管243的栅极端子，晶体管244的第一端子电连接至高电源电势线，并且晶体管244的第二端子电连接至晶体管241的第二端子和晶体管242的第一端子。
注意，在与非门中，输出节点的电势以作为与非门的输出信号，其中，晶体管241的第二端子、晶体管242的第一端子、以及晶体管244的第二端子电连接至该节点。
图4C中示出的与非门包括晶体管251至253。注意，晶体管251至253是n沟道晶体管。此外，晶体管251至253是增强型晶体管，该晶体管的阈电压为正的。
晶体管251的栅极端子和第一端子均电连接至高电源电势线。
晶体管252的栅极端子电连接至与非门的第一输入端子，晶体管252的第一端子电连接至晶体管251的第二端子。
晶体管253的栅极端子电连接至与非门的第二输入端子，晶体管253的第一端子电连接至晶体管252的第二端子，并且晶体管253的第二端子电连接至低电源电势线。
注意，在与非门中，输出节点的电势以作为与非门的输出信号，其中，晶体管251的第二端子和晶体管252的第一端子电连接至该节点。
此外，与非门的第一输入端子和第二输入端子彼此可以互换。在上述描述中被指定为电连接至与非门的第一输入端子的端子可以电连接至与非门的第二输入端子，并且在上述描述中被指定为电连接至与非门的第二输入端子的端子可以电连接至与非门的第一输入端子。
在本实施例的逻辑电路中，包括在与非门231至234中的晶体管242、243、252、253中的至少一个具有使用氧化物半导体形成的沟道形成区。该氧化物半导体的氢浓度被控制为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。因此，该晶体管的断态电流可以被减少至1×10-13A或更低。也就是，可以抑制在时钟门控技术被执行的时段通过该晶体管的电荷的泄漏。结果，可以减少该时段的储用功率并且可以抑制该时段的逻辑电路的故障。
此外，当图3B中示出的与门被应用于包括在本示例的逻辑电路中的与门201并且包括图4C中示出的与非门的延迟型触发器被应用于触发器202时，包括在逻辑电路中的所有晶体管均可以是n沟道晶体管。通过将n沟道晶体管应用于上述晶体管(其中，沟道形成区是使用氧化物半导体形成的，该氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低)，可以减少逻辑电路(其包括的晶体管全部为n沟道晶体管)中的消耗功率。除此之外，通过形成只包括n沟道晶体管不包括p沟道晶体管的逻辑电路，可以实现制造过程的简化、逻辑电路产量的提高、以及制造成本的减少。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例3)
在本实施例中，将描述实施例1中描述的逻辑电路的示例。具体地，将参照图5A和5B以及图6A和6B描述包括或非门和触发器的逻辑电路。
<逻辑电路的配置示例>
图5A中示出的本实施例的逻辑电路500包括或非门501和触发器502。在或非门501中，第一输入端子电连接至使能信号线，并且第二输入端子电连接至供给反相电路信号(CKB)的布线(此后也被称为反相时钟信号线)。在触发器502中，第一输入端子电连接至数据信号线，并且第二输入端子电连接至或非门501的输出端子。
注意，包括在本实施例的逻辑电路中的触发器502是可以利用反馈操作保留一个位的数据的电路。该触发器502的输出信号充当逻辑电路500的输出信号。
<逻辑电路的操作示例>
参照图5B中示出的时序图描述图5A中示出的逻辑电路的操作。
在时段T4中，使能信号线充当供给高电平处的信号的布线。因此，或非门501的输出信号(NOR(Out))是时钟信号(CK)。也就是，时钟信号(CK)被输入至触发器502的第二输入端子。触发器502利用该输入时钟信号(CK)运行。具体地，当时钟信号(CK)的电平从低电平变化到高电平时，该触发器502接收数据信号(D4或D5)；当时钟信号(CK)的电平从高电平变化到低电平时，该触发器502输出数据信号。
在时段T5中，使能信号线充当供给高电平处的信号的布线。因此，或非门501的输出信号(NOR(Out))是低电平信号。也就是，低电平信号被输入至触发器502的第二输入端子。此时，逻辑电路的输出信号(Out)被保留为数据信号D5。
在时段T6中，使能信号线再次充当供给低电平处的信号的布线。也就是，类似于时段T4，当时钟信号(CK)的电平从低电平变化到高电平时，该触发器502接收数据信号(D6或D7)；当时钟信号(CK)的电平从高电平变化到低电平时，该触发器502输出数据信号。
在本实施例的逻辑电路中，输入至触发器502的时钟信号由使能信号(EN)控制。也就是，在该逻辑电路中，针对触发器502，执行时钟门控技术。
注意，本实施例的逻辑电路在输入至触发器502的时钟信号进入高电平时读取数据，并且将读取的数据保留一个时钟周期。因此，即使是在经过时段T4或时段T6(在该时段，触发器502运行)之后，逻辑电路的输出信号(Out)被暂时保留。
<或非门和触发器的电路配置的示例>
图6A和6B示出了包括在图5A中示出的逻辑电路中的或非门501的电路配置的具体示例。注意，包括在图5A中示出的逻辑电路中的触发器502可以是图4A中示出的延迟型触发器。因此，上面关于延迟型触发器的描述将被称为是触发器502的电路配置的具体示例。下面，参照图6A和6B描述或非门501的电路配置的具体示例。
图6A中示出的或非门包括晶体管511至514。注意，晶体管511和512是p沟道晶体管，并且晶体管513和514是n沟道晶体管。
晶体管511的栅极端子电连接至使能信号线，并且晶体管511的第一端子电连接至供给高电源电势(VDD)的布线(此后也被称为高电源电势线)。
晶体管512的栅极端子电连接至反相时钟信号线，并且晶体管512的第一端子电连接至晶体管511的第二端子。
晶体管513的栅极端子电连接至反相时钟信号线和晶体管512的栅极端子，晶体管513的第一端子电连接至晶体管512的第二端子，并且晶体管513的第二端子电连接至低电源电势线。
晶体管514的栅极端子电连接至使能信号线和晶体管511的栅极端子，晶体管514的第一端子电连接至晶体管512的第二端子和晶体管513的第一端子，并且晶体管514的第二端子电连接至低电源电势线。
注意，在或非门中，输出节点的电势以作为或非门的输出信号(NOR(Out))，其中，晶体管512的第二端子、晶体管513的第一端子、以及晶体管514的第一端子电连接至该节点。
图6B中示出的或非门包括晶体管521至523。注意，晶体管521至523是n沟道晶体管。此外，晶体管521至523是增强型晶体管，该晶体管的阈电压为正的。
晶体管521的栅极端子和第一端子均电连接至高电源电势线。
晶体管522的栅极端子电连接至反相时钟信号线，晶体管522的第一端子电连接至晶体管521的第二端子，并且晶体管522的第二端子电连接至低电源电势线。
晶体管523的栅极端子电连接至使能信号线；晶体管523的第一端子电连接至晶体管521的第二端子和晶体管522的第一端子，并且晶体管523的第二端子电连接至低电源电势线。
注意，在或非门中，输出节点的电势以作为或非门的输出信号(NOR(Out))，其中，晶体管521的第二端子、晶体管522的第一端子、以及晶体管523的第一端子电连接至该节点。
晶体管521为增强型晶体管，在该晶体管中，栅极端子和第一端子电连接至高电源电势线。因此，不论时段，晶体管521都保持导通状态。换句话说，使用晶体管521作为电阻器。
此外，或非门的第一输入端子和第二输入端子彼此可以互换。在上述描述中被指定为电连接至使能信号线的端子可以电连接至时反相钟信号线，并且在上述描述中被指定为电连接至反相时钟信号线的端子可以电连接至使能信号线。
本实施例的逻辑电路包括如下晶体管，在该晶体管中，沟道形成区是使用氧化物半导体形成的。该氧化物半导体的氢浓度被控制为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。因此，该晶体管的断态电流可以被减少至1×10-13A或更低。也就是，可以抑制在时钟门控技术被执行的时段通过该晶体管的电荷的泄漏。结果，可以减少该时段的储用功率并且可以抑制该时段的逻辑电路的故障。
此外，当图6B中示出的或非门被应用于包括在本实施例的逻辑电路中的或非门501并且包括图4C中示出的与非门的延迟型触发器被应用于触发器502时，包括在逻辑电路中的所有晶体管均可以是n沟道晶体管。通过将n沟道晶体管应用于上述晶体管(其中，沟道形成区是使用氧化物半导体形成的，该氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低)，可以减少逻辑电路(其包括的晶体管全部为n沟道晶体管)中的消耗功率。除此之外，通过形成只包括n沟道晶体管不包括p沟道晶体管的逻辑电路，可以实现制造过程的简化、逻辑电路产量的提高、以及制造成本的减少。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例4)
在本实施例中，将描述实施例1中描述的逻辑电路的示例。具体地，将参照图7A和7B以及图8A至8C描述包括锁存器和触发器的逻辑电路。
<逻辑电路的配置示例>
图7A中示出的本实施例的逻辑电路600包括锁存器601和触发器602。在锁存器601中，第一输入端子电连接至使能信号线，并且第二输入端子电连接至反相时钟信号线。在触发器602中，第一输入端子电连接至数据信号线，并且第二输入端子电连接至锁存器601的输出端子。
注意，包括在本实施例的逻辑电路中的触发器602是可以利用反馈操作保留一个位的数据的电路。该触发器602的输出信号充当逻辑电路600的输出信号。
本实施例的锁存器601可以具有任何结构，只要数据可以被锁存即可。此处，作为锁存器601，使用了如下电路，即，当将高电平处的信号供给至第一输入端子时，该电路锁存输入至第二输入端子的信号的反相信号。
<逻辑电路的操作示例>
参照图7B中示出的时序图描述图7A中示出的逻辑电路的操作。
在时段T7中，使能信号线充当供给高电平处的信号的布线。此时，锁存器601的输出信号(Latch(Out))是时钟信号(CK)。换句话说，时钟信号(CK)被输入至触发器602的第二输入端子。触发器602利用该输入时钟信号(CK)运行。具体地，当时钟信号(CK)的电平从低电平变化到高电平时，该触发器602接收数据信号(D8或D9)；当时钟信号(CK)的电平从高电平变化到低电平时，该触发器602输出数据信号。
在时段T8中，使能信号线充当供给低电平处的信号的布线。此时，锁存器601的输出信号(Latch(Out))保持低电平。换句话说，低电平信号被输入至触发器602的第二输入端子。此时，逻辑电路的输出信号(Out)被保留为数据信号(D9)。
在时段T9中，使能信号线再次充当供给高电平处的信号的布线。也就是，类似于时段T7，当时钟信号(CK)的电平从低电平变化到高电平时，该触发器602接收数据信号(D10或D11)；当时钟信号(CK)的电平从高电平变化到低电平时，该触发器602输出数据信号。
在本实施例的逻辑电路中，输入至触发器602的时钟信号(CK)由使能信号(EN)控制。也就是，在该逻辑电路中，针对触发器602，执行时钟门控技术。
注意，本实施例的逻辑电路在输入至触发器602的时钟信号进入高电平时读取数据，并且将读取的数据保留一个时钟周期。因此，即使是在经过时段T7或时段T9(在该时段，触发器602运行)之后，逻辑电路的输出信号(Out)被暂时保留。
<锁存器和触发器的电路配置的示例>
图8A至8C示出了包括在图7A中示出的逻辑电路中的锁存器601的电路配置的具体示例。注意，包括在图7A中示出的逻辑电路中的触发器602可以是图4A中示出的延迟型触发器。因此，上面关于延迟型触发器的描述将被称为是触发器602的电路配置的具体示例。下面，参照图8A至8C描述锁存器601的电路配置的具体示例。
图8A中示出的锁存器包括晶体管611、反相器612、以及反相器613。注意，晶体管611是n沟道晶体管。
晶体管611的栅极端子电连接至使能信号线，并且晶体管611的第一端子电连接至反相时钟信号线。
反相器612的输入端子电连接至晶体管611的第二端子。
反相器613的输入端子电连接至反相器612的输出端子，并且反相器613的输出端子电连接至晶体管611的第二端子和晶体管612的输入端子。
注意，在该锁存器中，输出反相器612的输出信号以作为锁存器的输出信号(Latch(Out))。
图8B和8C示出了适用于反相器612和反相器613的电路的具体示例。
图8B中示出的反相器包括晶体管621和晶体管622。注意，晶体管621是p沟道晶体管，而晶体管622是n沟道晶体管。
晶体管621的栅极端子电连接至反相器的输入端子，并且晶体管621的第一端子电连接至高电源电势线。
晶体管622的栅极端子电连接至反相器的输入端子和晶体管621的栅极端子，晶体管622的第一端子电连接至晶体管621的第二端子，并且晶体管622的第二端子电连接至低电源电势线。
注意，在该反相器中，输出节点的电势以作为输出信号，其中，晶体管621的第二端子和晶体管622的第一端子电连接至该节点。
图8C中示出的反相器包括晶体管631和晶体管632。注意，晶体管631和晶体管632是n沟道晶体管。此外，晶体管631和晶体管632是增强型晶体管，该晶体管的阈电压是正的。
晶体管631的栅极端子和第一端子电连接至高电源电势线。
晶体管632的栅极端子电连接至反相器的输入端子，晶体管632的第一端子电连接至晶体管631的第二端子，并且晶体管632的第二端子电连接至低电源电势线。
注意，在该反相器中，输出节点的电势以作为输出信号，其中，晶体管631的第二端子和晶体管632的第一端子电连接至该节点。
尽管在上述描述中晶体管611是n沟道晶体管，但是晶体管611可以是p沟道晶体管。在这种情况下，通过使使能信号反相，可以执行类似上述操作的操作。
本实施例的逻辑电路包括如下晶体管，在该晶体管中，沟道形成区是使用氧化物半导体形成的。该氧化物半导体的氢浓度被控制为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。因此，该晶体管的断态电流可以被减少至1×10-13A或更低。也就是，可以抑制在时钟门控技术被执行的时段通过该晶体管的电荷的泄漏。结果，可以减少该时段的储用功率并且可以抑制该时段的逻辑电路的故障。
此外，当包括图8C中示出的反相器的锁存器被应用于包括在本实施例的逻辑电路中的锁存器601并且包括图4C中示出的与非门的延迟型触发器被应用于触发器602时，包括在逻辑电路中的所有晶体管均可以是n沟道晶体管。通过将n沟道晶体管应用于上述晶体管(其中，沟道形成区是使用氧化物半导体形成的，该氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低)，可以减少逻辑电路(其包括的晶体管全部为n沟道晶体管)中的消耗功率。除此之外，通过形成只包括n沟道晶体管不包括p沟道晶体管的逻辑电路，可以实现制造过程的简化、逻辑电路产量的提高、以及制造成本的减少。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例5)
在本实施例中，将描述实施例1中描述的逻辑电路的示例。具体地，将参照图9描述包括与门和多个触发器的逻辑电路。
图9中示出的本实施例的逻辑电路800包括与门801和触发器组805，该触发器组805包括触发器802至804。
与门801的第一输入端子电连接至使能信号线，与门801的第二输入端子电连接至时钟信号线。
触发器802的第一输入端子电连接至数据信号线，并且触发器802的第二输入端子电连接至与门801的输出端子。
触发器803的第一输入端子电连接至触发器802的输出端子，并且触发器803的第二输入端子电连接至与门801的输出端子。
在触发器804中，第一输入端子电连接至触发器803的输出端子，并且第二输入端子电连接至与门801的输出端子。
注意，触发器804的输出信号是逻辑电路800的输出信号(Out)。
注意，包括在本实施例的逻辑电路中的触发器802至804是能够利用反馈操作保留一个位的数据的电路。例如，可以应用图4A中示出的延迟型触发器。
在本实施例的逻辑电路中，输入至触发器组805的时钟信号(CK)由使能信号(EN)控制。也就是，在该逻辑电路中，针对触发器组805，执行时钟门控技术。
此外，在该触发器组805的第二级或下一级中的触发器的第一输入端子电连接至前一级中的触发器的输出端子。也就是，本实施例的逻辑电路是移位寄存器，该移位寄存器在时钟信号被输入的时段经过触发器依次地移位数据信号(Data)。
本实施例的逻辑电路包括如下晶体管，在该晶体管中，沟道形成区是使用氧化物半导体形成的。该氧化物半导体的氢浓度被控制为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。因此，该晶体管的断态电流可以被减少至1×10-13A或更低。也就是，可以抑制在时钟门控技术被执行的时段通过该晶体管的电荷的泄漏。结果，可以减少该时段的储用功率并且可以抑制该时段的逻辑电路的故障。
此外，包括在本实施例的逻辑电路中的与门801和触发器组805中的所有晶体管均可以是n沟道晶体管。通过将n沟道晶体管应用于上述晶体管(其中，沟道形成区是使用氧化物半导体形成的，该氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低)，可以减少逻辑电路(其包括的晶体管全部为n沟道晶体管)中的消耗功率。除此之外，通过形成只包括n沟道晶体管不包括p沟道晶体管的逻辑电路，可以实现制造过程的简化、逻辑电路产量的提高、以及制造成本的减少。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
注意，本实施例示出了包括三个触发器的逻辑电路，但是本实施例的逻辑电路中的触发器的数目不局限于三个。作为本实施例的逻辑电路，可以使用包括第一至第n个触发器的逻辑电路，其中，n为自然数。注意，对于包括在逻辑电路中的第k个触发器(其中，k是等于或小于n的自然数)，该触发器的第一输入端子电连接至第(k-1)个触发器的输出端子，并且该触发器的第二输入端子电连接至与门801的输出端子。
而且，在本实施例中，前一级中的触发器的输出信号被输入至第二级或下一级中的触发器的第一输入端子；然而，本实施例的逻辑电路的结构不局限于上述结构。例如，可以采用如下结构，即，在该结构中，信号从逻辑电路800的外部电路被输入至触发器。或者，可以采用如下结构，即，在该结构中，触发器的第一输入端子电连接至另一触发器的输出端子，该另一触发器不是前一级中的触发器；例如，触发器的第一输入端子电连接至在前级之前的级中的触发器的输出端子。又或者，触发器的第一输入端子经由另一电路连接至另一触发器的输出端子，而不是直接连接至该另一触发器的输出端子。
包括在本实施例的逻辑电路中的多个触发器彼此没有必要具有相同的结构。每个触发器根据不同的应用可以具有不同的结构。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例6)
在本实施例中，将描述实施例1中描述的逻辑电路的示例。具体地，将参照图10描述包括与门和多个触发器的逻辑电路。
图10中示出的本实施例的逻辑电路900包括控制部分903和触发器组907，其中，控制部分903包括触发器901和与门902，该触发器组907包括触发器904至906。
触发器901的第一输入端子电连接至供给第一数据信号(Data1)的布线(此后也被称为第一数据信号线)，并且触发器901的第二输入端子电连接至时钟信号线。
与门902的第一输入端子电连接至触发器901的输出端子，并且与门902的第二输入端子电连接至使能信号线。
触发器904的第一输入端子电连接至供给第二数据信号(Data2)的布线(此后也被称为第二数据信号线)，并且触发器904的第二输入端子电连接至与门902的输出端子。
触发器905的第一输入端子电连接至触发器904的输出端子，并且触发器905的第二输入端子电连接至与门902的输出端子。
触发器906的第一输入端子电连接至触发器905的输出端子，并且触发器906的第二输入端子电连接至与门902的输出端子。
注意，触发器906的输出信号是逻辑电路900的输出信号(Out)。
包括在本实施例的逻辑电路中的触发器901和触发器904是能够利用反馈操作保留一个位的数据的电路。例如，可以应用图4A中示出的延迟型触发器。
在本实施例的逻辑电路中，输入至触发器组907的时钟信号由使能信号(EN)控制，并且触发器901的输出信号由第一数据信号(Data1)和时钟信号控制。也就是，在该逻辑电路中，针对触发器组907，执行时钟门控技术。
此外，在该触发器组907的第二级或下一级中的触发器的第一输入端子电连接至前一级中的触发器的输出端子。也就是，本实施例的逻辑电路是移位寄存器，该移位寄存器在时钟信号被输入的时段经过触发器依次地移位第二数据信号(Data2)。
本实施例的逻辑电路包括如下晶体管，在该晶体管中，沟道形成区是使用氧化物半导体形成的。该氧化物半导体的氢浓度被控制为5×1019(原子/立方厘米)或更低，优选地为5×1018(原子/立方厘米)或更低，更优选地为5×1017(原子/立方厘米)或更低。因此，该晶体管的断态电流可以被减少至1×10-13A或更低。也就是，可以抑制在时钟门控技术被执行的时段通过该晶体管的电荷的泄漏。结果，可以减少该时段的储用功率并且可以抑制该时段的逻辑电路的故障。
此外，包括在本实施例的逻辑电路中的控制部分903和触发器组907中的所有晶体管均可以是n沟道晶体管。通过将n沟道晶体管应用于上述晶体管(其中，沟道形成区是使用氧化物半导体形成的，该氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低)，可以减少逻辑电路(其包括的晶体管全部为n沟道晶体管)中的消耗功率。除此之外，通过形成只包括n沟道晶体管不包括p沟道晶体管的逻辑电路，可以实现制造过程的简化、逻辑电路产量的提高、以及制造成本的减少。
此外，减少整个电路中所消耗的功率可以减少使本发明的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功能。
注意，本实施例示出了包括三个触发器的触发器组907，但是本实施例的触发器组907中的触发器的数目不局限于三个。作为本实施例的逻辑电路，可以使用包括第一至第n个触发器的触发器组的逻辑电路，其中，n为自然数。注意，对于包括在触发器组中的第k个触发器(其中，k是等于或小于n的自然数)，该触发器的第一输入端子电连接至第(k-1)个触发器的输出端子，并且该触发器的第二输入端子电连接至与门902的输出端子。
而且，在本实施例的触发器组907中，前一级中的触发器的输出信号被输入至第二级或下一级中的触发器的第一输入端子；然而，本实施例的触发器组的结构不局限于上述结构。例如，可以采用如下结构，即，在该结构中，信号从逻辑电路900的外部电路被输入至触发器。或者，可以采用如下结构，即，在该结构中，触发器的第一输入端子电连接至另一触发器的输出端子，该另一触发器不是前一级中的触发器；例如，触发器的第一输入端子电连接至在前级之前的级中的触发器的输出端子。又或者，触发器的第一输入端子经由另一电路连接至另一触发器的输出端子，而不是直接连接至该另一触发器的输出端子。
包括在本实施例的逻辑电路中的多个触发器彼此没有必要具有相同的结构。每个触发器根据不同的应用可以具有不同的结构。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例7)
在本实施例中，将描述包括在实施例1至6中描述的任何一个逻辑电路中的晶体管的示例。具体地，描述了如下示例，在该示例中，将利用包括半导体材料的衬底形成的晶体管应用于包括在逻辑电路中的p沟道晶体管，并且将利用氧化物半导体形成的晶体管应用于包括在逻辑电路中的n沟道晶体管。
<结构示例>
图11示出了包括在本实施例的逻辑电路中的p沟道晶体管和n沟道晶体管。
图11示出的p沟道晶体管160包括：设置在包括半导体材料的衬底100上的沟道形成区116，一对杂质区(具体地，一对杂质区114a、114b和一对高浓度杂质区120a、120b)，设置在沟道形成区116上的栅极绝缘层108a，设置在栅极绝缘层108a上的栅电极层110a，电连接至杂质区114a的源电极层130a，以及电连接至杂质区114b的漏电极层130b，其中，沟道形成区116插入在该一对杂质区之间。
注意，侧壁绝缘层118设置在栅电极层110a的侧表面上。包括半导体材料的衬底100在不与侧壁绝缘层118重叠的区域中设置有一对高浓度杂质区120a和120b。该衬底100在该一对高浓度杂质区120a和120b上还设置有一对金属化合物区124a和124b。进一步地，在衬底100上设置元件隔离绝缘层106，使得晶体管160可以插入在该元件隔离绝缘层106和衬底100之间，并且设置层间绝缘层126和层间绝缘层128以覆盖晶体管160。源电极层130a和漏电极层130b分别通过形成在层间绝缘层126和层间绝缘层128中的开口与金属化合物区124a和金属化合物区124b电连接。也就是，源电极层130a通过金属化合物区124a与高浓度杂质区120a和杂质区114a电连接，并且漏电极区130b通过金属化合物区124b与高浓度杂质区120b和杂质区114b电连接。
此外，作为稍后描述的在n沟道晶体管164下方的层，设置了使用与形成栅极绝缘层108a的材料相同的材料形成的绝缘层108b、使用与栅电极层110a相同的材料形成的电极层110b，以及使用与源电极层130a和漏电极层130b相同的材料形成的电极层130c。
图11中示出的n沟道晶体管164包括：设置在层间绝缘层128上的栅电极层136d，设置在栅电极层136d上的栅极绝缘层138，设置在栅极绝缘层138上的氧化物半导体层140，以及设置在氧化物半导体层140上并且与氧化物半导体层140电连接的漏电极层142b。
在此，设置栅电极层136d以嵌入形成在层间绝缘层128上的绝缘层132中。按照类似于栅电极层136d的方式，形成了分别与包括在p沟道晶体管160中的源电极层130a和漏电极层130b接触的电极层136a和电极层136b。此外，形成了与电极层130c接触的电极层136c。
在晶体管164上，设置与氧化物半导体层140部分接触的保护性绝缘层144，并且在保护性绝缘层144上设置层间绝缘层146。在此，在保护性绝缘层144和层间绝缘层146中设置到达源电极层142a和漏电极层142b的开口。形成电极层150d和电极层150e，以通过这些开口分别与源电极层142a和漏电极层142b接触。按照类似于电极层150d和电极层150e的方式，形成电极层150a、电极层150b、以及电极层150c，以通过设置在栅极绝缘层138、保护性绝缘层144、以及层间绝缘层146中的开口分别与电极层136a、电极层136b、以及电极层136c接触。
通过充分地去除氧化物半导体层140中的诸如氢之类的杂质而将该氧化物半导体层140高度纯净化。具体地，氧化物半导体层140的氢浓度为5×1019(原子/立方厘米)或更低。注意，氧化物半导体层140的氢浓度优选地为5×1018(原子/立方厘米)或更低，并且，更优选地为5×1019(原子/立方厘米)或更低。当使用其中氢浓度被充分地减少的高度纯净化的氧化物半导体层140时，可以获得具有极好的断态电流特性的晶体管164。例如，当漏电压为+1V或+10V并且栅电压在-5V至-20V的范围之间时，断态电流为1×10-13A或更小。应用其中氢浓度被充分地减少的高度纯净化的氧化物半导体层140可以减少晶体管164中的断态电流。通过二次离子质谱法(SIMS)测量氧化物半导体层140中的氢浓度。
此外，绝缘层152设置在层间绝缘层146上，并且设置电极层154a、电极层154b、电极层154c、以及电极层154d，以嵌入绝缘层152中。注意，电极层154a与电极层150a接触，电极层154b与电极层150b接触，电极层154c与电极层150c和电极层150d接触，并且电极层154d与电极层150e接触。
本实施例的p沟道晶体管160中的源电极层130a电连接至设置在上部区域中的电极层136a、150a和154a。因此，适当地形成用于上述电极层的导电层，由此p沟道晶体管160中的源电极层130a可以电连接至包括在n沟道晶体管164中的设置在上部区域中的任何电极层。P沟道晶体管160中的漏电极层130b可以电连接至包括在n沟道晶体管164中的设置在上部区域中的任何电极层。尽管在图11中没有示出，p沟道晶体管160中的栅电极层110a可以通过设置在上部区域中的电极层电连接至包括在n沟道晶体管164中的任何电极层。
类似地，本实施例的n沟道晶体管164中的源电极层142a电连接至设置在下部区域中的电极层130c和110b。因此，适当地形成用于上述电极层的导电层，由此n沟道晶体管164中的源电极层142a可以电连接至p沟道晶体管160的栅电极层110a、源电极层130a、或漏电极层130b。尽管在图11中没有示出，n沟道晶体管164中的栅电极层136d或漏电极层142b可以通过设置在下部区域中的电极层电连接至包括在p沟道晶体管160中的任何电极层。
当设置多个上述p沟道晶体管160和n沟道晶体管164时，可以提供实施例1至6的任何一个中描述的逻辑电路。注意，包括在逻辑电路中的所有n沟道晶体管164没有必要都是包括氧化物半导体的晶体管，并且根据每个晶体管所需要的特性，n沟道晶体管164可以具有不同的结构。例如，作为需要高速运行的n沟道晶体管，可以采用使用包括半导体材料的衬底形成的晶体管，并且，作为需要减少泄漏电流的n沟道晶体管，可以采用使用氧化物半导体形成的晶体管。
<制造步骤的示例>
接下来，将描述p沟道晶体管160和n沟道晶体管164的制造方法的示例。此后，首先参照图12A至12H描述p沟道晶体管160的制造方法，然后，参照图13A至13G和图14A至14D描述n沟道晶体管164的制造方法。
首先，准备包括半导体材料的衬底100(参见图12A)。包括半导体材料的衬底100可以是：使用硅、碳化硅等形成的单晶半导体衬底；多晶硅半导体衬底；使用硅锗等形成的化合物半导体衬底；SOI衬底；等等。此处，描述将单晶硅衬底用作包括半导体材料的衬底100的情况的示例。一般来讲，术语“SOI衬底”是指其中硅半导体层被设置在绝缘表面上的半导体衬底。在本说明书中，术语“SOI衬底”在其范畴内也包括其中使用除了硅以外的材料形成的半导体层被设置在绝缘表面上的半导体衬底。也就是，包括在“SOI衬底”中的半导体层不局限于硅半导体层。进一步地，“SOI衬底“包括如下结构，在该结构中，半导体层形成在诸如玻璃衬底的绝缘衬底上，并且在该半导体层和该绝缘衬底之间插入绝缘层。
在衬底100上，形成充当用于形成元件隔离绝缘层的掩膜的保护性层102(参见图12A)。作为保护性层102，例如可以使用绝缘层，该绝缘层是使用氧化硅、氮化硅、氧氮化硅等形成的。注意，在该步骤之前或者在该步骤之后，可以将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加至衬底100，从而控制半导体装置的阈电压。在半导体是硅的情况下，赋予n型导电性的杂质可以是磷、砷等。赋予p型导电性的杂质可以是硼、铝、镓等。
接下来，使用保护性层102作为掩膜，蚀刻衬底100在没有被保护性层102覆盖的区域(暴露区域)中的部分。通过该蚀刻，形成隔离的半导体区104(参见图12B)。作为该蚀刻，优选地执行干法蚀刻，但是也可以执行湿法蚀刻。根据要被蚀刻的层的材料，可以适当地选择蚀刻气体和蚀刻剂。
接下来，形成绝缘层以覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域中的绝缘层，使得形成元件隔离绝缘层106(参见图12B)。该绝缘层是使用氧化硅、氮化硅、氧氮化硅等形成的。作为绝缘层的去除方法，可以给出诸如化学机械抛光(CMP)的抛光处理、蚀刻处理等等，并且可以使用这些处理中的任何一个。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护性层102。
接下来，在半导体区104上形成绝缘层，并且在该绝缘层上形成包括导电材料的层。
该绝缘层稍后将充当栅极绝缘层，并且通过CVD法、溅射法等形成为氧化硅膜的单层、氧氮化硅膜的单层、氮化硅膜的单层、氧化铪膜的单层、氧化铝膜的单层、氧化钽膜的单层等或者包括上述这些膜的叠层。或者，通过高密度等离子体处理或热氧化处理将半导体区104的表面氧化或氮化，由此可以形成绝缘层。例如，可以使用诸如He，Ar，Kr，或Xe的稀有气体和诸如氧气、一氧化氮、氨、氮或氢的气体的混合气体来执行该高浓度等离子体处理。对于绝缘层的厚度没有特别的限制，但是，例如，可以将该绝缘层形成为具有在大于或等于1nm并且小于或等于100nm的范围中的厚度。
可以使用诸如铝、铜、钛、钽或钨之类的金属材料来形成包括导电材料的层。或者，可以使用诸如包括导电材料的多晶硅之类的半导体材料来形成包括导电材料的层。对于形成包括导电材料的层的方法没有特别的限制，可以采用各种膜形成方法，例如，蒸气法，CVD法，溅射法，或者旋涂法。注意，在本实施例中，描述了使用金属材料来形成包括导电材料的层的情况。
然后，选择性地蚀刻绝缘层和包括导电材料的层，使得形成栅极绝缘层108a和栅电极层110a(参见图12C)。
接下来，形成覆盖栅电极层110a的绝缘层112(参见图12C)。然后，将硼(B)、铝(Al)等添加至半导体区104，从而形成具有浅结的该一对杂质区114a和114b(参见图12C)。注意，尽管此处添加了硼或铝以用于形成p沟道晶体管，但是在形成n沟道晶体管的情况中，可以添加诸如磷(P)或砷(As)的杂质元素。注意，通过形成该一对杂质区114a和114b，沟道形成区116形成于栅极绝缘层108a下方的半导体区104中(参见图12C)。此处，可以适当地设置添加的杂质的浓度，并且根据半导体元件的高微型化可以优选地将该浓度设置为高。尽管此处该一对杂质区114a和114b是在形成绝缘层112之后形成的，但是也可以在形成该一对杂质区114a和114b之后形成绝缘层112。
接下来，形成侧壁绝缘层118(参见图12D)。形成绝缘层以覆盖绝缘层112，并且对该绝缘层执行高度各向异性蚀刻处理，使得可以按照自对准的方式形成侧壁绝缘层118。此时，部分蚀刻该绝缘层112，使得栅电极层110a的顶表面和杂质区114a、114b的顶表面被暴露。
接下来，形成绝缘层以覆盖栅电极层110a、该一对杂质区114a和114b、侧壁绝缘层118等。然后，将硼(B)、铝(Al)等添加至部分杂质区114a和114b中，使得形成一对高浓度杂质区120a和120b(参见图12E)。此处，在形成n沟道晶体管的情况下，可以添加诸如磷(P)或砷(As)之类的杂质元素。在此之后，去除绝缘层，并且形成金属层122以覆盖栅电极层110a、侧壁绝缘层118、该一对高浓度杂质区120a和120b，等等(参见图12E)。可以通过各种膜形成方法来形成金属层122，例如，真空涂膜法，溅射法，或旋涂法。优选的是，使用与包括在半导体区104中的半导体材料发生反应以成为具有低电阻的金属化合物的金属材料来形成该金属层122。这种金属材料的示例包括钛、钽、钨、镍、钴、以及铂。
接下来，执行热处理，使得金属层122与半导体材料发生反应。通过该热处理，形成与该一对高浓度杂质区120a和120b接触的一对金属化合物区124a和124b(参见图12F)。在将多晶硅等用于栅电极层110a的情况下，栅电极层110a的与金属层122接触的部分也成为金属化合物区。
作为该热处理，可以采用闪光灯的照射。尽管毫无疑问可以采用其它热处理方法，但是优选使用通过其可以实现超短时间的热处理的方法，从而改善金属化合物形成中的化学反应的可控性。注意，通过金属材料和半导体材料之间的反应形成金属化合物区，该金属化合物区具有充分增大的导电性。该金属化合物区的形成可以适当地减少电阻并且改善元件特性。注意，在形成一对金属化合物区124a和124b之后去除金属层122。
接下来，形成层间绝缘层126和层间绝缘层128以覆盖在上述步骤中形成的组成部分(参见图12G)。可以使用包括无机绝缘材料的材料来形成层间绝缘层126和128，诸如，氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽。或者，可以使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料。尽管此处的层间绝缘层具有包括层间绝缘层126和层间绝缘层128的两个层的结构，但是层间绝缘层的结构并不局限于此。在形成层间绝缘层128之后，优选地通过CMP处理、蚀刻处理等将表面平坦化。
在此之后，在层间绝缘层中形成到达一对金属化合物区124a和124b的开口，并且在该开口中形成源电极层130a和漏电极层130b(参见图12H)。在包括该开口的区域中通过PVD法、CVD法等形成导电层，并且通过蚀刻处理或CMP处理去除部分导电层，使得可以形成源电极层130a和漏电极层130b。
优选的是，将源电极层130a和漏电极层130b形成为具有平坦化表面。例如，在包括该开口的区域中形成钛膜或氮化钛膜的薄膜之后，形成钨膜，以填充该开口。在这种情况下，通过CMP处理去除不需要的钨和不需要的钛或氮化钛，并且可以改善表面的平坦性。按照这种方式，包括源电极层130a和漏电极层130b的表面被平坦化，由此可以在稍后的步骤中优选地形成电极、布线、绝缘层、半导体层、等等。
注意，此处，仅示出了与金属化合物区124a和124b接触的源电极层130a和漏电极层130b；但是，在该步骤中，也可以一起形成充当布线(例如，图11中电极层130c)等的电极层。对于形成源电极层130a和漏电极层130b的材料没有特别的限制，可以使用各种导电材料。例如，可以使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的导电材料。
通过上述步骤，完成了具有包括半导体材料的衬底100的p沟道晶体管160。在上述步骤之后，可以进一步地形成电极、布线、绝缘层、等等。当布线具有多层布线结构时，可以提供高度集成的逻辑电路，其中，该多层布线结构是包括层间绝缘层和导电层的堆叠结构。此外，通过与上述步骤类似的步骤，可以形成具有包括半导体材料的衬底100的n沟道晶体管。也就是，在上述步骤中，通过使用诸如磷(P)或砷(As)的杂质元素作为添加到半导体区中的杂质元素，可以形成n沟道晶体管。
接下来，参照图13A至13G和图14A至14D，描述在层间绝缘层128上形成n沟道晶体管164的制造过程。注意，图13A至13G和图14A至14D图示了在层间绝缘层128上形成各种电极层、n沟道晶体管164、等等的制造过程；相应地，省略了设置在n沟道晶体管164下方的p沟道晶体管160等。
首先，在层间绝缘层128、源电极层130a、漏电极层130b、以及电极层130c上形成绝缘层132(参见图13A)。可以通过PVD法、CVD法、等等来形成绝缘层132。使用包括无机绝缘材料的材料来形成绝缘层132，诸如，氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽。
接下来，在绝缘层132中形成到达源电极层130a、漏电极层130b、以及电极层130c的开口。此时，也在稍后将形成栅电极层136d的区域中形成开口。形成导电层134，以填充这些开口(参见图13B)。可以使用掩膜等通过诸如蚀刻的方法来形成这些开口。可以使用光掩膜等通过诸如曝光的方法来形成掩膜。可以使用湿法蚀刻或者干法蚀刻作为蚀刻；鉴于微型化制造，优选地使用干法蚀刻。可以通过PVD法和CVD法等的膜形成法来形成导电层134。用于形成导电层134的材料可以是导电材料，诸如，钼、钛、铬、钽、钨、铝、铜、钕、或钪，这些金属的合金，包括上述材料的诸如氮化物的化合物，等等。
更具体地，可以采用如下方法作为示例，在该方法中，在包括开口的区域中通过PVD法形成钛的薄膜；通过CVD法形成氮化钛的薄膜；并且形成钨膜，以填充开口。此处，通过PVD法形成的钛膜具有将界面处的氧化物膜去氧化从而减少与下部电极层(此处，源电极层130a、漏电极层130b、电极层130c，等等)之间的接触电阻的功能。在此之后形成的氮化钛膜具有阻挡功能，以抑制导电材料的扩散。此外，在形成该钛、氮化钛等的阻挡膜之后，可以通过电镀法形成铜膜。
在形成导电层134之后，通过蚀刻处理、CMP处理等去除部分导电层134，使得暴露绝缘层132；相应地，形成电极层136a、电极层136b、电极层136c、以及栅电极层136d(参见图13C)。注意，当通过去除部分导电层134来形成电极层136a、电极层136b、电极层136c、以及栅电极层136d时，优选的是形成平坦化的表面。通过将绝缘层132、电极层136a、电极层136b、电极层136c、以及栅电极层136d的表面平坦化，可以在稍后的步骤中优选地形成电极、布线、绝缘层、半导体层、等等。
接下来，形成栅极绝缘层138，以覆盖绝缘层132、电极层136a、电极层136b、电极层136c、以及栅电极层136d(参见图13D)。可以通过CVD法、溅射法等形成栅电极层138。此外，优选地将该栅电极层138形成为包括氧化硅、氮化硅、氮氧化硅、氧氮化硅、氧化铝、氧化铪、氧化钽、等等。注意，栅极绝缘层138可以具有单层结构或者叠层结构。例如，可以通过等离子体CVD法使用氮氧化硅来形成栅极绝缘层138，在该等离子体CVD法中，使用硅烷(SiH4)、氧气和氮化物作为源气体。对于栅电极层138的厚度没有特别的限制，但是，例如，其可以形成为具有大于或等于10nm并且小于或等于500nm的厚度。在堆叠层结构的情况下，优选的结构包括具有大于或等于50nm并且小于或等于200nm的厚度的第一栅极绝缘层以及具有大于或等于5nm并且小于或等于300nm的第二栅极绝缘层，其中第二栅极绝缘层在第一栅极绝缘层上。
通过去除杂质而实现的i型或者基本i型氧化物半导体(高度纯净化的氧化物半导体)对界面态浓度或界面电荷极其敏感。因此，氧化物半导体层和栅极绝缘层之间的界面在这种氧化物半导体被用于该氧化物半导体层的情况中是重要的因素。换句话说，与高度纯净化的氧化物半导体层接触的栅极绝缘层138需要具有高质量。
例如，使用μ波(2.45GHz)的高浓度等离子体CVD是优选的，因为，该高浓度等离子体CVD产生致密的且高质量的栅极绝缘层138，该栅极绝缘层138具有高耐压。这是因为，高度纯净化的氧化物半导体层和高质量的栅极绝缘层之间的紧密接触降低了界面态浓度并且产生了期望的界面特性。
毫无疑问，即使当使用高度纯净化的氧化物半导体层，如果高质量的绝缘层可以被用作栅极绝缘层，那么诸如溅射法或等离子体CVD法的其它方法也是适用的。可以采用如下绝缘层，该绝缘层的膜质量或界面特性在膜形成之后通过热处理被改变。在任何情况下，栅极绝缘层138可以采用如下层，该层的膜质量是优选的，并且该层与氧化物半导体层之间的界面的界面态浓度被降低以形成极好的界面。
此外，当在氧化物半导体包括杂质的情况下在85℃下以2×106V/cm执行偏压温度测试(BT测试)12个小时时，该杂质和氧化物半导体的主要组成成分之间的键被强电场(B：偏压)和高温度(T：温度)切断，并且所生成的悬空键引起阈电压(Vth)的偏离。
在另一方面，当尽可能多地去除氧化物半导体中的杂质(尤其是，氢、水、等)使得与栅极绝缘层的界面可以具有优选的特性时，可以获得对BT测试稳定的晶体管。
接下来，在栅极绝缘层138上形成氧化物半导体层，并且使用掩膜通过诸如蚀刻的方法处理该氧化物半导体层，由此形成岛状氧化物半导体层140(参见图13E)。
作为氧化物半导体层，可以采用以下膜：基于In-Ga-Zn-O的氧化物半导体层，基于In-Sn-Zn-O的氧化物半导体层，基于In-Al-Zn-O的氧化物半导体层，基于Sn-Ga-Zn-O的氧化物半导体层，基于Al-Ga-Zn-O的氧化物半导体层，基于Sn-Al-Zn-O的氧化物半导体层，基于In-Zn-O的氧化物半导体层，基于Sn-Zn-O的氧化物半导体层，基于Al-Zn-O的氧化物半导体层，基于In-O的氧化物半导体层，基于Sn-O的氧化物半导体层，或基于Zn-O的氧化物半导体层。特别地，非晶氧化物半导体层是优选的。在该实施例中，使用基于In-Ga-Zn-O的金属氧化物靶通过溅射法将非晶氧化物半导体层形成为氧化物半导体层。将硅添加至非晶氧化物半导体层中可以抑制该非晶半导体层的结晶；因此，可以使用包含2wt％至10wt％(2wt％和10wt％也包括在内)SiO2的靶来形成氧化物半导体层。
作为用于通过溅射法形成氧化物半导体层的靶，例如，可以使用包含氧化锌作为其主要成分的金属氧化物靶。或者，可以使用包含In，Ga和Zn(组成成分比：In2O3∶Ga2O3∶ZnO＝1∶1∶1(摩尔比)，In∶Ga∶Zn＝1∶1∶0.5(原子比))的金属氧化物靶。作为包含In，Ga和Zn的金属氧化物靶，可以使用具有In∶Ga∶Zn＝1∶1∶1(原子比)的组成成分比的靶或In∶Ga∶Zn＝1∶1∶2(原子比)的组成成分比的靶。金属氧化物靶的填充系数为90％至100％(90％和100％也包括在内)，并且优选地为95％或更高(例如，99.9％)。通过使用具有高填充系数的金属氧化物靶，可以获得如下氧化物半导体层，该氧化物半导体层是致密膜。
用于形成氧化物半导体层的优选气氛是稀有气体(典型地，氩气)气氛，氧气气氛，或者稀有气体(典型地，氩气)和氧气的混合气氛。具体地，优选使用高纯度气体，在该高纯度气体中，诸如氢、水、羟基、或氢化物之类的杂质被减少至大约百万分之几(ppm)(优选地，十亿分之几(ppb))。
在形成氧化物半导体层中，将衬底置于处于减弱的气压下的处理室中，并且将衬底温度设置在100℃至600℃(100℃和600℃也包括在内)下，优选地200℃至400℃(200℃和400℃也包括在内)。在加热衬底的同时执行沉积可以降低氧化物半导体层中杂质的浓度。此外，可以减少溅射导致的破坏。然后，将氢和水气已从其去除的溅射气体引入至残留的水气已从其去除的处理室中，并且，使用金属氧化物作为靶，将氧化物半导体层沉积在衬底上。为了去除处理室中的残余水气，优选使用捕集真空泵。例如，优选地可以使用低温泵，离子泵或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在使用低温泵抽空的处理室中，氢原子和包含的氢原子的化合物(诸如水(H2O))(进一步优选地，也可以是包含碳原子的化合物)等被去除，由此可以降低在处理室中形成的氧化物半导体层中的杂质的浓度。
作为沉积条件的示例，衬底和靶之间的距离为100mm，气压为0.6Pa，直流(DC)电功率为0.5kW，沉积气氛为氧气气氛(氧流量的比例：100％)。注意，优选地使用脉冲直流(DC)电源，因为，在这种情况下，可以减少沉积中形成的粉末物质(也被称为颗粒或灰尘)并且膜厚度均匀。氧化物半导体层的厚度为2nm至200nm(2nm和200nm也包括在内)，优选地为5nm至30nm(5nm和30nm也包括在内)。注意，合适的厚度根据氧化物半导体材料而不同，并且可以根据材料适当地设置该厚度。
注意，在通过溅射法形成氧化物半导体层之前，优选地通过反向溅射去除栅极绝缘层138的表面上的灰尘，在该反向溅射中，引入氩气体并且产生等离子体。该反向溅射法是指这样的方法，在该方法中，使离子撞击要被处理的表面而不是一般的溅散中的使离子撞击溅射靶，从而修改该表面。使离子撞击要被处理的表面的方法包括：在氩气气氛中将高频电压施加在表面上，并且在衬底的附近产生等离子体。注意，可以使用氮气气氛、氦气气氛、氧气气氛等代替氩气气氛。
氧化物半导体层的蚀刻可以是干法蚀刻或者湿法蚀刻。毫无疑问，干法蚀刻和湿法蚀刻可以被组合并被使用。根据材料适当地调整蚀刻条件(诸如蚀刻剂、蚀刻时间和温度)，使得可以将氧化物半导体层加工成期望的形状。
例如，作为用于干法蚀刻的蚀刻气体，可以采用包含氯(基于氯的气体，诸如，氯气(Cl2)，氯化硼(BCl3)，氯化硅(SiCl4)，或者四氯化碳(CCl4))的气体。或者，可以使用包含氟(基于氟的气体，诸如，四氟化碳(CF4)，六氟化硫(SF6)，三氟化氮(NF3)或三氟甲烷(CHF3))的气体；溴化氢(HBr)；氧气(O2)；或者添加了诸如氦气(He)或氩气(Ar)的稀有气体的任何这些气体等。
作为干法蚀刻法，可以使用平行板反应离子蚀刻(RIE)法或感应耦合等离子体(ICP)蚀刻法。为了将层蚀刻成期望的形状，适当地调整蚀刻条件(施加到线圈状电极的电功率的量，施加到衬底侧的电极的电功率的量，衬底侧的电极的温度等)。
作为用于湿法蚀刻的蚀刻剂，可以使用磷酸、乙酸和硝酸的混合溶液。或者，可以使用诸如ITO-07N(KANTO CHEMICAL CO.，INC.生产)的蚀刻剂。
接下来，优选地，对氧化物半导体层执行第一热处理。通过该第一热处理可以使氧化物半导体层脱水或脱氢。该第一热处理的温度高于或等于300℃并且低于或等于750℃，优选地高于或等于400℃并且低于衬底的应变点。例如，使用电阻发热元件等将衬底引入电炉中，并且在氮气气氛中在450℃下对氧化物半导体层140执行热处理1个小时。在该热处理过程中，氧化物半导体层140没有被暴露至空气，从而阻止了水或氢的进入。
注意，热处理装置不限于电炉，其可以是通过诸如加热的气体等产生的热传导或热辐射来加热待加工对象的设备。例如，可以使用诸如气体快速热退火(GRTA)装置或灯快速热退火(LRTA)装置的快速热退火(RTA)装置。LRTA装置是一种用于通过诸如碘钨灯、金属卤化灯、氙弧灯、炭弧灯、高压钠汽灯或高压汞灯发射的光的辐射(电磁波)来加热待加工对象的装置。GRTA装置是一种使用高温气体执行热处理的装置。作为该气体，可以使用通过热处理不会和待加工对象发生反应的惰性气体，例如，氮气或者诸如氩气之类的稀有气体。
例如，作为第一热处理，可以如下执行GRTA。将衬底放置在已经加热至650℃-700℃高温的惰性气体中，加热几分钟，转移并从已加热至高温的惰性气体中取出。利用该GRTA，可以实现短时间的高温热处理。此外，GRTA是短时间的热处理，因此，即使是在高于衬底的应变点的温度条件下也可以采用该GRTA。
注意，该第一热处理优选的是在包含氮气或者稀有气体(诸如氦、氖或氩)作为其主要组成成分并且不包含水和氢等的气氛中执行的。例如，引入到热处理装置中的氮气或诸如氦、氖或氩之类的稀有气体的纯度为大于或等于6N(99.9999％)，优选地为大于或等于7N(99.99999％)(即，杂质浓度为低于或等于1ppm，优选地低于或等于0.1ppm)。
在某些情况下，可以根据第一热处理的条件或者氧化物半导体层的材料，将氧化物半导体层结晶为微晶膜或多晶膜。例如，可以将氧化物半导体层结晶为具有90％或更多或80％或更多的结晶度的微晶半导体层。此外，在其它情况下，根据第一热处理的条件以及氧化物半导体层的材料，氧化物半导体层可以成为不包含晶体成分的非晶氧化物半导体层。
氧化物半导体层可以成为如下氧化物半导体层，在该氧化物半导体层中，微晶部分(具有大于或等于1nm并大于或小于20nm的粒径，典型地，大于或等于2nm并大于或小于4nm的粒径)存在于非晶氧化物半导体中(例如，在氧化物半导体层的表面)。
此外，当微晶在非晶中排列时，可以改变氧化物半导体层的电特性。例如，在使用基于In-Ga-Zn-O的金属氧化物靶形成氧化物半导体层的情况下，形成微晶部分，在该微晶部分处，具有电各向异性的In2Ga2ZnO7的晶粒被排列，由此可以改变氧化物半导体层的电特性。
更具体地，通过排列In2Ga2ZnO7的晶粒(其c轴沿垂直于氧化物半导体层的表面的方向)，可以增加沿平行于该氧化物半导体的表面的方向的导电性，并且可以增加沿垂直于该氧化物半导体的表面的方向的绝缘属性。此外，这种微晶部分具有阻止诸如水或氢之类的杂质进入氧化物半导体层的功能。
注意，可以通过利用GRTA加热氧化物半导体层的表面来获得包括上述微晶部分的氧化物半导体层。使用In或Ga的含量大于Zn的含量的溅射靶使得能够形成更加优选的氧化物半导体层。
可以对没有被加工成岛状氧化物半导体层140的氧化物半导体层执行第一热处理。在这种情况下，在第一热处理之后，将衬底从加热装置中取出并且执行光刻步骤。
注意，该第一热处理也可以被称为脱水处理或脱氢处理，因为第一热处理在使氧化物半导体层140脱水或脱氢的方面是有效的。可以在形成氧化物半导体层之后、在将源电极层和漏电极层堆叠在氧化物半导体层140上之后、或者在将保护性绝缘层形成在源电极层和漏电极层上之后，执行该脱水处理或脱氢处理。可以不止一次地执行这种脱水处理或脱氢处理。
接下来，形成源电极层142a和漏电极层142b，使得它们与氧化物半导体层140接触(参见图13F)。形成导电层以覆盖氧化物半导体层140，然后将该导电层部分蚀刻，从而可以形成源电极层142a和漏电极层142b。
可以通过诸如等离子体CVD法的CVD法或包括溅射的PVD法来形成导电层。用于导电层的材料的示例包括：从铝、铬、铜、钽、钛、钼、钨中选择的元素；以及包括任何这些元素作为组成成分的合金。或者，也可以使用从锰、镁、锆、铍、钕中选择的元素中的一个或多个元素。又或者，可以将铝和从钛、钽、钨、钼、铬、钕、钪中选择的元素中的一个或多个元素的组合用作该材料。该导电材料可以具有单层结构或者两个或多个层的叠层结构。例如，给出了：包含硅的铝膜的单层结构，钛膜堆叠在铝膜上的两层结构，钛膜、铝膜、钛膜按照该顺序堆叠的三层结构，等等。
此处，优选地将紫外线、KrF激光束、或ArF激光束用于制作蚀刻掩膜的曝光。
晶体管的沟道长度(L)由源电极层142a的底部部分和漏电极层142b的底部部分之间的距离确定。在该沟道长度(L)短于25nm的情况下，利用远紫外来执行制作掩膜的曝光，该远紫外具有几纳米至几十纳米的超短波长。利用远紫外的曝光可以实现高分辨率和深景深。因此，稍后形成的晶体管的沟道长度(L)可以是10nm至1000nm(10nm和1000nm也包括在内)，从而可以提高电路的运行率。
可以适当地调节导电层和氧化物半导体层140的材料以及蚀刻条件，使得在蚀刻导电层时不会去除氧化物半导体层。在该步骤中，根据材料和蚀刻条件，将氧化物半导体层140部分蚀刻成具有槽(凹陷部分)的氧化物半导体层。
氧化物导电层可以形成在氧化物半导体层140和源电极层142a之间或者形成在氧化物半导体层140和漏电极层142b之间。可以接连着形成氧化物导电层和将成为源电极层142a或漏电极层142b的金属层(连续沉积)。氧化物导电层可以用作源区或漏区。这种氧化物导电层可以使得源区或漏区的电阻降低，从而实现晶体管的高速运行。
为了减少所使用的掩膜的数量或者步骤的数量，可以利用多色调掩膜形成抗蚀剂掩膜，该多色调掩膜是曝光掩膜，光可透射通过该曝光掩膜，从而具有多个强度，并且可以利用该抗蚀剂掩膜执行蚀刻。由于利用多色调掩膜形成的抗蚀剂掩膜具有多个厚度(阶梯状形状)并且可以通过执行灰化进一步地改变该抗蚀剂掩膜的形状，因此可以在多个蚀刻步骤中使用该抗蚀剂掩膜以提供不同的图案。因此，使用多色调掩膜可以形成对应于至少两种不同图案的抗蚀剂掩膜。由此，可以减少曝光掩膜的数量，并且也可以减少对应的光刻步骤的数量，从而可以实现步骤的简化。
注意，优选地，在上述过程之后，执行使用诸如N2O、N2、或Ar的气体的等离子体处理。该等离子体处理去除吸附在氧化物半导体层的暴露的表面上的水等。在该等离子体处理中，可以使用氧和氩的混合气体。
接下来，形成与部分氧化物半导体层140接触的保护性绝缘层144，而不暴露至空气(参见图13G)。
可以适当地使用诸如溅射法的方法来形成保护性绝缘层144，通过该方法，可以阻止诸如水或氢之类的杂质进入保护性绝缘层144。保护性绝缘层144的厚度为至少1nm或更大。保护性绝缘层144的材料的示例包括氧化硅、氮化硅、氮氧化硅、和氧氮化硅。结构可以是单层结构或者叠层结构。用于保护性绝缘层144的沉积的衬底温度优选地高于或等于室温并且低于或等于300℃。用于该沉积的气氛优选地是稀有气体(典型地，氩气)气氛、氧气气氛、或稀有气体(典型地，氩气)和氧气的混合气氛。
当保护性绝缘层144中包含氢时，氢会进入氧化物半导体层140或者氢会提取氧化物半导体层140中的氧，由此使氧化物半导体层140的后沟道侧的电阻低，使得形成寄生沟道。因此，重要的是采用其中没有使用氢的膜形成方法，从而形成包含尽可能少的氢的保护性绝缘层144。
优选的是，在残留在处理室中的水气被去除时，形成保护性绝缘层144，从而可以阻止氢、羟基、或水气进入氧化物半导体层140和保护性层144。
为了去除处理室中的残留水气，优选地可以使用捕集真空泵。例如，优选地可以使用低温泵、离子泵或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在利用低温泵抽空的处理室中，氢原子、含有氢原子的化合物(诸如水(H2O))等被去除，由此可以降低形成在处理室中的保护性绝缘层144中的杂质浓度。
用于沉积保护性绝缘层144的溅射气体优选是高纯度气体，在该高纯度气体中，诸如氢、水、羟基、或氢化物之类的杂质被减少至大约百万分之几(ppm)(优选地，十亿分之几(ppb))。
接下来，优选地在惰性气体气氛或氧气气氛中执行第二热处理(优选地，在200℃至400℃(200℃和400℃也包括在内)，例如，在250℃至350℃(250℃和350℃也包括在内))。例如，在250℃下在氮气气氛中执行第二热处理一个小时。第二热处理可以减少晶体管的电特性中的变化。
此外，可以在空气中在100℃至200℃(100℃和200℃也包括在内)下执行热处理一个小时至30个小时。可以在固定的加热温度下执行该热处理。或者，可以重复地多次执行如下加热温度的变化：加热温度从室温增加至100℃到200℃(100℃和200℃也包括在内)，然后下降至室温。又或者，可以在减弱的气压下在形成保护性绝缘层之前执行该热处理。在减弱的气压下，可以缩短加热时间。注意，该热处理可以替代第二加热处理而被执行，或者可以在第二热处理之前和在第二热处理之后执行该热处理。
接下来，在保护性绝缘层144上形成层间绝缘层146(参见图14A)。可以通过PVD法、CVD法等来形成该层间绝缘层146。可以使用包括无机绝缘材料的材料来形成该层间绝缘层146，诸如，氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽。在形成该层间绝缘层146之后，优选通过CMP、蚀刻等将表面平坦化。
接下来，在层间绝缘层146、保护性绝缘层144、和栅极绝缘层138中形成到达电极层136a、电极层136b、电极层136c、源电极层142a、和漏电极层142b的开口。然后，形成导电层148，以填充这些开口(参见图14B)。可以使用掩膜通过蚀刻来形成这些开口。例如，可以利用光掩膜通过曝光来制作该掩膜。可以使用湿法蚀刻或者干法蚀刻作为蚀刻；鉴于微型化制造，优选地使用干法蚀刻。可以通过诸如PVD法或CVD法的沉积法来形成导电层148。用于导电层148的材料包括导电材料，诸如，钼、钛、铬、钽、钨、铝、铜、钕、和钪；任何这些金属的合金和化合物(例如，氮化物)。
具体地，作为示例，可以采用如下方法，在该方法中，在包括这些开口的区域中通过PVD法形成钛的薄膜；通过CVD法形成氮化钛的薄膜；并且形成钨膜，以填充开口。此处，通过PVD法形成的钛膜将界面处的氧化物膜去氧化从而减少与下部电极层(此处，电极层136a、电极层136b、电极层136c、源电极层142a、漏电极层142b)之间的接触电阻。在此之后形成的氮化钛膜具有阻挡功能，以抑制导电材料的扩散。此外，在形成该钛、氮化钛等的阻挡膜之后，可以通过电镀法形成铜膜。
在形成导电层148后，通过蚀刻、CMP等去除部分导电层148，由此层间绝缘层146被暴露，从而形成电极层150a、电极层150b、电极层150c、电极层150d、以及电极层150e(参见图14C)。注意，当通过去除部分导电层148来形成电极层150a、电极层150b、电极层150c、电极层150d、以及电极层150e时，优选的是形成平坦化的表面。通过将绝缘层146、电极层150a、电极层150b、电极层150c、电极层150d、以及电极层150e的表面平坦化，可以在稍后的步骤中优选地形成电极、布线、绝缘层、半导体层、等等。
此外，在绝缘层152中形成到达电极层150a、电极层150b、电极层150c、电极层150d、和电极层150e的开口。然后，形成导电层，以填充这些开口。在此之后，通过蚀刻、CMP等去除部分导电层，由此绝缘层152被暴露。从而形成电极层154a、电极层154b、电极层154c、和电极层154d(参见图14D)。该过程类似于形成电极层150a等的过程，因此，省略详细描述。
当按照上述方式形成n沟道晶体管164时，氧化物半导体层140的氢浓度为5×1019(原子/立方厘米)或更低，并且n沟道晶体管164的断态电流为1×10-13A或更低。在实施例1至6中描述的逻辑电路中使用这种具有极好特性的n沟道晶体管164，由此可以实现储用功率的减少并且实现对逻辑电路故障的抑制。
<变型示例>
图15、图16A和16B、图17A和17B、以及图18A和18B图示了n沟道晶体管164的结构的变型示例。图15、图16A和16B、图17A和17B、以及图18A和18B中示出的晶体管160的各个结构均与图11中示出的相同。
图15图示了具有如下结构的n沟道晶体管164的示例，在该结构中，栅电极层136d放置在氧化物半导体层140下方，并且，栅电极层142a和漏电极层142b的端部部分与氧化物半导体层140相接触。
图11中的结构与图15中的结构最大差异在于，氧化物半导体层140连接至源电极层142a和漏电极层142b的位置。也就是，在图11的结构中，氧化物半导体层140的顶表面与源电极层142a和漏电极层142b接触，而在图15的结构中，氧化物半导体层140的底部表面与源电极层142a和漏电极层142b接触。而且，接触位置的差异导致其它电极、绝缘层等的不同布置。每个部件的细节与图11等中的相同。
具体地，图15示出地n沟道晶体管164包括：设置在层间绝缘层128上的栅电极层136d、设置在栅电极层136d上的栅极绝缘层138、设置在栅极绝缘层138上的源电极层142a和漏电极层142b、以及与源电极层142a和漏电极层142b的顶表面接触的氧化物半导体层140。此外，在n沟道晶体管164上，设置保护性绝缘层144，以覆盖氧化物半导体层140。
图16A和16B各自示出了n沟道晶体管164，在该n沟道晶体管164中，栅电极层136d设置在氧化物半导体层140上。图16A图示了如下结构的示例，在该结构中，源电极层142a和漏电极层142b与氧化物半导体层140的底部表面接触。图16B图示了如下结构的示例，在该结构中，源电极层142a和漏电极层142b与氧化物半导体层140的顶表面接触。
图16A和16B中的结构与图11和15中的结构的最大差异在于，栅电极层136d放置在氧化物半导体层140上。此外，图16A和图16B的结构之间的最大差异在于，源电极层142a和漏电极层142b是与氧化物半导体层的底部表面接触还是与氧化物半导体层的顶表面接触。而且，这些差异导致其它电极、绝缘层等的不同布置。每个部件的细节与图11等中的相同。
具体地，图16A中示出的n沟道晶体管164包括：设置在层间绝缘层128上的源电极层142a和漏电极层142b，与源电极层142a和漏电极层142b的顶表面接触的氧化物半导体层140，设置在氧化物半导体层140上的栅极绝缘层138、以及设置在栅极绝缘层138的与氧化物半导体层140重叠的区域中的栅电极层136d。
图16B中示出的n沟道晶体管164包括：设置在层间绝缘层128上的氧化物半导体层140，设置成与氧化物半导体层140的顶表面接触的源电极层142a和漏电极层142b，设置在氧化物半导体层140、源电极层142a和漏电极层142b上的栅极绝缘层138，以及设置在栅极绝缘层138上且在与氧化物半导体层140重叠的区域中的栅电极层136d。
注意，在图16A和16B的结构中，有时候，某个部件(例如，电极层150a或电极层154a)在图11的结构中被省略。在这种情况下，可以获得诸如简化制造过程的辅助效果。毫无疑问，在图11等中的结构，某些非实质性的部件也可以被省略。
图17A和17B各自示出了在元件尺寸相对较大并且栅电极层136d放置在氧化物半导体层140下方的情况下的n沟道晶体管164。在这种情况下，对表面平坦化和覆盖率的要求相对适度，使得没有必要形成布线和电极等以嵌入绝缘层中。例如，可以在形成导电层之后通过图案化来形成栅电极层136d等。
图17A的结构和图17B的结构之间的最大差异在于，源电极层142a和漏电极层142b是与氧化物半导体层140的底部表面接触还是与氧化物半导体层140的顶表面接触。而且，这些差异导致了其它电极和绝缘层等被按照不同的方式布置。每个部件的细节与图11等中的相同。
具体地，图17A示出的n沟道晶体管164包括：设置在层间绝缘层128上的栅电极层136d，设置在栅电极层136d上的栅极绝缘层138，设置在栅电极层138上的源电极层142a和漏电极层142b，以及与源电极层142a和漏电极层142b的顶表面接触的氧化物半导体层140。
此外，图17B示出的n沟道晶体管164包括：设置在层间绝缘层128上的栅电极层136d，设置在栅电极层136d上的栅极绝缘层138，设置在栅极绝缘层138上以与栅电极层136d重叠的氧化物半导体层140，以及设置成与氧化物半导体层140的顶表面接触的源电极层142a和漏电极层142b。
注意，在图17A和17B的结构中，有时候，某些部件在图11等的结构中被省略。在这种情况下，可以获得诸如简化制造过程的辅助效果。
图18A和18B各自示出了在元件尺寸相对较大并且栅电极层136d放置在氧化物半导体层140上方的情况下的n沟道晶体管164。同样，在这种情况下，对表面平坦化和覆盖率的要求相对适度，使得没有必要形成布线和电极等以嵌入绝缘层中。例如，可以在形成导电层之后通过图案化来形成栅电极层136d。
图18A的结构和图18B的结构之间的最大差异在于，源电极层142a和漏电极层142b是与氧化物半导体层140的底部表面接触还是与氧化物半导体层140的顶表面接触。而且，这些差异导致了其它电极和绝缘层等被按照不同的方式布置。每个部件的细节与图11中的相同。
具体地，图18A示出的n沟道晶体管164包括：设置在层间绝缘层128上的源电极层142a和漏电极层142b，与源电极层142a和漏电极层142b的顶表面接触的氧化物半导体层140，设置在源电极层142a和漏电极层142b上的栅极绝缘层138，设置在栅电极层138上的源电极层142a和漏电极层142b以及氧化物半导体层140，以及设置在栅极绝缘层138上以与氧化物半导体层140重叠的栅电极层136d。
图18B示出的n沟道晶体管164包括：设置在层间绝缘层128上的氧化物半导体层140，设置成与氧化物半导体层140的顶表面接触的源电极层142a和漏电极层142b，设置在源电极层142a和漏电极层142b以及氧化物半导体层140上的栅极绝缘层138，以及设置在栅极绝缘层138的与氧化物半导体层140重叠的区域的栅电极层136d。
注意，在图18A和18B的结构中，有时候，某些部件在图11等的结构中被省略。在这种情况下，可以获得诸如简化制造过程的辅助效果。
在本实施例中，描述了如下示例，在该示例中，n沟道晶体管164形成在p沟道晶体管160上，从而具有堆叠结构；然而，p沟道晶体管160和n沟道晶体管164的结构不局限于上述结构。例如，p沟道晶体管和n沟道晶体管可以均形成在相同的平坦表面上。此外，可以采用其中p沟道晶体管160和n沟道晶体管164相互重叠的结构。
上述n沟道晶体管164应用于包括在实施例1至6描述的逻辑电路中的n沟道晶体管，由此可以抑制通过晶体管的电荷的泄漏。结果，可以实现储用功率的减少和逻辑电路故障的抑制。
注意，本实施例的内容或者部分内容可以与其它实施例的内容或部分内容或者示例的内容或部分内容自由地组合。
(实施例8)
在本实施例中，将描述包括在实施例1至6中描述的任何逻辑电路中晶体管的示例。具体地，将描述薄膜晶体管的示例，在该薄膜晶体管中，使用氧化物半导体形成沟道形成区。
参照图19A和19B以及图20A至20E，描述本实施例中的薄膜晶体管以及该薄膜晶体管的制造步骤的一个实施例。
图19A和19B分别示出了薄膜晶体管的示例的平面结构和剖面结构。图19A和19B中示出的薄膜晶体管460具有顶栅结构。
图19A是该顶栅薄膜晶体管460的平面图，而图19B是沿着图19A的线D1-D2的剖面图。
在具有绝缘表面的衬底450上，薄膜晶体管460包括：绝缘层457、源极或漏电极层465a(465a1和465a2)、氧化物半导体层462、源极或漏电极层465b、布线层468、栅极绝缘层452、以及栅电极层461(461a和461b)。源极或漏电极层465a(465a1和465a2)通过布线层468与布线层464电连接。此外，尽管没有被示出，但是源极或漏电极层465b也可以通过设置在栅极绝缘层452中的开口与布线层电连接。
参照图20A至20E，描述在衬底450上制造薄膜晶体管460的过程。
首先，在具有绝缘表面的衬底450上形成充当基膜的绝缘层457。
在本实施例中，作为绝缘层457，通过溅射法形成氧化硅层。将衬底450转移到处理室中，向处理室引入包含高纯度的氧的溅射气体(氢和水气已从该溅射气体中去除)，使用硅靶或者石英(优选地，人造石英)，使得在衬底450上沉积氧化硅层，作为绝缘层457。作为溅射气体，可以使用氧气或者氧气和氩气的混合气体。
例如，在以下条件下通过RF溅射法来形成氧化硅膜：该条件为：溅射气体的纯度为6N，使用石英(优选地，人造石英)，衬底温度为108℃，衬底和靶之间的距离(T-S距离)为60mm，气压为0.4Pa，高频功率为1.5kW，气氛为含有氧气和氩气的气氛(氧气与氩气的流速比是1∶1(每个流速是25sccm))。氧化硅的厚度为100nm。注意，可以使用硅靶来代替石英(优选地，人造石英)作为形成氧化硅层时所使用的靶。
在这种情况下，优选地当残留在处理室中的水气被去除时形成绝缘层457。这是为了防止氢、羟基或水气被包含在绝缘层457中。在利用低温泵抽空的处理室中，氢原子、含有氢原子的化合物(诸如水(H2O))等被去除，由此可以降低形成在处理室中的绝缘层457中的杂质的浓度。
用于沉积绝缘层457的溅射气体优选地是高纯度气体，在该高纯度气体中，诸如氢、水、羟基或氢化物之类的杂质被减少至大约百万分之几(ppm)或者十亿分之几(ppb)。
此外，绝缘层457可以具有堆叠结构，在该结构中，例如，诸如氮化硅层的氮化物绝缘层、氧氮化硅层、氮化铝层、或氧氮化铝层和氧化物绝缘层从衬底450侧按该顺序被堆叠。
例如，在氧化硅层和衬底之间引入包含高纯度氮气的溅射气体，其中氢和水气已从该溅射气体中去除，并且使用硅靶，由此形成氮化硅层。在这种情况下，按照与形成氧化硅层的方式类似的方式，优选在去除处理室中的残留水气的同时形成氮化硅层。
接下来，在绝缘层457上形成导电膜。通过执行第一光刻步骤，可以在导电膜上形成抗蚀剂掩膜，并且执行选择性蚀刻，使得形成源极或漏电极层465a1和465a2。然后，去除抗蚀剂掩膜(参见图20A)。在截面中，看上去源极或漏电极层465a1和465a2被划分，但是，源极或漏电极层465a1和465a2是连续的膜。注意，源电极层和漏电极层优选地在端部部分具有锥形形状，因为可以改善堆叠在其上的栅极绝缘层的覆盖率。
作为源极或漏电极层465a1和465a2的材料，给出了如下示例：从Al、Cr、Cu、Ta、Ti、Mo和W中选取的元素；包含任何这些元素的合金；包含任何这些元素的组合的合金膜，等等。此外，可以使用从锰、镁、钴、铍和钍中选取的一个或多个材料。该导电膜可以具有单层结构或者包括两个或多个层的叠层结构。例如，可以给出：包括硅的铝膜的单层结构，铝膜和堆叠在铝膜之上的钛膜的两层结构，其中钛膜、铝膜和钛膜按该顺序堆叠的三层结构，等等。或者，可以使用包含铝(A1)以及从钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)和钪(Sc)中选择的一种或多种元素的膜、合金膜或氮化物膜。
在该实施例中，作为源极或漏电极层465a1和465a2，可以通过溅射法形成厚度为150nm的钛膜。
接下来，形成具有2nm至200nm(20hm和200nm也包括在内)的厚度的氧化物半导体层。
接下来，在第二光刻步骤中，氧化物半导体层被加工成岛状氧化物半导体层462(参见图20B)。在该实施例中，通过溅射法，利用基于In-Ga-Zn-O的金属氧化物靶，形成该氧化物半导体层。
将衬底保持在处理室中，该处理室处于减弱的气压下，在去除处理室中的残留水气的同时引入氢和水气已从其去除的溅射气体，由此通过使用金属氧化物作为靶，在衬底450上沉积氧化物半导体层。为了去除处理室中的残留水气，优选使用捕集真空泵。例如，优选地可以使用低温泵、离子泵、或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在使用低温泵抽空的处理室中，例如，包含氢原子的化合物诸如水(H2O)(更优选地，包含碳原子的化合物)等被去除，由此可以降低在处理室中形成的氧化物半导体层中的杂质的浓度。可以在形成氧化物半导体层的时候加热衬底。
用于沉积氧化物半导体层的溅射气体优选地是高纯度气体，在该高纯度气体中，诸如氢、水、羟基或氢化物之类的杂质被减少至大约百万分之几(ppm)或十亿分之几(ppb)。
给出沉积条件作为示例：衬底温度为室温，衬底和靶之间的距离为60mm，气压为0.4Pa，直流(DC)电功率为0.5kW，并且，气氛为包含氧气和氩气的气氛(氧气和氩气的流速比是：15sccm∶30sccm)。注意，当使用脉冲直流(DC)电源时，可以减少沉积中形成的粉末物质(也被称为颗粒或灰尘)并且膜厚度均匀。氧化物半导体层的厚度优选为5nm至30nm(5nm和30nm也包括在内)。注意，合适的厚度根据氧化物半导体材料而不同，并且可以根据材料来适当地设置该厚度。
在本实施例中，使用磷酸、乙酸和硝酸的混合溶液作为蚀刻剂，通过湿法蚀刻，将氧化物半导体层加工成岛状氧化物半导体层462。
接下来，对氧化物半导体层462执行第一热处理。该第一热处理的温度高于或等于400℃并且低于或等于750℃，优选地高于或等于400℃并且低于衬底的应变点。在本实施例中，衬底被放入电炉中，该电炉是一种热处理装置，在氮气气氛中在450℃下对氧化物半导体层执行热处理1个小时，并且氧化物半导体层没有被暴露至空气，使得水和氢被阻止进入氧化物半导体层。通过第一热处理，可以使氧化物半导体层462脱水或脱氢。
注意，热处理装置不限于电炉，其可以是设置有利用来自诸如电阻加热元件的加热元件的热传导或热辐射来加热待加工对象的设备的热处理装置。例如，可以使用诸如气体快速热退火(GRTA)装置或灯快速热退火(LRTA)装置的快速热退火(RTA)装置。例如，作为第一热处理，可以执行GRAT：将衬底转移到已经加热至650℃-700℃高温的惰性气体中，加热几分钟，并从已加热至高温的惰性气体中取出。利用该GRTA，可以实现短时间的高温热处理。
注意，在第一热处理中，优选地，在氮气气氛或者诸如氦气、氖气或氩气之类的稀有气体气氛中不包含水和氢等。优选地，将引入到热处理装置中的氮气或者诸如氦气、氖气或氩气之类的稀有气体的纯度设置为6N(99.9999％)或更高，优选地为7N(99.99999％)或更高(即，杂质浓度为1ppm或更低，优选地0.1ppm或更低)。
根据第一热处理的条件和氧化物半导体层的材料，可以使氧化物半导体层结晶为微晶膜或多晶膜。
可以在将氧化物半导体层加工成岛状氧化物半导体层之前，对氧化物半导体层执行第一热处理。在这种情况下，在第一热处理之后，从加热装置中取出衬底，然后执行光刻步骤。
可以在以下任何一个时刻执行使氧化物半导体层脱水或脱氢的热处理：在形成氧化物半导体层之后；在源电极和漏电极被形成在氧化物半导体层上之后；以及，在栅极绝缘膜被形成在源电极和漏电极上之后。
接下来，在绝缘层457和氧化物半导体层462上形成导电层。通过执行第三光刻步骤，在导电层上形成抗蚀剂掩膜，并执行选择性的蚀刻，从而形成源极或漏电极层465b和布线层468。然后，去除抗蚀剂掩膜(参见图20C)。可以使用与源极或漏电极层465a1和465a2相似的材料并且在与之相似的步骤中形成源极或漏电极层465b和布线层468。
在本实施例中，作为源极或漏电极层465b和布线层468，通过溅射法形成厚度为150nm的钛膜。在本实施例中，源极或漏电极层465a1和465a2是由钛膜形成的，源极或漏电极层465b也是由该钛膜形成的；相应地，源极或漏电极层465a1和465a2的蚀刻选择性与源极或漏电极层465b的蚀刻选择性相同或基本相同。为了阻止源极或漏电极层465a1和465a2在蚀刻源极或漏电极层465b时被蚀刻，在源极或漏电极层465a2的未被氧化物半导体层462覆盖的部分上设置布线层468。当使用在蚀刻步骤中提供源极或漏电极层465b相对于源极或漏电极层465a1和465a2的高选择性的不同材料时，没有必要设置在蚀刻时保护源极或漏电极层465a2的布线层468。
注意，可以适当地调整材料和蚀刻条件，使得在蚀刻导电膜时氧化物半导体层462不会被去除。
在本实施例中，使用Ti层作为导电层，将基于In-Ga-Zn-O的氧化物半导体用作氧化物半导体层462，并且使用氨-过氧化氢溶液(氨、水以及过氧化氢溶液的混合物)作为蚀刻剂。
注意，在第三光刻步骤中，仅蚀刻部分氧化物半导体层462，由此形成具有槽(凹陷部分)的氧化物半导体层。可以通过喷墨法形成用于形成源极或漏电极层465b和布线层468的抗蚀剂掩膜。通过溅射法形成抗蚀剂掩膜不需要光掩膜，因此可以降低制造成本。
接下来，在绝缘层457、氧化物半导体层462、源极或漏电极层465a1和465a2、源极或漏电极层465b、以及布线层468上形成栅极绝缘层452。
栅极绝缘层452可以是使用氧化硅层、氮化硅层、氮氧化硅层、氧氮化硅层和氧化铝层的任何一个或多个形成的单层结构或叠层结构，其是通过等离子体CVD法和溅射法形成的。为了阻止大量的氢被包含在栅极绝缘层452中，优选地通过溅射法形成栅极绝缘层452。在通过溅射法形成氧化硅层的情况下，使用硅靶或者石英靶作为靶，并使用氧气或氧气和氩气的混合气体作为溅射气体。
栅极绝缘层452可具有这样的结构，其中氧化硅层和氮化硅层从源极或漏电极层465a1和465a2以及源极或漏电极层465b侧被堆叠。在本实施例中，在如下条件下通过RF溅射法形成厚度为100nm的氧化硅层：气压为0.4Pa，高频功率为1.5kW，气氛为包含氧气和氩气的气氛(氧气相对氩气的流速比为1∶1(每个流速为25sccm))。
接下来，通过执行第四光刻步骤，形成抗蚀剂掩膜，并执行选择性的蚀刻以去除部分栅极绝缘层452，由此形成到达布线层468的开口423(参见图20D)。尽管没有被示出，但是可以在形成开口423的时候形成到达源极或漏电极层465b的开口。在本实施例中，在进一步地堆叠层间绝缘层之后形成到达源极或漏电极层465b的开口，并且在该开口中形成了用于电连接的布线层。
然后，在栅极绝缘层452上以及在开口423中形成导电层之后，在第五光刻步骤中形成栅电极层461(461a和461b)和布线层464。注意，可以通过喷墨法形成抗蚀剂掩膜。通过喷墨法形成抗蚀剂掩膜不需要光掩膜，因此，可以降低制造成本。
此外，栅电极层461(461a和461b)和布线层464可以形成为具有单层结构或具有叠层结构，其是使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪的任何金属材料，或者包含任何这些金属材料作为其主要成分的合金金属。
在本实施例中，作为栅电极层461(461a和461b)以及布线层464，可以通过溅射法形成厚度为150nm的钛膜。
接下来，在惰性气体气氛中或在氧气气氛中执行第二热处理(优选地在200℃至400℃下(200℃和400℃也包括在内)，例如在250℃至350℃下(250℃至350℃也包括在内))。在本实施例中，在氮气气氛中在250℃下执行第二热处理1个小时。可以在在薄膜晶体管460上形成保护性绝缘层或平坦化绝缘层之后执行第二热处理。
此外，可以在空气气氛中在100℃到200℃下(100℃和200℃也包括在内)执行热处理1个小时到30个小时。可以在固定的加热温度下执行该热处理。或者，可以重复地多次执行如下加热温度的变化：加热温度从室温增加至100℃到200℃(100℃和200℃也包括在内)，然后下降至室温。此外，可以在减弱的气压下在形成氧化物绝缘层之前执行该热处理。当在减弱的气压下时，可以缩短热处理的时间。
通过上述过程，可以形成包括氧化物半导体层462的薄膜晶体管460(参见图20E)，在该氧化物半导体层462中，氢、水分、氢化物以及氢氧化物的浓度降低了。
可以在薄膜晶体管460上提供保护性绝缘层或用于平坦化的平坦化绝缘层。尽管没有被示出，在栅极绝缘层452和保护性绝缘层或平坦化绝缘层中形成到达源极或漏电极层465b的开口，并且在该开口中形成用于与源极或漏电极层465b电连接的布线层。
如上所述，在形成氧化物半导体层时，残留在反应气氛中的水气被去除，由此可以降低氧化物半导体层中的氢和氢化物的浓度。因此，可以实现氧化物半导体层的稳定性。
将上述薄膜晶体管应用于包括在实施例1至6中描述的逻辑电路中的晶体管，由此可以抑制通过晶体管的电荷的泄漏。结果，可以实现消耗功率(储用功率)的减少以及逻辑电路的故障的抑制。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例9)
在本实施例中，将描述包括在实施例1至6描述的任何逻辑电路中的晶体管的示例。具体地，将描述如下晶体管的示例，在该晶体管中，沟道形成区是使用氧化物半导体形成的。
参照图21A至21E，描述本实施例的薄膜晶体管以及该薄膜晶体管的制造方法的示例。
图21A至21E图示了薄膜晶体管的截面结构。图21E示出的薄膜晶体管390具有底栅型结构并被称为反交错薄膜晶体管。
尽管使用单栅极型薄膜晶体管来描述膜晶体管390，但是需要时也可以形成包括多个沟道形成区的多栅极型薄膜晶体管。
下面将参考图21A至21E描述在衬底394上制造薄膜晶体管390的过程。
首先，在具有绝缘表面的衬底394上形成导电膜，然后通过第一光刻步骤形成栅电极层391。优选地，所形成的栅电极层391的端部部分为锥形，因为可以改善堆叠在其上的栅极绝缘层的覆盖率。注意，可以通过喷墨法形成抗蚀剂掩膜。通过喷墨法形成抗蚀剂掩膜不需要光掩膜，因此可以降低制造成本。
虽然对于能够用作具有绝缘表面的衬底394的衬底没有特别的限制，但是该衬底需要具有足够的耐热性以至少抵抗稍后执行的热处理。可以使用由钡硼硅酸盐玻璃和铝硼硅酸盐玻璃等制成的玻璃衬底。
在稍后执行的热处理温度高的情况下，优选使用其应力点高于或等于730℃的玻璃衬底。作为玻璃衬底，例如，使用了诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃之类的玻璃材料。注意，在氧化钡(BaO)的含量大于氧化硼(B2O3)的含量时，可以获得更实用的耐热玻璃衬底。因此，优选使用BaO的含量大于B2O3的含量的玻璃衬底。
注意，作为上述的玻璃衬底，可以使用由绝缘体形成的衬底(诸如陶瓷衬底、石英衬底或蓝宝石衬底)。也可以使用微晶玻璃等。又或者，适当地可以使用塑料衬底等。
可以在衬底394和栅电极层391之间设置用作基膜的绝缘层。该基膜具有阻止杂质元素从衬底394扩散的功能，并且可以形成为具有包括氮化硅膜、氧化硅膜、氧氮化硅膜和氮氧化硅膜中的一个或多个的单层结构或叠层结构。
可以使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的金属材料或者包含任何这些金属材料作为其主要成分的合金材料将栅电极层391形成为具有单层结构或具有叠层结构。
例如，作为栅电极层391的两层结构，以下结构是优选的：钼层堆叠在铝层上的两层结构，钼层堆叠在铜层上的两层结构，氮化钛层或氮化钽层堆叠在铜层上的两层结构，堆叠有氮化钛层和钼层的结构，或堆叠有氮化钨层和钨层的结构。或者，优选使用如下的三层结构：钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、以及氮化钛层或钛层的叠层。注意，也可以使用透光导电层形成栅电极层。作为透光导电层的示例，给出了透光导电氧化物等。
接下来，在栅电极层391上形成栅极绝缘层397。
可以通过等离子体CVD法和溅射法等使用氧化硅层、氮化硅层、氮氧化硅层、氧氮化硅层和/或氧化铝层中的一个或多个将栅极绝缘层397形成为具有单层结构或具有叠层结构。为了阻止大量的氢被包含在栅极绝缘层397中，优选地通过溅射法形成栅极绝缘层397。例如，在通过溅射法形成氧化硅层的情况下，使用硅靶或石英靶作为靶，使用氧气或氧气和氩气的混合气体作为溅射气体。
栅极绝缘层397可具有这样的结构，其中从栅电极层391侧堆叠氧化硅层和氮化硅层。例如，可以通过溅射法形成具有50nm至200nm(50nm和200nm也包括在内)的厚度的氮化硅层(SiNy(y＞0))作为第一栅极绝缘层，将具有5nm至300nm(5nm和300nm也包括在内)的厚度的氧化硅层(SiOx(x＞0))作为第二栅极绝缘层堆叠在第一栅极绝缘层上，从而形成厚度为100nm的栅极绝缘层。
此外，为了使栅极绝缘层397和氧化物半导体膜393中包含尽可能少的氢、羟基和水，优选地，作为膜形成的预处理，在溅射装置的预热室中预先加热其上形成栅电极层391的衬底394，或者预先加热处于已经形成了栅极绝缘层397的状态的衬底394，使得附着到衬底394的诸如氢和水气之类的杂质可以被消除，然后执行排气。注意，预先加热的温度高于或等于100℃且低于或等于400℃，优选地高于或等于150℃且低于或等于300℃。作为提供给预热室的排气单元，优选地可以使用低温泵。注意，可以省略该预先加热处理。此外，也可以以类似的方式，在氧化物绝缘层396的形成之前形成源电极层395a和漏电极层395b的状态中，对衬底394执行该预先加热处理。
然后，在栅极绝缘层397上形成厚度为2nm至200nm的氧化物半导体膜393(参见图21A)。
注意，在通过溅射法形成氧化物半导体膜393之前，优选地通过反向溅射去除附着在绝缘层397的表面上的灰尘，在该反向溅射中，引入氩气体并产生等离子体。在反向溅射法中，在没有将电压施加到靶侧的情况下，在氩气气氛中使用RF电源将电压施加到衬底侧，以在衬底的附近产生等离子体从而修改表面。注意，可以使用氮气气氛、氦气气氛、氧气气氛等代替氩气气氛。
通过溅射法形成氧化物半导体层393。可以使用如下氧化物半导体来形成氧化物半导体层393：基于In-Ga-Zn-O的氧化物半导体，基于In-Sn-Zn-O的氧化物半导体，基于In-Al-Zn-O的氧化物半导体，基于Sn-Ga-Zn-O的氧化物半导体，基于Al-Ga-Zn-O的氧化物半导体，基于Sn-Al-Zn-O的氧化物半导体，基于In-Zn-O的氧化物半导体，基于Sn-Zn-O的氧化物半导体，基于Al-Zn-O的氧化物半导体，基于In-O的氧化物半导体，基于Sn-O的氧化物半导体，或基于Zn-O的氧化物半导体。在本实施例中，通过溅射法使用基于In-Ga-Zn-O的金属氧化物靶形成氧化物半导体层393。此外，可以在稀有气体(典型地，氩气)气氛、氧气气氛或者包括稀有气体(典型地，氩气)和氧气的气氛中通过溅射法形成氧化物半导体层393。在使用溅射法的情况下，可以使用含有2wt％至10wt％(2wt％至10wt％也包括在内)的SiO2的靶执行沉积。
作为用于通过溅射法形成氧化物半导体层393的靶，可以使用包含氧化锌作为其主要成分的金属氧化物靶。作为金属氧化物靶的另一个示例，可以使用包含In，Ga和Zn(组成成分比：In2O3∶Ga2O3∶ZnO＝1∶1∶1(摩尔比)，In∶Ga∶Zn＝1∶1∶0.5(原子比))的氧化物半导体靶。作为包含In，Ga和Zn的金属氧化物靶，可以使用具有In∶Ga∶Zn＝1∶1∶1(原子比)或In∶Ga∶Zn＝1∶1∶2(原子比)的组成成分比的靶。该金属氧化物靶的填充系数为90％至100％(90％和100％也包括在内)，优选地为95％至99.9％(95％至99.9％也包括在内)。使用具有高填充系数的金属氧化物靶，可以形成致密的氧化物半导体层。
将衬底保持在处理室中，该处理室维持在减弱的气压下，将衬底加热至高于或等于室温并且低于400℃。然后，将氢和水气已从其去除的溅射气体引入到残留在其中的水气被去除的处理室中，并使用金属氧化物作为靶，在衬底394上形成氧化物半导体层393。为了去除处理室中的残留水气，优选使用捕集真空泵。例如，优选地可以使用低温泵、离子泵、或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在使用低温泵抽空的处理室中，包含的氢原子的化合物(诸如水(H2O))(优选地，包含碳原子的化合物)等被去除，由此可以降低在处理室中形成的氧化物半导体层中的杂质的浓度。通过在利用低温泵去除处理室中残留的水气的同时的使用溅射法的膜形成，形成氧化物半导体层393时衬底温度可以是高于或等于室温并且低于400℃。
给出如下沉积条件作为一个示例：衬底和靶之间的距离为100mm，气压为0.6Pa，直流(DC)电功率为0.5kW，气氛为氧气气氛(氧流量的比例：100％)。注意，当使用脉冲直流(DC)电源时，可以减少膜沉积中形成的粉末物质(也被称为颗粒或灰尘)并且膜厚度均匀。氧化物半导体层优选地具有5nm至30nm(5nm和30nm也包括在内)的厚度。注意，合适的厚度根据氧化物半导体材料而不同，可以根据材料来适当地设置该厚度。
溅射法的示例包括：使用高频电源作为溅射供电电源的RF溅射法，DC溅射法，以及以脉冲的方式施加偏压的脉冲DC溅射法。RF溅射法主要用于形成有绝缘层的情况下，而DC溅射法主要用于形成有金属层的情况下。
此外，还存在多源溅射装置，在该装置中设置了不同材料的多个靶。利用该多源溅射装置，可以形成堆叠在同一腔室中的不同材料的多个层，或者可以在同一腔室中通过放电同时形成一层不同种材料的膜。
或者，可以使用：具有设置在腔室内的磁铁系统的溅射装置，该溅射装置用于磁控溅射法；或者用于ECR溅射法的溅射装置，其中，在不使用辉光放电的情况下使用利用微波产生的等离子体。
更进一步地，作为使用溅射法的沉积法，可以使用：反应溅射法，在该反应溅射法中，靶物质和溅射气体成分在沉积期间相互发生化学反应，从而形成它们的化合物薄膜；或者，偏压溅射法，在该偏压溅射法中，在沉积期间也向衬底施加电压。
然后，通过第二光刻步骤将氧化物半导体层加工成岛状氧化物半导体层399(参见图21B)。注意，可通过喷墨法形成抗蚀剂掩膜，该抗蚀剂掩膜用于形成岛状氧化物半导体层399。通过喷墨法形成抗蚀剂掩膜不需要光掩膜，因此，可以降低制造成本。
当在栅极绝缘层397中形成接触孔时，可以在形成氧化物半导体层399的时候执行该步骤。
可以通过干法蚀刻、湿法蚀刻、或者干法蚀刻和湿法蚀刻两者来执行此处的对氧化物半导体膜393的蚀刻。
作为用于干法蚀刻的蚀刻气体，优选地可以使用包含氯(基于氯的气体，诸如氯气(Cl2)，氯化硼(BCl3)，氯化硅(SiCl4)，或者四氯化碳(CCl4))的气体。
或者，可以使用包含氟(基于氟的气体，诸如四氟化碳(CF4)，六氟化硫(SF6)，三氟化氮(NF3)或三氟甲烷(CHF3))的气体、溴化氢(HBr)、氧气(O2)或者添加了诸如氦气(He)或氩气(Ar)的稀有气体的任何这些气体等。
作为干法蚀刻法，可以使用平行板反应离子蚀刻(RIE)法或感应耦合等离子体(ICP)蚀刻法。为了将膜蚀刻成期望的形状，适当地调整蚀刻条件(施加到线圈状电极的电功率的量，施加到衬底侧的电极的电功率的量，衬底侧的电极的温度等)。
作为用于湿法蚀刻的蚀刻剂，可以使用磷酸、乙酸和硝酸的混合溶液。或者，可以使用ITO07N(KANTO CHEMICAL CO.，INC.生产)。
湿法蚀刻后的蚀刻剂连同被蚀刻的材料一起通过清洗被去除。包含蚀刻剂和蚀刻掉的材料的废液可以被纯净化并且材料可以被重新使用。当包含在氧化物半导体层中的诸如铟之类的材料在蚀刻后从废液中被收集并被重新使用时，可以有效地使用资源并降低成本。
根据材料适当地调整蚀刻条件(诸如蚀刻剂、蚀刻时间和温度)使得可以该材料蚀刻成期望的形状。
注意，在在后续步骤中形成导电膜之前，优选地执行反向溅射，从而去除附着在氧化物半导体层399和栅极绝缘层397的表面的抗蚀剂残留物等。
接下来，在栅极绝缘层397和氧化物半导体层399上形成导电膜。该导电膜可以通过溅射法或真空蒸发法来形成。作为导电层的材料，给出了如下示例：从Al、Cr、Cu、Ta、Ti、Mo和W中选取的元素；包含任何这些元素作为其成分的合金；包含任何这些元素的组合的合金层，等等。此外，可以使用从锰、镁、钴、铍和钍中选取的一个或多个材料。该金属导电层可以具有单层结构或者具有包括两个或多个层的叠层结构。例如，可以给出如下示例：包括硅的铝膜的单层结构，铝膜和堆叠在铝膜之上的钛膜的两层结构，其中钛膜、铝膜和钛膜按该顺序堆叠的三层结构，等等。或者，可以使用包含铝(Al)以及从钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)和钪(Sc)中选择的一种或多种元素的层、合金层或氮化物层。
通过第三光刻步骤中，在导电层上形成抗蚀剂掩膜，并选择性地蚀刻抗蚀剂，使得形成源电极层395a和漏电极层395b。然后，去除抗蚀剂掩膜(参见图21C)。
对于用于制造抗蚀剂的曝光，优选地使用紫外光、KrF激光或ArF激光。通过源电极层395a和漏电极层395b的底部部分之间的距离来确定随后将形成的薄膜晶体管的沟道长度(L)，该源电极层395a和漏电极层395b的底部部分在氧化物半导体层399上彼此相邻。在沟道长度(L)小于25nm的情况下，利用具有几纳米到几十纳米的超短波长的远紫外来执行用于在第三光刻步骤中形成抗蚀剂掩膜的曝光。利用远紫外的曝光可实现高分辨率和深景深。因此，随后将形成的薄膜晶体管的沟道长度(L)可以是10nm至1000nm(10nm和1000nm也包括在内)，因此，电路的运行速度可以被提高。此外，断态电流的值非常小，因此可以实现低功耗。
可以适当地调整材料和蚀刻条件，使得在蚀刻导电层时氧化物半导体层399没有被去除。
在本实施例中，使用Ti膜作为导电膜，将基于In-Ga-Zn-O的氧化物半导体用作氧化物半导体层399，以及使用氨-过氧化氢溶液(氨、水以及过氧化氢溶液的混合物)作为蚀刻剂。
在第三光刻步骤中，仅蚀刻部分氧化物半导体层399，由此形成具有槽(凹陷部分)的氧化物半导体层。注意，可以通过喷墨法形成用于形成源电极层395a和漏电极层395b的抗蚀剂掩膜。通过喷墨法形成抗蚀剂掩膜不需要光掩膜，因此，可以降低制造成本。
为了减少光刻步骤中的光掩膜数量以及光刻步骤的数量，可以利用多色调掩膜来执行蚀刻步骤，该多色调掩膜是曝光掩膜，光可透射通过该曝光掩膜，从而具有多个强度。利用多色调掩膜形成的抗蚀剂掩膜具有多个厚度并且可以通过执行蚀刻而进一步地被改变形状，因此可以在多个蚀刻步骤中使用该抗蚀剂掩膜以提供不同的图案。因此，通过一个多色调掩膜可以形成对应于至少两种不同图案的抗蚀剂掩膜。由此，可以减少曝光掩膜的数量，并且也可以减少对应的光刻步骤的数量，从而可以实现过程的简化。
执行使用诸如N2O，N2，或Ar的气体的等离子体处理，以去除附着在暴露的氧化物半导体层的表面的水等。可以使用氧气和氩气的混合气体执行该等离子体处理。
在执行等离子体处理的情况下，形成与部分氧化物半导体层接触的氧化物绝缘层396，而不被暴露至空气(参见图21D)。在本实施例中，形成氧化物绝缘层396以与氧化物半导体层399未与源电极层395a和漏电极层395b重叠的区域中的氧化物半导体层399接触。
在本实施例中，将其上形成有诸如岛状氧化物半导体层399、源电极层395a和漏电极层395b的层的衬底394加热至高于或等于室温并且低于100℃的温度，并且，引入包含高纯度氧的溅射气体(其中氢和水气已从该溅射气体中去除)，从而，使用硅靶将包含缺陷的氧化硅层形成为氧化物绝缘层396。
例如，通过脉冲DC溅射法形成氧化硅层，其中，利用掺硼且具有6N的纯度(99.9999％)(电阻率为0.01Ωcm)的硅靶，衬底和靶之间的距离(T-S距离)为89mm，气压为0.4Pa，直流(DC)功率为6kW，气氛为氧气气氛(氧气流量的比例是100％)。膜厚度为300nm。作为形成氧化硅层的靶，可以使用石英(优选地，人造石英)来代替硅靶。作为溅射气体，可以使用氧气或氧气和氩气的混合气体。
在这种情况下，优选地当残留在处理室中的水气被去除时形成氧化物绝缘层396。这是因为可以阻止氢、羟基或水气包含在氧化物绝缘层396中。
为了去除残留在处理室中的水气，优选地可以使用捕集真空泵。例如，优选地可以使用低温泵、离子泵、或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在利用低温泵抽空的处理室中，含有氢原子的化合物(诸如水(H2O))(优选地，含有碳原子的化合物)等被去除，由此可以降低形成在处理室中的氧化物绝缘层396中的杂质的浓度。
代替氧化硅层，可以使用氮氧化硅层、氧化铝层和氮氧化铝层等作为氧化物绝缘层396。
此外，可以在如下条件下在100℃至400℃的温度下执行热处理：氧化物绝缘层396和氧化物半导体层399彼此相互接触。本实施例中的氧化物绝缘层396包含大量的缺陷，因此，包含在氧化物半导体层399中的诸如氢、水气、羟基或氢化物等的杂质可能会在该热处理的作用下扩散至氧化物绝缘层396中，从而可以减少包含在氧化物半导体层399中的杂质。
通过上述步骤，可以形成包含氧化物半导体层392的薄膜晶体管390，在该氧化物半导体层392中，氢、水气、羟基或氢化物的浓度降低了(参见图21E)。
当反应气氛中的残留水气在如上所述形成氧化物半导体层的同时被去除，可以降低氧化物半导体层中的氢和氢化物的浓度。因此，可以实现氧化物半导体层的稳定性。
可以在氧化物绝缘层上设置保护性绝缘层。在本实施例中，保护性绝缘层398形成在氧化物绝缘层396上。作为该保护性绝缘层398，使用了氮化硅层、氧氮化硅层、氮化铝层、氧氮化铝层等等。
作为保护性绝缘层398，按照如下方式形成氮化硅层，即，将其上形成有氧化物绝缘层396的衬底394加热至100℃至400℃的温度，引入包含高纯度氮的溅射气体(其中氢和水气已从该溅射气体中去除)，并且使用硅靶。仍然在该情况下，按照与氧化物绝缘层396的方式类似的方式，优选地，在该保护性绝缘层398的形成中，去除残留在处理室中的水气。
在形成保护性绝缘层398的情况下，衬底394在形成该保护性绝缘层398的时候被加热至100℃至400℃，由此包含在氧化物半导体层中的氢或水气可被扩散至氧化物绝缘层中。在这种情况下，在形成氧化物绝缘层396之后不是必须执行热处理。
在堆叠作为氧化物绝缘层396的氧化硅层和作为保护性绝缘层398的氮化硅层的情况下，可以使用共同的硅靶在相同处理室中形成该氮化硅层和该氧化硅层。首先，引入包括氧气的气体并使用放置在处理室中的硅靶形成氧化硅层，然后，将溅射气体切换为包含氮气的气体并使用相同的硅靶形成氮化硅层。可以在不暴露至空气的情况下先后形成氧化硅层和氮化硅层；因此，可以防止诸如氢和水气之类的杂质附着到氧化硅层的表面。在这种情况下，在堆叠作为氧化物绝缘层396的氧化硅层和作为保护性绝缘层398的氮化硅层之后，(在100℃至400℃的温度下)执行热处理，用于将包括在氧化物半导体层中的氢或水气扩散至氧化物绝缘层中。
在形成保护性绝缘层后，在空气气氛中，在100℃到200℃(100℃和200℃也包括在内)下，执行热处理一个小时到三十个小时。可以在固定的加热温度下执行该热处理。或者，可以重复地多次执行如下加热温度的变化：加热温度从室温增加至100℃到200℃(100℃和200℃也包括在内)的温度，然后下降至室温。此外，可以在减弱的气压下在形成氧化物绝缘层之前执行该热处理。在减弱的气压下，可以缩短热处理的时间。利用该热处理，能够获得常截止状态的薄膜晶体管。因此，可以增强半导体装置的可靠性。
当在栅极绝缘层上形成氧化物半导体层(其中，将要形成沟道形成区)的同时去除残留在反应气氛中的水气时，可以降低氧化物半导体层中氢和氢化物的浓度。
上述步骤可以用于制造使用电子墨水的显示设备的液晶显示面板、电致发光显示面板、和底板(其上形成薄膜晶体管的衬底)。上述步骤是在400℃或更低的温度下执行的，因此上述步骤可以被应用于使用边长大于1米且厚度为1毫米或更小的玻璃衬底的制造过程。上述步骤均可以在400℃或更低的温度下执行，因此，可以在不消耗太多的能量的情况下制造显示面板。
将上述薄膜晶体管应用于包括在实施例1至6中描述的逻辑电路中的晶体管，由此可以抑制通过晶体管的电荷的泄漏。结果，可以实现消耗功率(储用功率)的减少以及逻辑电路的故障的抑制。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例10)
在本实施例中，将描述包括在实施例1至6描述的任何逻辑电路中的晶体管的示例。具体地，将描述如下晶体管的示例，在该晶体管中，沟道形成区是使用氧化物半导体形成的。
参照图22A至22D，描述本实施例的薄膜晶体管和该薄膜晶体管的制造方法的实施例。
图22A至22D示出了薄膜晶体管的截面结构的示例。在图22D中示出的薄膜晶体管360具有被称为沟道保护型(沟道终止型)的底栅型结构并被称为反交错薄膜晶体管。
尽管使用单栅极薄膜晶体管描述薄膜晶体管360，但是需要时也可以形成包括多个沟道形成区的多栅极薄膜晶体管。
下面将参照图22A至22D描述在衬底320上制造薄膜晶体管360的过程。
首先，在具有绝缘表面的衬底320上形成导电膜，然后，通过第一光刻步骤，形成栅电极层361。注意，可以通过喷墨法形成抗蚀剂掩膜。通过喷墨法形成抗蚀剂掩膜不需要光掩膜，因此降低了制造成本。
可以使用诸如钼、钛、铬、钽、钨、铝、铜、钕和钪之类的金属材料或者包含任何这些金属材料作为其主要成分的合金材料，将栅电极层361形成为具有单层结构或具有叠层结构。
接下来，在栅电极层361上形成栅极绝缘层322。
在本实施例中，通过等离子体CVD法形成厚度小于或等于100nm的氮氧化硅层作为栅极绝缘层322。
接下来，在栅极绝缘层322上形成厚度为2nm至200nm的氧化物半导体层，然后通过第二光刻步骤，将氧化物半导体层加工成岛状氧化物半导体层。在本实施例中，利用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成氧化物半导体层。
在这种情况下，优选地当残留在处理室中的水气被去除时形成氧化物绝缘层。这是因为，可以防止氢、羟基或水气被包含在氧化物半导体层中。
为了去除残留在处理室中的水气，优选地可以使用捕集真空泵。例如，优选地可以使用低温泵、离子泵或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在利用低温泵抽空的处理室中，含有氢原子的化合物(诸如水(H2O))等被去除，由此可以降低形成在处理室中的氧化物绝缘层中的杂质的浓度。
用于沉积氧化物半导体层的溅射气体优选地可以是高纯度气体，在该高纯度气体中，诸如氢、水、羟基或氢化物之类的杂质被减少到大约百万分之几(ppm)或大于十亿分之几(ppb)。
接下来，使氧化物半导体层脱水或脱氢。用于脱水或脱氢的第一热处理的温度高于或等于400℃并且低于或等于750℃，优选地高于或等于400℃并且低于衬底的应变点。此处，衬底被放入电炉中，该电炉是一种热处理装置，在氮气气氛中在450℃下对氧化物半导体层执行热处理1个小时，然后，氧化物半导体层没有被暴露至空气，从而水和氢被阻止进入氧化物半导体层，因此，获得氧化物半导体层332(参见图22A)。
接下来，使用诸如N2O、N2、Ar的气体执行等离子体处理。通过该等离子体处理，去除吸附在氧化物半导体层的暴露的表面的水等。可以使用氧气和氩气的混合气体执行该等离子体处理。
接下来，在栅极绝缘层322和氧化物半导体层332上形成氧化物绝缘层。在此之后，通过第三光刻步骤，形成抗蚀剂掩膜，并选择性地蚀刻氧化物绝缘层以形成氧化物绝缘层366。然后，去除抗蚀剂掩膜。
在本实施例中，作为氧化物绝缘层366，通过溅射法形成厚度为200nm的氧化硅层。沉积中的衬底温度可以高于或等于室温且低于或等于300℃，并且在本实施例中，该温度为100℃。可以在稀有气体(典型地，氩气)气氛、氧气气氛或稀有气体(典型地，氩气)和氧气的混合气氛中通过溅射法形成氧化硅层。作为靶，可以使用氧化硅靶或硅靶。例如，可以在氧气和氮气的气氛中，使用硅靶，通过溅射法来形成氧化硅层。
在这种情况下，优选地当残留在处理室中的水气被去除时形成氧化物绝缘层366。这是因为，可以防止氢、羟基或水气被包含在氧化物半导体层332和氧化物绝缘层366中。
为了去除残留在处理室中的水气，优选地可以使用捕集真空泵。例如，优选地可以使用低温泵、离子泵或者钛升华泵。排气单元可以是设置有冷阱的汽轮泵。在利用低温泵抽空的处理室中，含有氢原子的化合物(诸如水(H2O))等被去除，由此可以降低形成在处理室中的氧化物绝缘层366中的杂质浓度。
用于沉积绝缘层366的溅射气体优选地可以是高纯度气体，在该高纯度气体中，诸如氢、水、羟基或氢化物之类的杂质被减少到大约百万分之几(ppm)或者大约十亿分之几(ppb)。
接下来，在惰性气体气氛中或在氧气气氛中执行第二热处理(优选地在高于或等于200℃且低于或等于400℃的温度下，例如在高于或等于250℃且低于或等于350℃的温度下)。例如，在氮气气氛中在250℃下执行第二热处理1个小时。通过第二热处理，在部分氧化物半导体层(沟道形成区)与氧化物绝缘层366相接触时施加热。
在该实施例中，在氮气气氛或惰性气体气氛中或在减弱的气压下，进一步地对设置有氧化物绝缘层366且被部分暴露的氧化物半导体层332执行热处理。通过在氮气气氛或惰性气体气氛中或在减弱的气压下的热处理，可以降低氧化物半导体层441的未被氧化物绝缘层366覆盖的暴露区域的电阻并且使该区域处于缺氧的状态。也就是，提供n型氧化物半导体层。例如，可以在氮气气氛中在250℃下执行热处理1个小时。
通过在氮气气氛中对设置有氧化物绝缘层366的氧化物半导体层332执行热处理，降低了氧化物半导体层332的暴露区域的电阻。因此，形成了包括具有不同电阻的区域(在图22B中由阴影区域和白色区域表示)的氧化物半导体层362。
接下来，在栅极绝缘层332、氧化物半导体层362和氧化物绝缘层366上形成导电层。在此之后，通过第四光刻步骤，形成抗蚀剂掩膜，并且选择性蚀刻导电层，以形成源电极层365a和漏电极层365b。然后，去除抗蚀剂掩膜(参见图22C)。
作为源电极层365a和漏电极层365b的材料，给出了如下示例：从Al、Cr、Cu、Ta、Ti、Mo和W中选取的元素；包含任何这些元素作为其成分的合金；包含任何这些元素的组合的合金层，等等。该金属导电层可以具有单层结构或者具有包括两个或多个层的叠层结构。
通过上述步骤，在在膜形成之后对所形成的氧化物半导体层执行用于脱水或脱氢的热处理时，氧化物半导体层的电阻被减小了，也就是，该氧化物半导体层变成了n型。在此之后，氧化物绝缘层形成为与氧化物半导体层接触，由此部分氧化物半导体层选择性地处于氧过量的状态。结果，与栅电极层361重叠的沟道形成区363成为i型。此时，具有高于至少沟道形成区363的载流子密度且与源电极层365a重叠的高电阻源区364a，以及具有至少高于沟道形成区363的载流子密度且与漏电极层365b重叠的高电阻漏区364b按照自对准的方式被形成。通过上述步骤，可以完成薄膜晶体管360。
此外，可以在空气气氛中在100℃到200℃(100℃和200℃也包括在内)的温度下执行热处理一个小时到三十个小时。在本实施例中，在150℃下执行热处理十个小时。可以在固定的加热温度下执行该热处理。或者，可以重复地多次执行如下加热温度的变化：加热温度从室温增加至100℃到200℃(100℃和200℃也包括在内)的温度，然后下降至室温。此外，可以在减弱的气压下在形成氧化物绝缘层之前执行该热处理。在减弱的气压下，可以缩短热处理的时间。利用该热处理，将氢气从氧化物半导体层引入到氧化物绝缘层；因此，获得常截止状态的薄膜晶体管。因此，可以增强半导体装置的可靠性。
注意，通过在氧化物半导体层的与漏电极层365b(或者源电极层365a)重叠的部分中形成高电阻漏区364b(或者高电阻源区364a)，可以增强薄膜晶体管的可靠性。具体地，形成高电阻漏区364b可以实现如下结构，在该结构中，传导率从漏电极层经由高电阻漏区364b到沟道形成区363逐步地变化。因此，当在漏电极层365b连接至布线用于提供高电源电压VDD的情况下执行操作时，高电阻漏区用作缓冲器，并且因此，即使当在栅电极层361和漏电极层365b之间施加高电场时也很少可能出现电场的局部集中，这导致晶体管的耐电压性增强。
在源电极层365a、漏电极层365b和氧化物绝缘层366上形成保护性绝缘层323。在本实施例中，利用氮化硅膜形成保护性绝缘层323(参见图22D)。
或者，可以在源电极层365a、漏电极层365b和氧化物绝缘层366上形成氧化物绝缘层，并且可以在氧化物绝缘层上进一步堆叠保护性绝缘层323。
将上述薄膜晶体管应用于包括在实施例1至6中描述的逻辑电路中的晶体管，由此可以抑制通过晶体管的电荷的泄漏。结果，可以实现储用功率的减少以及逻辑电路的故障的抑制。
注意，本实施例的内容或部分内容可以与其它实施例的内容或部分内容或示例的内容或部分内容自由地组合。
(实施例11)
在本实施例中，参照图23A至23F，描述均包括上述任何实施例中描述的逻辑电路的半导体装置的示例。注意，与上述实施例相关的逻辑电路与用于逻辑电路的运行等且安装在电路板上的外部电路相集成；该逻辑电路包括在半导体装置中。
图23A图示了包括上述任何逻辑电路的便携式电脑，该便携式电脑包括主体2201、壳体2202、显示部分2203、键盘2204、等等。
图23B图示了包括上述任何逻辑电路的便携式信息终端设备(PDA)，该便携式信息终端设备包括设置有显示部分2213的主体2211、外部接口2215、操作按钮2214、等等。作为附件，包括用于操作的触笔2212。
图23C图示了作为包括上述任何逻辑电路的电子纸的示例的电子书阅读器2220。电子书阅读器2220包括壳体2221和壳体2223两个壳体。壳体2221和壳体2223通过轴部分2237彼此结合在一起，可以沿该轴部分2237打开和合上电子书阅读器2220。利用这样的结构，可以将电子书阅读器2220用作纸质书。
显示部分2225合并在壳体2221中，而显示部分2227合并在壳体2223中。显示部分2225和显示部分2227可以显示一个图像或者不同的图像。在显示部分彼此显示不同的图像的结构中，例如，右显示部分(图23C中的显示部分2225)可以显示文本，而左显示部分(图23C中的显示部分2227)可以显示图像。
此外，在图23C中，壳体2221设置有操作部分等。例如，壳体2221设置有电源2231、操作键2233、扬声器2235、等等。通过操作键2223，可以翻页。注意，在设置有显示部分的壳体的表面上，也可以设置键盘、指示设备、等等。另外，在壳体的后表面或侧表面上，也可以设置外部连接端子(耳机端子、USB端子、可以连接至诸如AC适配器和USB电缆的各种电缆的端子、等等)、记录介质插入部分、等等。而且，电子书阅读器2220还可以具有电子词典的功能。
电子书阅读器2220可以被配置为进行无线接收和发射。通过无线通信，可以从电子书服务商购买并下载需要的书籍数据等。
注意，电子纸可以用于各个领域中的电子设备，只要它们显示数据。例如，除了电子书(电子书阅读器)，电子纸还可以用于诸如火车之类的交通工具中的海报和广告、诸如信用卡之类的各种卡上的显示、等等。
图23D图示了包括上述任何逻辑电路的移动电话，该移动电话包括壳体2240和壳体2241两个壳体。壳体2241设置有显示面板2242、扬声器2243、麦克风2244、指示设备2246、相机镜头2247、外部连接端子2248、等等。壳体2240设置有对移动电话进行充电的太阳能电池2249、外部存储卡槽2250、等等。天线合并在壳体2241内。
显示面板2242具有触摸面板功能。在图23D中，用虚线示出了多个操作键2245，该多个操作键2245被显示为图像。注意，移动电话包括升压电路，用于将太阳能电池2249输出的电压增大至每个电路所需要的电压。此外，除了上述结构，还可以并入非接触式IC芯片、小型存储器、等等。
显示面板2242的显示方向根据应用模式适当地改变。此外，相机镜头2247和显示面板2242设置在同一个表面上，因此，其可以用作视讯电话。扬声器2243和麦克风2242可以用于视频电话、录音、播放声音、等等，以及语音电话。此外，可以滑动处于图23D示出的状态中的壳体2240和壳体2241，使得壳体2240和壳体2241彼此重叠；因此，可以减少便携式信息终端的尺寸，这使得便携式信息终端适合于携带。
外部连接端子2248可以连接至AC适配器或者诸如USB电缆的各种电缆，这可以实现对移动电话进行充电，并且可以实现移动电话等之间的数据通信。此外，通过将记录介质插入外部存储卡槽2250，可以保存并且移动大量数据。此外，除了上述功能，还可以提供红外通信功能、电势接收功能、等等。
图23E图示了包括上述任何逻辑电路的数字照相机，该数字照相机包括主体2261、显示部分(A)2267、目镜2263、操作开关2264、显示部分(B)2265、电池2266、等等。
图23F图示了包括上述任何逻辑电路的电视机2270，该电视机包括并入在壳体2271中的显示部分2273。显示部分2273可以显示图像。此处，壳体2271由架子2275支撑。
可以通过壳体2271的操作开光或者单独的遥控器2280操作电视机2270。利用遥控器2280的操作键2279来控制频道和音量，使得可以控制显示在显示部分2273上的图像。此外，遥控器2280可以具有显示部分2227，在该显示部分2227中，显示从遥控器2280输出的信息。
注意，电视机2270优选地设置有接收器、调制解调器、等等。利用该接收器，可以接收一般的电视广播。此外，当电视机2270经由调制解调器通过有线或无线连接连接至通信网络时，可以执行单向(从发射器到接收器)数据通信或者双向(在发射器和接收器之间)数据通信。
[示例1]
在本示例中，下面将描述使用试验元件组(也被称为TEG)的断态电流的测量的值。
图24示出了实质上具有L/W＝3μm/10000μm的薄膜晶体管的初始特性，其中，均具有L/W＝3μm/50μm的200个薄膜晶体管并联。图25A示出了俯视图，而图25B示出了部分放大的俯视图。图25B中的点线所包围的区域是具有L/W＝3μm/50μm且Lov＝1.5μm的一个级的薄膜晶体管。为了测量薄膜晶体管的初始特性，在如下条件，即，衬底温度设定为室温，源极和漏极之间的电压(此后，漏极电压或Vd)设定为10V，并且源极和栅极之间的电压(此后，栅极电压或Vg)从-20V变化到+20V，测量源极和漏极之间的电流(此后被称为漏极电流或Id)的变化特性。换句话说，测量Vg-Id特性。注意，图24示出了在-20V至+5V范围内的Vg。
如图24中所示，具有10000μm的沟道宽度W以及1V或10V的Vd的薄膜晶体管具有1×10-13A或更低的断态电流，其小于或等于测量设备(半导体参数分析器，由AgilentTechnologies Inc.制造的Agilent 4156C)的分辨率(100fA)。
描述制造用于测量的薄膜晶体管的方法。
首先，通过CVD法在玻璃衬底上形成氮化硅层作为基膜，并且，在该氮化硅层上形成氮氧化硅层。通过溅射法在该氮氧化硅层上形成钨层作为栅电极层。此处，该栅电极层是通过选择性地蚀刻钨层形成的。
然后，通过CVD法在栅电极层上形成厚度为100nm的氮氧化硅层。
然后，使用基于In-Ga-Zn-O的氧化物半导体靶(In2O3∶Ga2O3∶ZnO的摩尔比率是1∶1∶2)通过溅射法在栅极绝缘层上形成厚度为50nm的氧化物半导体层。此处，通过选择性地蚀刻氧化物半导体层形成岛状氧化物半导体层。
然后，在氮气气氛中，在450℃下，在干净的烤炉中，对氧化物半导体层执行第一热处理一个小时。
接下来，通过溅射法在氧化物半导体层上形成钛层(厚度为150nm)作为源电极层和漏电极层。此处，通过选择性蚀刻形成该源电极层和该漏电极层，使得通过并联均具有3μm的沟道长度L和50μm的沟道宽度W的200个薄膜晶体管实际上地实现L/W＝3μm/10000μm的薄膜晶体管。
接下来，通过溅射法形成厚度为300nm的氧化硅层作为保护性绝缘层，以与氧化物半导体层接触。充当保护性绝缘层的氧化硅层被选择性地蚀刻，由此在栅电极层以及源极和漏电极层上形成开口。在此之后，在氮气气氛中，在250℃下，执行第二热处理一个小时。
然后，在测量Vg-Id特性之前，在150℃下，执行热处理10个小时。
通过上述过程，制造了底栅型薄膜晶体管。
如图24所示，薄膜晶体管具有大约1×10-13A的断态电流的原因是：在上述过程中，可以充分地降低氧化物半导体层中氢的浓度。氧化物半导体的氢浓度是5×1019(原子/立方厘米)或更低，优选地是5×1018(原子/立方厘米)或更低，更优选地是5×1017(原子/立方厘米)或更低。注意，该氧化物半导体中的氢浓度是通过二次离子质谱法(SIMS)测量的。
尽管描述了使用基于In-Ga-Zn-O的氧化物半导体的示例，但是氧化物半导体并且局限于此。也可以采用其它氧化物半导体材料，诸如：基于In-Sn-Zn-O的氧化物半导体，基于Sn-Ga-Zn-O的氧化物半导体，基于Al-Ga-Zn-O的氧化物半导体，基于Sn-Al-Zn-O的氧化物半导体，基于In-Zn-O的氧化物半导体，基于In-Sn-O的氧化物半导体，基于Sn-Zn-O的氧化物半导体，基于Al-Zn-O的氧化物半导体，基于In-O的氧化物半导体，基于Sn-O的氧化物半导体，或基于Zn-O的氧化物半导体。此外，作为氧化物半导体材料，也可以使用混合有2.5wt％至10wt％的AlOx的基于In-Al-Zn-O的氧化物半导体或者混合有2.5wt％至10wt％的SiOx的基于In-Zn-O的氧化物半导体
载流子测量设备所测量的氧化物半导体层的载流子浓度为5×1014/cm3或更低，优选地为5×1012/cm3或更低，更优选地为低于或等于1.45×1010/cm3(硅的固有载流子浓度)。换句话说，可以使氧化物半导体层的载流子浓度尽可能地接近零。
薄膜晶体管还可以具有10nm至1000nm的沟道长度L，这使得电路运行速度提高；并且断态电路极低，这又使得功耗被进一步地降低。
此外，在电路设计中，当薄膜晶体管处于截止状态时，氧化物半导体层可以被认为是绝缘体。
在此之后，评估本示例中制造的薄膜晶体管的断态电流的温度特性。考虑到使用了薄膜晶体管的终端产品的环境阻力和性能维护等，温度特性是重要的。应该理解，少量的变化是优选的，这增大了产品设计的自由度。
对于温度特性，在如下条件下使用恒温腔室获得Vg-Id特性，该条件是：设置有薄膜晶体管的衬底保持在-30℃、0℃、25℃、40℃、60℃、80℃、100℃、以及120℃的各个恒温下，漏极电压设定为6V，并且栅极电压从-20V变化到+20V。
图26A示出在上述温度下测量的且彼此重叠的Vg-Id特性，而图26B示出了图26A中点线所包围的断态电流的范围的放大视图。图表中箭头所示的最右侧曲线是在-30℃处获得的；最左侧曲线是在120℃处获得的；并且，在其它温度处获得的曲线位于这两条曲线之间。难以观察到开态电流的温度依赖性。另一方面，如在图26B的放大视图中清楚示出地，除了在20V的栅极电压附近，其它断态电流在所有温度处均低于或等于1×10-12A(接近测量设备的分辨率)，并且没有观察到其温度依赖性。换句话说，即使是在120℃的高温处，也将断态电流保持为低于或等于1×10-12A，并且，如果沟道宽度W是10000μm，可以看出断态电流相当小。
包括高度纯净化的氧化物半导体的薄膜晶体管几乎没有显示断态电流对温度的依赖性。这也是源于以下实事，即，氧化物半导体具有3eV的能隙并且包括很少本征载流子。此外，源区和漏区处于退化的状态，这也是没有显示温度依赖性的因素。薄膜晶体管的操作主要是由从退化的源区注入到氧化物半导体的载流子引起的，并且上述特性(断态电流对温度的依赖性)可以通过载流子对温度的依赖性来解释。
当利用具有这种极低断态电流的薄膜晶体管来形成逻辑电路时，可以实现储用功率的减少以及逻辑电路的故障的抑制。
本申请基于2009年10月30日向日本专利局提交的日本专利申请序列号2009-250415，其全部内容通过引用结合于此。
附图标记说明
10：逻辑电路，11：输入端子，12：输入端子，13：输出端子，14：主逻辑电路部分，15：晶体管，100：衬底，102：保护性层，104：半导体区，106：元件隔离绝缘层，108a：栅极绝缘层，108b：绝缘层，110a：栅电极层，110b：电极层，112：绝缘层，114a：杂质区，114b：杂质区，116：沟道形成区，118：侧壁绝缘层，120a：高浓度杂质区，120b：高浓度杂质区，122：金属层，124a：金属化合物区，124b：金属化合物区，126：层间绝缘层，128：层间绝缘层，130a：源电极层，130b：漏电极层，130c：电极层，132：绝缘层，134：导电层，136a：电极层，136b：电极层，136c：电极层，136d：栅电极层，138：栅极绝缘层，140：氧化物半导体层，142a：源电极层，142b：漏电极层，144：保护性绝缘层，146：层间绝缘层，148：导电层，150a：电极层，150b：电极层，150c：电极层，150d：电极层，150e：电极层，152：绝缘层，154a：电极层，154b：电极层，154c：电极层，154d：电极层，160：晶体管，164：晶体管，200：逻辑电路，201：与门，202：触发器，211：晶体管，212：晶体管，213：晶体管，214：晶体管，215：晶体管，216：晶体管，221：晶体管，222：晶体管，223：晶体管，224：晶体管，225：晶体管，231：与非门，232：与非门，233：与非门，234：与非门，241：晶体管，242：晶体管，243：晶体管，244：晶体管，251：晶体管，252：晶体管，253：晶体管，320：衬底，322：栅极绝缘层，323：保护性绝缘层，332：氧化物半导体层，360：薄膜晶体管，361：栅电极层，362：氧化物半导体层，363：沟道形成区，364a：源区，364b：漏区，365a：源电极层，365b：漏电极层，366：氧化物绝缘层，390：薄膜晶体管，391：栅电极层，392：氧化物半导体层，393：氧化物半导体层，394：衬底，395a：源电极层，395b：漏电极层，396：氧化物绝缘层，397：栅极绝缘层，398：保护性绝缘层，399：氧化物半导体层，423：开口，450：衬底，452：栅极绝缘层，457：绝缘层，460：薄膜晶体管，461：栅电极层，461a：栅电极层，461b：栅电极层，462：氧化物半导体层，464：布线层，465a：源电极层或漏电极层，465a1：源电极层或漏电极层，465a2：源电极层或漏电极层，465b：源电极层或漏电极层，468：布线层，500：逻辑电路，501：或非门，502：触发器，511：晶体管，512：晶体管，513：晶体管，514：晶体管，521：晶体管，522：晶体管，523：晶体管，600：逻辑电路，601：锁存器，602：触发器，611：晶体管，612：反相器，613：反相器，621：晶体管，622：晶体管，631：晶体管，632：晶体管，800：逻辑电路，801：与门，802：触发器，803：触发器，804：触发器，805：触发器，900：逻辑电路，901：触发器，902：与门，903：控制部分，904：触发器，905：触发器，906：触发器，907：触发器，2201：主体，2202：壳体，2203：显示部分，2204：键盘，2211：主体，2212：触笔，2213：显示部分，2214：操作按钮，2215：外部接口，2220：电子书阅读器，2221：壳体，2223：壳体，2225：显示部分，2227：显示部分，2231：电源，2233：操作键，2235：扬声器，2237：轴部分，2240：壳体，2241：壳体，2242：显示面板，2243：扬声器，2244：麦克风，2245：操作键，2246：指示设备，2247：相机镜头，2248：外部连接端子，2249：太阳能电池，2250：外部存储卡槽，2261：主体，2263：目镜，2264：操作开关，2265：显示部分(B)，2266：电池，2267：显示部分(A)，2270：电视机，2271：壳体，2273：显示部分，2275：架子，2277：显示部分，2279：操作键，2280：遥控器。
Claims (10)
1.一种半导体装置，含有第一时段和第二时段，其中，在所述第一时段，时钟信号被输入，而在所述第二时段，所述时钟信号没有被输入，所述半导体装置包括：
第一晶体管，包括含有硅的半导体区域；以及
第二晶体管，当在所述第二时段内在源极端子和漏极端子之间存在电势差时，所述第二晶体管处于截止状态，
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第二晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5×1019原子/立方厘米或更低，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
2.一种半导体装置，含有第一时段和第二时段，其中，在所述第一时段，使能信号处于高电平，而在所述第二时段，所述使能信号处于低电平，所述半导体装置包括：
与门，其中，所述与门的第一输入端子电连接至使能信号线，并且所述与门的第二输入端子电连接至时钟信号线；以及
触发器，其中，所述触发器的第一输入端子电连接至数据信号线，并且所述触发器的第二输入端子电连接至所述与门的输出端子，
其中所述触发器包括第一晶体管和第二晶体管，当在所述第二时段内源极端子和漏极端子之间存在电势差时，所述第二晶体管处于截止状态，
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5×1019原子/立方厘米或更低，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
3.一种半导体装置，含有第一时段和第二时段，其中，在所述第一时段，使能信号处于低电平，而在所述第二时段，所述使能信号处于高电平，所述半导体装置包括：
或非门，其中，所述或非门的第一输入端子电连接至使能信号线，并且所述或非门的第二输入端子电连接至反相时钟信号线；以及
触发器，其中，所述触发器的第一输入端子电连接至数据信号线，并且所述触发器的第二输入端子电连接至所述或非门的输出端子，
其中所述触发器包括第一晶体管和第二晶体管，当在所述第二时段内源极端子和漏极端子之间存在电势差时，所述第二晶体管处于截止状态，
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5×1019原子/立方厘米或更低，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
4.一种半导体装置，含有第一时段和第二时段，其中，在所述第一时段，使能信号处于高电平，而在所述第二时段，所述使能信号处于低电平，所述半导体装置包括：
锁存器，其中，所述锁存器的第一输入端子电连接至使能信号线，并且所述锁存器的第二输入端子电连接至反相时钟信号线；以及
触发器，其中，所述触发器的第一输入端子电连接至数据信号线，并且所述触发器的第二输入端子电连接至所述锁存器的输出端子，
其中所述触发器包括第一晶体管和第二晶体管，当在源极端子和漏极端子之间存在电势差时，所述第二晶体管处于截止状态，
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5×1019原子/立方厘米或更低，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
5.一种半导体装置，包括：
逻辑电路，所述逻辑电路包含第一晶体管、在所述第一晶体管之上的绝缘层和在所述绝缘层之上的第二晶体管；
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管包括氧化物半导体，所述氧化物半导体含有沟道形成区，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
6.一种半导体装置，包括：
彼此电连接的触发器和与门，所述触发器和所述与门中的至少一个包含第一晶体管、在所述第一晶体管之上的绝缘层和在所述绝缘层之上的第二晶体管；
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管包括氧化物半导体，所述氧化物半导体含有沟道形成区，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
7.一种半导体装置，包括：
彼此电连接的触发器和或非门，所述触发器和所述或非门中的至少一个包含第一晶体管、在所述第一晶体管之上的绝缘层和在所述绝缘层之上的第二晶体管；
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管包括氧化物半导体，所述氧化物半导体含有沟道形成区，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
8.一种半导体装置，包括：
彼此电连接的触发器和锁存器，所述触发器和所述锁存器中的至少一个包含第一晶体管、在所述第一晶体管之上的绝缘层和在所述绝缘层之上的第二晶体管；
其中所述第一晶体管和所述第二晶体管彼此电连接，
其中所述第一晶体管包括含有硅的半导体区域，
其中所述第二晶体管包括氧化物半导体，所述氧化物半导体含有沟道形成区，
其中所述第二晶体管在源极和漏极之间的电压为1V或10V的情况下的每单位沟道宽度的断态电流为1×10-17A/μm或更低，并且
其中所述第二晶体管通过以下步骤形成：
在第一热处理中对所述氧化物半导体进行脱氢；
在所述氧化物半导体之上形成氧化物绝缘层；以及
对所述氧化物绝缘层和所述氧化物半导体进行第二热处理。
9.根据权利要求1-8中的任一项的半导体装置，其中所述氧化物半导体包括铟、锌和不同于铟与锌的金属。
10.根据权利要求9的半导体装置，其中所述金属选自镓、锡和铝。
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