JP2011120222A - 論理回路及び半導体装置 - Google Patents

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Abstract

【課題】クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。
【解決手段】論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。
【選択図】図１

Description

本発明は、論理回路に関する。特に、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する論理回路に関する。また、当該論理回路を有する半導体装置に関する。
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
一般的に、Ｓｉ−ｗａｆｅｒやＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いて作製されたトランジスタを有する回路は、微細加工が進んで動作電圧が小さくなるほど、消費電力が小さくなっていく。
消費電力は、主に、トランジスタのゲート容量、トランジスタ間及び回路ブロック間を接続する配線等に生じる寄生容量の充放電によって消費される動的な電力、並びに、回路が動作していない場合でも消費してしまう静的な電力（以下、待機電力とも呼ぶ）の和になる。
当該消費電力を低減する方法の一つに、クロックゲーティングと呼ばれる技術がある（例えば、特許文献１参照）。クロックゲーティングとは、消費電力を低減するために、ある回路が動作していない期間で当該回路へのクロック信号の供給を停止する技術である。こうすることで、クロック信号が供給される配線の寄生容量等で消費していた電力を低減することができる。
特開２００８−２１９８８２号公報
待機電力は、概ね、動作していない回路（以下、非動作回路）が消費する電力と、トランジスタのリーク電流（一般的に、ゲートソース間電圧＝０Ｖの時にソース−ドレイン間に流れる電流）によって消費される電力とに分けられる。
上述したクロックゲーティングでは、動的な消費電力を低減することはできるが、リーク電流に起因する静的な消費電力を低減することはできない。なお、非動作回路における動的な消費電力としては、クロック信号が供給される配線における寄生容量の充放電などに起因する消費電力が挙げられる。さらに、クロックゲーティングを行う回路においては、非動作回路を構成する各素子の状態が維持される。そのため、トランジスタのリーク電流に起因する消費電力が待機電力に占める割合が高くなる。また、トランジスタのリーク電流によって論理回路が誤動作を起こす確率が高くなる。
上述した課題に鑑み本発明の一態様は、クロックゲーティングを行う論理回路において、リーク電流に起因する待機電力を低減すること又は誤動作を抑制することを課題の一とする。
本発明の一形態は、酸化物半導体中で電子供与体（ドナー）となり得る不純物（水素又は水など）を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル形成領域が形成されるトランジスタを論理回路が有するＮ型トランジスタに適用するものである。
具体的には、酸化物半導体に含まれる水素が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下として、酸化物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア密度を５×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下とした酸化物半導体でチャネル形成領域が形成されるトランジスタによって論理回路が構成されるものである。
当該酸化物半導体のエネルギーギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア密度を５×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下となるようにする。
このように高純度化された酸化物半導体は、トランジスタのチャネル形成領域に用いることで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖの場合において、ゲート電圧が−５Ｖから−２０Ｖの範囲において、ドレイン電流は１×１０−１３［Ａ］以下となるように作用する。すなわち、高純度化された酸化物半導体をトランジスタのチャネル形成領域に適用することによって、リーク電流を大幅に低減することができる。
すなわち、本発明の一態様は、クロック信号が入力される第１の期間と、クロック信号が入力されない第２の期間と、を有する論理回路であって、第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されることを特徴とする論理回路である。
本発明の一態様の論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。
特に、クロックゲーティングが行われる論理回路では、当該論理回路内の状態が長時間維持されることになる。つまり、特定のトランジスタがソース端子及びドレイン端子間に電位差が存在する状態で長時間にわたってオフすることになる。そのようなトランジスタとして当該トランジスタを適用することは、上記効果が大きい。
また、回路全体の消費電力を低減することで、本発明の一態様の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
実施の形態１で説明する論理回路の構成例を示す図。 実施の形態２で説明する論理回路の（Ａ）構成例を示す図、（Ｂ）タイミングチャートの一例を示す図。 （Ａ）、（Ｂ）実施の形態２で説明するＡＮＤゲートの回路構成例を示す図。 実施の形態２で説明する（Ａ）フリップフロップの構成例を示す図、（Ｂ）、（Ｃ）ＮＡＮＤゲートの回路構成例を示す図。 実施の形態３で説明する論理回路の（Ａ）構成例を示す図、（Ｂ）タイミングチャートの一例を示す図。 （Ａ）、（Ｂ）実施の形態３で説明するＮＯＲゲートの回路構成例を示す図 実施の形態４で説明する論理回路の（Ａ）構成例を示す図、（Ｂ）タイミングチャートの一例を示す図。 実施の形態４で説明する論理回路の（Ａ）ラッチの構成例を示す図、（Ｂ）、（Ｃ）インバータの回路構成例を示す図。 実施の形態５で説明する論理回路の構成例を示す図。 実施の形態６で説明する論理回路の構成例を示す図。 実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）〜（Ｈ）実施の形態７で説明するＰ型トランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｇ）実施の形態７で説明するＮ型トランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｄ）実施の形態７で説明するＮ型トランジスタの作製工程の一例を示す断面図。 実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）実施の形態７で説明するＰ型トランジスタ及びＮ型トランジスタの構成例を示す図。 実施の形態８で説明するトランジスタの構成例を示す（Ａ）平面図、（Ｂ）断面図。 （Ａ）〜（Ｅ）実施の形態８で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｅ）実施の形態９で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｄ）実施の形態１０で説明するトランジスタの作製工程の一例を示す断面図。 （Ａ）〜（Ｆ）実施の形態１１で説明する半導体装置の一例を示す図。 実施例１で説明する薄膜トランジスタの一例の初期特性を示す図。 （Ａ）、（Ｂ）実施例１で説明する薄膜トランジスタの一例の評価用素子の上面図。 （Ａ）、（Ｂ）実施例１で説明する薄膜トランジスタの一例の評価用素子のＶｇ−Ｉｄ特性を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、トランジスタのソース端子及びドレイン端子は、トランジスタの構造や動作条件等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが困難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第１端子、ソース端子及びドレイン端子の他方を第２端子と表記し、区別することとする。
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。また、本明細書にて用いる「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、クロックゲーティングが行われる論理回路の一例について説明する。具体的には、クロック信号が入力される期間と、クロック信号が入力されない期間とを有し、該クロック信号を用いて演算処理を行う論理回路の一例について図１を参照しながら説明する。
図１に示す論理回路１０は、パルス信号（ＰＳ）を供給する配線（以下、パルス信号線ともいう）に電気的に接続された第１の入力端子１１と、データ信号（Ｄａｔａ）を供給する配線（以下、データ信号線ともいう）に電気的に接続された第２の入力端子１２と、出力端子１３とを有する。なお、論理回路１０は、パルス信号線を介して、クロック信号（ＣＫ）が供給される期間と、クロック信号が供給されない期間とを有する。すなわち、図１に示す論理回路は、クロックゲーティングが行われる論理回路である。なお、クロック信号の供給がされないとは、クロック信号がハイレベルの電位又はロウレベルの電位に固定され、ハイレベルからロウレベルへ及びロウレベルからハイレベルへと変化する信号が供給されないという意味である。
さらに、図１に示す本実施の形態の論理回路１０は、主要論理回路部１４と、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタ１５と、を有する。なお、主要論理回路部１４は、トランジスタ、容量素子又は抵抗素子などの複数の素子によって構成される。
また、トランジスタ１５のチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されている。すなわち、トランジスタ１５は、キャリアの供与体となる水素を極めて低濃度にまで低下させた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行ったものである。
本実施の形態の論理回路は、クロックゲーティングが行われる論理回路であって、該クロックゲーティングが行われる期間（すなわち、クロック信号が入力されない期間）に渡って、ソース端子及びドレイン端子に電位差を有する状態でオフするトランジスタを有する。当該トランジスタは、酸化物半導体によってチャネル形成領域が構成される。該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０−１３［Ａ］以下にまで低減することが可能である。つまり、当該トランジスタを介した電荷のリークを抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期間における論理回路の誤動作を抑制することが可能になる。
特に、クロックゲーティングが行われる論理回路では、当該論理回路内の状態が長時間維持されることになる。つまり、特定のトランジスタがソース端子及びドレイン端子間に電位差が存在する状態で長時間にわたってオフすることになる。そのようなトランジスタとして当該トランジスタを適用することは、上記効果が大きい。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態２）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＡＮＤゲートと、フリップフロップとを有する論理回路について図２〜図４を参照しながら説明する。
＜論理回路の構成例＞
図２（Ａ）に示す本実施の形態の論理回路２００は、第１の入力端子がイネーブル信号（ＥＮ）を供給する配線（以下、イネーブル信号線ともいう）に電気的に接続され、第２の入力端子がクロック信号（ＣＫ）を供給する配線（以下、クロック信号線ともいう）に電気的に接続されたＡＮＤゲート２０１と、第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子がＡＮＤゲート２０１の出力端子に電気的に接続されたフリップフロップ２０２とを有する。
なお、本実施の形態の論理回路が有するフリップフロップ２０２は、帰還作用を利用して１ビット分のデータを保持できる回路である。また、フリップフロップ２０２の出力信号は、論理回路２００の出力信号となる。
＜論理回路の動作例＞
図２（Ａ）に示した論理回路の動作について図２（Ｂ）に示すタイミングチャートを参照しながら以下に説明する。
期間Ｔ１において、イネーブル信号線は、ハイレベルの信号を供給する配線として機能する。そのため、ＡＮＤゲート２０１の出力信号（ＡＮＤ（Ｏｕｔ））は、クロック信号（ＣＫ）となる。すなわち、フリップフロップ２０２の第２の入力端子にはクロック信号（ＣＫ）が入力される。フリップフロップ２０２は、入力されたクロック信号（ＣＫ）により動作する。具体的には、フリップフロップ２０２は、クロック信号（ＣＫ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ０又はＤ１）を取り込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
期間Ｔ２において、イネーブル信号線は、ロウレベルの信号を供給する配線として機能する。そのため、ＡＮＤゲート２０１の出力信号（ＡＮＤ（Ｏｕｔ））は、ロウレベルの信号となる。すなわち、フリップフロップ２０２の第２の入力端子にはロウレベルの信号が入力される。この時、論理回路の出力信号（Ｏｕｔ）は、データ信号（Ｄ１）を維持する。
期間Ｔ３において、イネーブル信号線は、再度、ハイレベルの信号を供給する配線として機能する。つまり、期間Ｔ１と同様に、フリップフロップ２０２は、クロック信号（ＣＫ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ２又はＤ３）を取り込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ２０２に入力されるクロック信号が制御される。つまり、フリップフロップ２０２に対してクロックゲーティングが行われる論理回路である。
なお、本実施の形態の論理回路は、フリップフロップ２０２に入力されるクロック信号がハイレベルに変化する際にデータを読み込み、クロック１周期の間、読み込んだデータを保持する。したがって、論理回路の出力信号（Ｏｕｔ）は、フリップフロップ２０２が動作している期間Ｔ１又は期間Ｔ３を経過した後も、一時保持される。
＜ＡＮＤゲート及びフリップフロップの回路構成例＞
図２（Ａ）に示した論理回路が有するＡＮＤゲート２０１の具体的な回路構成例を図３（Ａ）、（Ｂ）に示し、フリップフロップ２０２の具体的な回路構成例を図４（Ａ）〜（Ｃ）に示す。
図３（Ａ）に示すＡＮＤゲートは、トランジスタ２１１乃至トランジスタ２１６を有する。なお、トランジスタ２１１、２１４、２１５は、Ｐ型トランジスタであり、トランジスタ２１２、２１３、２１６は、Ｎ型トランジスタである。
トランジスタ２１１は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子が高電源電位（ＶＤＤ）を供給する配線（以下、高電源電位線ともいう）に電気的に接続される。
トランジスタ２１２は、ゲート端子がイネーブル信号線及びトランジスタ２１１のゲート端子に電気的に接続され、第１端子がトランジスタ２１１の第２端子に電気的に接続される。
トランジスタ２１３は、ゲート端子がクロック信号線に電気的に接続され、第１端子がトランジスタ２１２の第２端子に電気的に接続され、第２端子が低電源電位（ＶＳＳ）を供給する配線（以下、低電源電位線ともいう）に電気的に接続される。
トランジスタ２１４は、ゲート端子がクロック信号線及びトランジスタ２１３のゲート端子に電気的に接続され、第１端子が高電源電位線に電気的に接続され、第２端子がトランジスタ２１１の第２端子及びトランジスタ２１２の第１端子に電気的に接続される。
トランジスタ２１５は、ゲート端子がトランジスタ２１１の第２端子、トランジスタ２１２の第１端子及びトランジスタ２１４の第２端子に電気的に接続され、第１端子が高電源電位線に電気的に接続される。
トランジスタ２１６は、ゲート端子がトランジスタ２１１の第２端子、トランジスタ２１２の第１端子、トランジスタ２１４の第２端子及びトランジスタ２１５のゲート端子に電気的に接続され、第１端子がトランジスタ２１５の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＡＮＤゲートでは、トランジスタ２１５の第２端子及びトランジスタ２１６の第１端子が電気的に接続するノードの電位がＡＮＤゲートの出力信号（ＡＮＤ（Ｏｕｔ））として出力される。
また、本明細書において、高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）とは、それぞれを比較したときに高電源電位（ＶＤＤ）が低電源電位（ＶＳＳ）より高くなればどのような電位であってもよい。例えば、低電源電位（ＶＳＳ）として、接地電位又は０Ｖなどを適用し、高電源電位（ＶＤＤ）として、任意の正電位を適用することなどができる。
図３（Ｂ）に示すＡＮＤゲートは、トランジスタ２２１乃至トランジスタ２２５を有する。なお、トランジスタ２２１乃至トランジスタ２２５は、Ｎ型トランジスタである。加えて、トランジスタ２２１乃至トランジスタ２２５は、しきい値電圧が正であるエンハンスメント型トランジスタである。
トランジスタ２２１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される。
トランジスタ２２２は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子がトランジスタ２２１の第２端子に電気的に接続される。
トランジスタ２２３は、ゲート端子がクロック信号線に電気的に接続され、第１端子がトランジスタ２２２の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
トランジスタ２２４は、ゲート端子及び第１端子が高電源電位線に電気的に接続される。
トランジスタ２２５は、ゲート端子がトランジスタ２２１の第２端子及びトランジスタ２２２の第１端子に電気的に接続され、第１端子がトランジスタ２２４の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＡＮＤゲートでは、トランジスタ２２４の第２端子及びトランジスタ２２５の第１端子が電気的に接続するノードの電位がＡＮＤゲートの出力信号（ＡＮＤ（Ｏｕｔ））として出力される。
また、トランジスタ２２１及びトランジスタ２２４は、ゲート端子及び第１端子が高電源電位線に電気的に接続されたエンハンスメント型トランジスタである。そのため、トランジスタ２２１及びトランジスタ２２４は、期間によらずオン状態を維持する。別言すると、トランジスタ２２１及びトランジスタ２２４は、抵抗素子として利用されている。
また、ＡＮＤゲートの第１の入力端子及び第２の入力端子は、可換である。すなわち、上述の説明においてイネーブル信号線に電気的に接続すると規定した端子をクロック信号線に電気的に接続させ、且つクロック信号線に電気的に接続すると規定した端子をイネーブル信号線に電気的に接続させた構成とすることが可能である。
図４（Ａ）に示すフリップフロップは、ＮＡＮＤゲート２３１乃至ＮＡＮＤゲート２３４を有する。
ＮＡＮＤゲート２３１は、第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子がＡＮＤゲートの出力端子に電気的に接続される。
ＮＡＮＤゲート２３２は、第１の入力端子がＮＡＮＤゲート２３１の出力端子に電気的に接続され、第２端子がＡＮＤゲートの出力端子及びＮＡＮＤゲート２３１の第２の入力端子に電気的に接続される。
ＮＡＮＤゲート２３３は、第１の入力端子がＮＡＮＤゲート２３１の出力端子及びＮＡＮＤゲート２３２の第１の入力端子に電気的に接続される。
ＮＡＮＤゲート２３４は、第１の入力端子がＮＡＮＤゲート２３３の出力端子に電気的に接続され、第２の入力端子がＮＡＮＤゲート２３２の出力端子に電気的に接続され、出力端子がＮＡＮＤゲート２３３の第２の入力端子に電気的に接続される。
図４（Ａ）に示すフリップフロップは、Ｄｅｌａｙ型フリップフロップである。なお、本実施の形態のフリップフロップは、Ｑ端子のみを出力端子として利用するＤｅｌａｙ型フリップフロップとしたが、Ｑ端子及びＱＢ端子（ＮＡＮＤゲート２３４の出力端子）の２つの出力端子を有する構成であってもよい。
また、図４（Ａ）に示したフリップフロップは、一例であり、本実施の形態のフリップフロップは当該構成に限定されない。すなわち、本実施の形態のフリップフロップは、帰還作用を利用して１ビットのデータを保持できる回路であればどのような構成でもよい。
図４（Ｂ）、（Ｃ）には、ＮＡＮＤゲート２３１乃至ＮＡＮＤゲート２３４に適用可能な回路の具体例を示す。
図４（Ｂ）に示すＮＡＮＤゲートは、トランジスタ２４１乃至トランジスタ２４４を有する。なお、トランジスタ２４１、２４４は、Ｐ型トランジスタであり、トランジスタ２４２、２４３は、Ｎ型トランジスタである。
トランジスタ２４１は、ゲート端子がＮＡＮＤゲートの第１の入力端子に電気的に接続され、第１端子が高電源電位線に電気的に接続される。
トランジスタ２４２は、ゲート端子がＮＡＮＤゲートの第１の入力端子及びトランジスタ２４１のゲート端子に電気的に接続され、第１端子がトランジスタ２４１の第２端子に電気的に接続される。
トランジスタ２４３は、ゲート端子がＮＡＮＤゲートの第２の入力端子に電気的に接続され、第１端子がトランジスタ２４２の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
トランジスタ２４４は、ゲート端子がＮＡＮＤゲートの第２の入力端子及びトランジスタ２４３のゲート端子に電気的に接続され、第１端子が高電源電位線に電気的に接続され、第２端子がトランジスタ２４１の第２端子及びトランジスタ２４２の第１端子に電気的に接続される。
なお、当該ＮＡＮＤゲートでは、トランジスタ２４１の第２端子、トランジスタ２４２の第１端子及びトランジスタ２４４の第２端子が電気的に接続するノードの電位がＮＡＮＤゲートの出力信号として出力される。
図４（Ｃ）に示すＮＡＮＤゲートは、トランジスタ２５１乃至トランジスタ２５３を有する。なお、トランジスタ２５１乃至トランジスタ２５３は、Ｎ型トランジスタである。加えて、トランジスタ２５１乃至トランジスタ２５３は、しきい値電圧が正であるエンハンスメント型トランジスタである。
トランジスタ２５１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される。
トランジスタ２５２は、ゲート端子がＮＡＮＤゲートの第１の入力端子に電気的に接続され、第１端子がトランジスタ２５１の第２端子に電気的に接続される。
トランジスタ２５３は、ゲート端子がＮＡＮＤゲートの第２の入力端子に電気的に接続され、第１端子がトランジスタ２５２の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＮＡＮＤゲートでは、トランジスタ２５１の第２端子及びトランジスタ２５２の第１端子が電気的に接続するノードの電位がＮＡＮＤゲートの出力信号として出力される。
また、ＮＡＮＤゲートの第１の入力端子及び第２の入力端子は、可換である。すなわち、上述の説明においてＮＡＮＤゲートの第１の入力端子に電気的に接続すると規定した端子をＮＡＮＤゲートの第２の入力端子に電気的に接続させ、且つＮＡＮＤゲートの第２の入力端子に電気的に接続すると規定した端子をＮＡＮＤゲートの第１の入力端子に電気的に接続させた構成とすることが可能である。
本実施の形態の論理回路は、ＮＡＮＤゲート２３１乃至ＮＡＮＤゲート２３４が有するトランジスタ２４２、２４３、２５２、２５３の少なくとも一つのチャネル形成領域が酸化物半導体によって構成される。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０−１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期間における論理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するＡＮＤゲート２０１として、図３（Ｂ）に示したＡＮＤゲートを適用し、フリップフロップ２０２として、図４（Ｃ）に示したＮＡＮＤゲートによって構成されるＤｅｌａｙ型フリップフロップを適用することで、当該論理回路を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらのＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とすることにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化することができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態３）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＯＲゲートと、フリップフロップとを有する論理回路について図５及び図６を参照しながら説明する。
＜論理回路の構成例＞
図５（Ａ）に示す本実施の形態の論理回路５００は、第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子が反転クロック信号（ＣＫＢ）を供給する配線（以下、反転クロック信号線ともいう）に電気的に接続されたＮＯＲゲート５０１と、第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子がＮＯＲゲート５０１の出力端子に電気的に接続されたフリップフロップ５０２とを有する。
なお、本実施の形態の論理回路が有するフリップフロップ５０２は、帰還作用を利用して１ビット分のデータを保持できる回路である。また、フリップフロップ５０２の出力信号は、論理回路５００の出力信号となる。
＜論理回路の動作例＞
図５（Ａ）に示した論理回路の動作について図５（Ｂ）に示すタイミングチャートを参照しながら以下に説明する。
期間Ｔ４において、イネーブル信号線は、ロウレベルの信号を供給する配線として機能する。そのため、ＮＯＲゲート５０１の出力信号（ＮＯＲ（Ｏｕｔ））は、クロック信号（ＣＫ）となる。すなわち、フリップフロップ５０２の第２の入力端子にはクロック信号（ＣＫ）が入力される。フリップフロップ５０２は、入力されたクロック信号（ＣＫ）により動作する。具体的には、フリップフロップ５０２は、クロック信号（ＣＫ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ４又はＤ５）を取り込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
期間Ｔ５において、イネーブル信号線は、ハイレベルの信号を供給する配線として機能する。そのため、ＮＯＲゲート５０１の出力信号（ＮＯＲ（Ｏｕｔ））は、ロウレベルの信号となる。すなわち、フリップフロップ５０２の第２の入力端子にはロウレベルの信号が入力される。この時、論理回路の出力信号（Ｏｕｔ）は、データ信号（Ｄ５）を維持する。
期間Ｔ６において、イネーブル信号線は、再度、ロウレベルの信号を供給する配線として機能する。つまり、期間Ｔ４と同様に、フリップフロップ５０２は、クロック信号（ＣＫ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ６又はＤ７）を取り込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ５０２に入力されるクロック信号が制御される。つまり、フリップフロップ５０２に対してクロックゲーティングが行われる論理回路である。
なお、本実施の形態の論理回路は、フリップフロップ５０２に入力されるクロック信号がハイレベルの時にデータを読み込み、クロック１周期の間、読み込んだデータを保持する。したがって、論理回路の出力信号（Ｏｕｔ）は、フリップフロップ５０２が動作している期間Ｔ４又は期間Ｔ６を経過した後も、一時保持される。
＜ＮＯＲゲート及びフリップフロップの回路構成例＞
図５（Ａ）に示した論理回路が有するＮＯＲゲート５０１の具体的な回路構成例を図６（Ａ）、（Ｂ）に示す。なお、図５（Ａ）に示した論理回路が有するフリップフロップ５０２には、図４（Ａ）に示したＤｅｌａｙ型フリップフロップを適用することが可能である。そのため、ここでは、フリップフロップ５０２の具体的な回路構成例については、前述の説明を援用することとする。以下では、ＮＯＲゲート５０１の具体的な回路構成例について図６（Ａ）、（Ｂ）を参照しながら説明する。
図６（Ａ）に示すＮＯＲゲートは、トランジスタ５１１乃至トランジスタ５１４を有する。なお、トランジスタ５１１、５１２は、Ｐ型トランジスタであり、トランジスタ５１３、５１４は、Ｎ型トランジスタである。
トランジスタ５１１は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子が高電源電位（ＶＤＤ）を供給する配線（以下、高電源電位線ともいう）に電気的に接続される。
トランジスタ５１２は、ゲート端子が反転クロック信号線に電気的に接続され、第１端子がトランジスタ５１１の第２端子に電気的に接続される。
トランジスタ５１３は、ゲート端子が反転クロック信号線及びトランジスタ５１２のゲート端子に電気的に接続され、第１端子がトランジスタ５１２の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
トランジスタ５１４は、ゲート端子がイネーブル信号線及びトランジスタ５１１のゲート端子に電気的に接続され、第１端子がトランジスタ５１２の第２端子及びトランジスタ５１３の第１端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＮＯＲゲートでは、トランジスタ５１２の第２端子、トランジスタ５１３の第１端子及びトランジスタ５１４の第１端子が電気的に接続するノードの電位がＮＯＲゲートの出力信号（ＮＯＲ（Ｏｕｔ））として出力される。
図６（Ｂ）に示すＮＯＲゲートは、トランジスタ５２１乃至トランジスタ５２３を有する。なお、トランジスタ５２１乃至トランジスタ５２３は、Ｎ型トランジスタである。加えて、トランジスタ５２１乃至トランジスタ５２３は、しきい値電圧が正であるエンハンスメント型トランジスタである。
トランジスタ５２１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される。
トランジスタ５２２は、ゲート端子が反転クロック信号線に電気的に接続され、第１端子がトランジスタ５２１の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
トランジスタ５２３は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子がトランジスタ５２１の第２端子及びトランジスタ５２２の第１端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該ＮＯＲゲートでは、トランジスタ５２１の第２端子、トランジスタ５２２の第１端子及びトランジスタ５２３の第１端子が電気的に接続するノードの電位がＮＯＲゲートの出力信号（ＮＯＲ（Ｏｕｔ））として出力される。
また、トランジスタ５２１は、ゲート端子及び第１端子が高電源電位線に電気的に接続されたエンハンスメント型トランジスタである。そのため、トランジスタ５２１は、期間によらずオン状態を維持する。別言すると、トランジスタ５２１は、抵抗素子として利用されている。
また、ＮＯＲゲートの第１の入力端子及び第２の入力端子は、可換である。すなわち、上述の説明においてイネーブル信号線に電気的に接続すると規定した端子を反転クロック信号線に電気的に接続させ、且つ反転クロック信号線に電気的に接続すると規定した端子をイネーブル信号線に電気的に接続させた構成とすることが可能である。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０−１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期間における論理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するＮＯＲゲート５０１として、図６（Ｂ）に示したＮＯＲゲートを適用し、フリップフロップ５０２として、図４（Ｃ）に示したＮＡＮＤゲートによって構成されるＤｅｌａｙ型フリップフロップを適用することで、当該論理回路を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらのＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とすることにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化することができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態４）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ラッチと、フリップフロップとを有する論理回路について図７及び図８を参照しながら説明する。
＜論理回路の構成例＞
図７（Ａ）に示す本実施の形態の論理回路６００は、第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子が反転クロック信号線に電気的に接続されたラッチ６０１と、第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子がラッチ６０１の出力端子に電気的に接続されたフリップフロップ６０２とを有する。
なお、本実施の形態の論理回路が有するフリップフロップ６０２は、帰還作用を利用して１ビット分のデータを保持できる回路である。また、フリップフロップ６０２の出力信号は、論理回路６００の出力信号となる。
また、本実施の形態のラッチ６０１は、データをラッチすることができればどのような構成でもよい。ここでは、第１の入力端子にハイレベルの信号が供給された際に、第２の入力端子に入力される信号の反転信号をラッチして出力する回路をラッチ６０１に適用する。
＜論理回路の動作例＞
図７（Ａ）に示した論理回路の動作について図７（Ｂ）に示すタイミングチャートを参照しながら以下に説明する。
期間Ｔ７において、イネーブル信号線は、ハイレベルの信号を供給する配線として機能する。この時、ラッチ６０１の出力信号（Ｌａｔｃｈ（Ｏｕｔ））は、クロック信号（ＣＫ）となる。すなわち、フリップフロップ６０２の第２の入力端子にはクロック信号（ＣＫ）が入力される。フリップフロップ６０２は、入力されたクロック信号（ＣＫ）により動作する。具体的には、フリップフロップ６０２は、クロック信号（ＣＫ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ８又はＤ９）を取り込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
期間Ｔ８において、イネーブル信号線は、ロウレベルの信号を供給する配線として機能する。この時、ラッチ６０１の出力信号（Ｌａｔｃｈ（Ｏｕｔ））は、ロウレベルを保持する。すなわち、フリップフロップ６０２の第２の入力端子にはロウレベルの信号が入力される。この時、論理回路の出力信号（Ｏｕｔ）は、データ信号（Ｄ９）を維持する。
期間Ｔ９において、イネーブル信号線は、再度、ハイレベルの信号を供給する配線として機能する。つまり、期間Ｔ７と同様に、フリップフロップ６０２は、クロック信号（ＣＫ）がロウレベルからハイレベルに変化する際のデータ信号（Ｄ１０又はＤ１１）を取り込み、クロック信号（ＣＫ）がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ６０２に入力されるクロック信号（ＣＫ）が制御される。つまり、フリップフロップ６０２に対してクロックゲーティングが行われる論理回路である。
なお、本実施の形態の論理回路は、フリップフロップ６０２に入力されるクロック信号がハイレベルの時にデータを読み込み、クロック１周期の間、読み込んだデータを保持する。したがって、論理回路の出力信号（Ｏｕｔ）は、フリップフロップ６０２が動作している期間Ｔ７又は期間Ｔ９を経過した後も、一時保持される。
＜ラッチ及びフリップフロップの回路構成例＞
図７（Ａ）に示した論理回路が有するラッチ６０１の具体的な回路構成例を図８（Ａ）〜（Ｃ）に示す。なお、図７（Ａ）に示した論理回路が有するフリップフロップ６０２には、図４（Ａ）に示したＤｅｌａｙ型フリップフロップを適用することが可能である。そのため、ここでは、フリップフロップ６０２の具体的な回路構成例については、前述の説明を援用することとする。以下では、ラッチ６０１の具体的な回路構成例について図８（Ａ）〜（Ｃ）を参照しながら説明する。
図８（Ａ）に示すラッチは、トランジスタ６１１並びにインバータ６１２及びインバータ６１３を有する。なお、トランジスタ６１１は、Ｎ型トランジスタである。
トランジスタ６１１は、ゲート端子がイネーブル信号線に電気的に接続され、第１端子が反転クロック信号線に電気的に接続される。
インバータ６１２は、入力端子がトランジスタ６１１の第２端子に電気的に接続される。
インバータ６１３は、入力端子がインバータ６１２の出力端子に電気的に接続され、出力端子がトランジスタ６１１の第２端子及びインバータ６１２の入力端子に電気的に接続される。
なお、当該ラッチでは、インバータ６１２の出力信号がラッチの出力信号（Ｌａｔｃｈ（Ｏｕｔ））として出力される。
図８（Ｂ）、（Ｃ）には、インバータ６１２及びインバータ６１３に適用可能な回路の具体例を示す。
図８（Ｂ）に示すインバータは、トランジスタ６２１及びトランジスタ６２２を有する。なお、トランジスタ６２１は、Ｐ型トランジスタであり、トランジスタ６２２は、Ｎ型トランジスタである。
トランジスタ６２１は、ゲート端子がインバータの入力端子に電気的に接続され、第１端子が高電源電位線に電気的に接続される。
トランジスタ６２２は、ゲート端子がインバータの入力端子及びトランジスタ６２１のゲート端子に電気的に接続され、第１端子がトランジスタ６２１の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該インバータでは、トランジスタ６２１の第２端子及びトランジスタ６２２の第１端子が電気的に接続するノードの電位が出力信号として出力される。
図８（Ｃ）に示すインバータは、トランジスタ６３１及びトランジスタ６３２を有する。なお、トランジスタ６３１及びトランジスタ６３２は、Ｎ型トランジスタである。加えて、トランジスタ６３１及びトランジスタ６３２は、しきい値電圧が正であるエンハンスメント型トランジスタである。
トランジスタ６３１は、ゲート端子及び第１端子が高電源電位線に電気的に接続される。
トランジスタ６３２は、ゲート端子がインバータの入力端子に電気的に接続され、第１端子がトランジスタ６３１の第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続される。
なお、当該インバータでは、トランジスタ６３１の第２端子及びトランジスタ６３２の第１端子が電気的に接続するノードの電位が出力信号として出力される。
また、上述した説明ではトランジスタ６１１がＮ型トランジスタである場合について説明したが、トランジスタ６１１をＰ型トランジスタとすることもできる。この場合、イネーブル信号を反転させれば、上述の動作と同様の動作を行うことが可能である。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０−１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期間における論理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するラッチ６０１として、図８（Ｃ）に示したインバータによって構成されるラッチを適用し、フリップフロップ６０２として、図４（Ｃ）に示したＮＡＮＤゲートによって構成されるＤｅｌａｙ型フリップフロップを適用することで、当該論理回路を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらのＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とすることにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化することができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態５）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＡＮＤゲートと、複数のフリップフロップとを有する論理回路について図９を参照しながら説明する。
図９に示す本実施の形態の論理回路８００は、ＡＮＤゲート８０１と、フリップフロップ８０２〜８０４を含むフリップフロップ群８０５とを有する。
ＡＮＤゲート８０１は、第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子がクロック信号線に電気的に接続される。
フリップフロップ８０２は、第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子がＡＮＤゲート８０１の出力端子に電気的に接続される。
フリップフロップ８０３は、第１の入力端子がフリップフロップ８０２の出力端子に電気的に接続され、第２の入力端子がＡＮＤゲート８０１の出力端子に電気的に接続される。
フリップフロップ８０４は、第１の入力端子がフリップフロップ８０３の出力端子に電気的に接続され、第２の入力端子がＡＮＤゲート８０１の出力端子に電気的に接続される。
なお、フリップフロップ８０４の出力信号は、論理回路８００の出力信号（Ｏｕｔ）となる。
また、本実施の形態の論理回路が有するフリップフロップ８０２〜８０４は、帰還作用を利用して１ビット分のデータを保持できる回路である。例えば、図４に示したＤｅｌａｙ型フリップフロップを適用することができる。
本実施の形態の論理回路では、イネーブル信号（ＥＮ）によってフリップフロップ群８０５に入力されるクロック信号が制御される。つまり、フリップフロップ群８０５に対してクロックゲーティングが行われる論理回路である。
また、フリップフロップ群８０５に含まれる２段目以降のフリップフロップは、第１の入力端子が前段のフリップフロップの出力端子に電気的に接続されている。つまり、本実施の形態の論理回路は、クロック信号が入力される期間において、データ信号（Ｄａｔａ）が順次フリップフロップをシフトするシフトレジスタである。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０−１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期間における論理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有するＡＮＤゲート８０１及びフリップフロップ群８０５を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらのＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とすることにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化することができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態では、３つのフリップフロップを有する論理回路について示しているが、本実施の形態の論理回路が有するフリップフロップの個数は３つに限定されない。つまり、本実施の形態の論理回路には、第１のフリップフロップ乃至第ｎ（ｎは自然数）のフリップフロップを有する論理回路も含まれる。なお、当該論理回路が有する第ｋ（ｋは、ｎ以下の自然数）のフリップフロップは、第１の入力端子が第ｋ―１のフリップフロップの出力端子に電気的に接続され、第２の入力端子にＡＮＤゲート８０１の出力端子に電気的に接続される。
また、本実施の形態では、２段目以降のフリップフロップの第１の入力端子に前段のフリップフロップの出力信号が入力される構成を示しているが、本実施の形態の論理回路の構成は、当該構成に限定されない。例えば、論理回路８００の外部からフリップフロップへ信号が入力される構成であってもよい。また、フリップフロップの第１の入力端子が２段前のフリップフロップの出力端子と電気的に接続されるなど、前段以外のフリップフロップの出力端子に電気的に接続される構成であってもよい。さらに、あるフリップフロップの第１の入力端子が他のフリップフロップの出力端子に直接接続されるのではなく、間に他の回路を介していてもよい。
また、本実施の形態の論理回路が有する複数のフリップフロップの回路構成は共通である必要はなく、用途等に応じてフリップフロップ毎に回路構成を変更してもよい。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態６）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＡＮＤゲートと、複数のフリップフロップとを有する論理回路について図１０を参照しながら説明する。
図１０に示す本実施の形態の論理回路９００は、フリップフロップ９０１及びＡＮＤゲート９０２を含む制御部９０３と、フリップフロップ９０４〜９０６を有するフリップフロップ群９０７とを有する。
フリップフロップ９０１は、第１の入力端子が第１のデータ信号（Ｄａｔａ１）を供給する配線（以下、第１のデータ信号線ともいう）に電気的に接続され、第２の入力端子がクロック信号線に電気的に接続される。
ＡＮＤゲート９０２は、第１の入力端子がフリップフロップ９０１の出力端子に電気的に接続され、第２の入力端子がイネーブル信号線に電気的に接続される。
フリップフロップ９０４は、第１の入力端子が第２のデータ信号（Ｄａｔａ２）を供給する配線（以下、第２のデータ信号線ともいう）に電気的に接続され、第２の入力端子がＡＮＤゲート９０２の出力端子に電気的に接続される。
フリップフロップ９０５は、第１の入力端子がフリップフロップ９０４の出力端子に電気的に接続され、第２の入力端子がＡＮＤゲート９０２の出力端子に電気的に接続される。
フリップフロップ９０６は、第１の入力端子がフリップフロップ９０５の出力端子に電気的に接続され、第２の入力端子がＡＮＤゲート９０２の出力端子に電気的に接続される。
なお、フリップフロップ９０６の出力信号は、論理回路９００の出力信号（Ｏｕｔ）となる。
また、本実施の形態の論理回路が有するフリップフロップ９０１、９０４〜９０６は、帰還作用を利用して１ビット分のデータを保持できる回路である。例えば、図４に示したＤｅｌａｙ型フリップフロップを適用することができる。
本実施の形態の論理回路は、第１のデータ信号（Ｄａｔａ１）及びクロック信号によって制御されるフリップフロップ９０１の出力信号、並びにイネーブル信号（ＥＮ）によってフリップフロップ群９０７に入力されるクロック信号が制御される。つまり、フリップフロップ群９０７に対してクロックゲーティングが行われる論理回路である。
また、フリップフロップ群９０７に含まれる２段目以降のフリップフロップは、第１の入力端子が前段のフリップフロップの出力端子に電気的に接続されている。つまり、本実施の形態の論理回路は、クロック信号が入力される期間において、第２のデータ信号（Ｄａｔａ２）が順次フリップフロップをシフトするシフトレジスタである。
本実施の形態の論理回路は、チャネル形成領域が酸化物半導体によって構成されるトランジスタを有する。当該酸化物半導体の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下に制御される。そのため、当該トランジスタのオフ電流を１×１０−１３［Ａ］以下にまで低減することが可能である。つまり、クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期間における論理回路の誤動作を抑制することが可能になる。
さらに、本実施の形態の論理回路が有する制御部９０３及びフリップフロップ群９０７を構成するトランジスタのすべてをＮ型トランジスタとすることができる。これらのＮ型トランジスタを上記のトランジスタ（チャネル形成領域が、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されるトランジスタ）とすることにより、Ｎ型トランジスタのみで構成される論理回路でありながら、低消費電力化することができる。また、論理回路をＮ型トランジスタのみで構成することで、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させることができる。
また、論理回路の消費電力を低減することで、本実施の形態の論理回路を動作させる外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態では、３つのフリップフロップを有するフリップフロップ群９０７について示しているが、本実施の形態のフリップフロップ群９０７が有するフリップフロップの個数は３つに限定されない。つまり、本実施の形態の論理回路には、フリップフロップ群が第１のフリップフロップ乃至第ｎ（ｎは自然数）のフリップフロップを有する論理回路も含まれる。なお、当該フリップフロップ群が有する第ｋ（ｋは、ｎ以下の自然数）のフリップフロップは、第１の入力端子が第ｋ―１のフリップフロップの出力端子に電気的に接続され、第２の入力端子にＡＮＤゲート９０２の出力端子に電気的に接続される。
また、本実施の形態では、フリップフロップ群９０７が有する２段目以降のフリップフロップの第１の入力端子に前段のフリップフロップの出力信号が入力される構成を示しているが、本実施の形態のフリップフロップ群の構成は、当該構成に限定されない。例えば、論理回路９００の外部からフリップフロップへ信号が入力される構成であってもよい。また、フリップフロップの第１の入力端子が２段前のフリップフロップの出力端子と電気的に接続されるなど、前段以外のフリップフロップの出力端子に電気的に接続される構成であってもよい。さらに、あるフリップフロップの第１の入力端子が他のフリップフロップの出力端子に直接接続されるのではなく、間に他の回路を介していてもよい。
また、本実施の形態の論理回路が有する複数のフリップフロップの回路構成は共通である必要はなく、用途等に応じてフリップフロップ毎に回路構成を変更してもよい。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態７）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例について説明する。具体的には、当該論理回路が有するＰ型トランジスタとして、半導体材料を含む基板を用いて形成されるトランジスタを適用し、Ｎ型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用する例を示す。
＜構成例＞
本実施の形態の論理回路が有するＰ型トランジスタ及びＮ型トランジスタを図１１に示す。
図１１に示すＰ型トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極層１１０ａと、不純物領域１１４ａと電気的に接続するソース電極層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン電極層１３０ｂとを有する。
なお、ゲート電極層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂを有し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極層１３０ａ、ドレイン電極層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一方と電気的に接続されている。つまり、ソース電極層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン電極層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
また、後述するＮ型トランジスタ１６４の下層には、ゲート絶縁層１０８ａと同一材料からなる絶縁層１０８ｂ、ゲート電極層１１０ａと同一材料からなる電極層１１０ｂ、並びにソース電極層１３０ａ及びドレイン電極層１３０ｂと同一材料からなる電極層１３０ｃが設けられている。
図１１に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極層１４２ａと、ドレイン電極層１４２ｂとを有する。
ここで、ゲート電極層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート電極層１３６ｄと同様に、Ｐ型トランジスタ１６０が有する、ソース電極層１３０ａに接する電極層１３６ａ及びドレイン電極層１３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層１３６ｃが形成されている。
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極層１４２ａ及びドレイン電極層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース電極層１４２ａに接する電極層１５０ｄ、ドレイン電極層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３６ｃに接する電極層１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３［Ａ］以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のオフ電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
本実施の形態で示すＰ型トランジスタ１６０が有するソース電極層１３０ａは、上層領域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続している。そのため、Ｐ型トランジスタ１６０のソース電極層１３０ａは、これらの導電層を適宜形成することにより、上層領域に設けられたＮ型トランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。また、Ｐ型トランジスタが有するドレイン電極層１３０ｂについても同様に、上層領域に設けられたＮ型トランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図１１には図示していないが、Ｐ型トランジスタ１６０が有するゲート電極層１１０ａが、上層領域に設けられた電極層を介して、Ｎ型トランジスタ１６４が有する電極層のいずれかと電気的に接続する構成にすることもできる。
同様に、本実施の形態で示すＮ型トランジスタ１６４が有するソース電極層１４２ａは、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そのため、Ｎ型トランジスタ１６４のソース電極層１４２ａは、これらの導電層を適宜形成することにより、下層領域に設けられたＰ型トランジスタ１６０のゲート電極層１１０ａ、ソース電極層１３０ａ、又はドレイン電極層１３０ｂと電気的に接続させることが可能である。なお、図１１には図示していないが、Ｎ型トランジスタ１６４が有するゲート電極層１３６ｄ又はドレイン電極層１４２ｂが、下層領域に設けられた電極層を介して、Ｐ型トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもできる。
上述したＰ型トランジスタ１６０及びＮ型トランジスタ１６４をそれぞれ複数設けることによって、実施の形態１乃至６に示した論理回路を構成することができる。なお、当該論理回路が有するＮ型トランジスタ１６４の全てを酸化物半導体を用いて形成されるトランジスタとする必要はなく、各トランジスタに求められる特性に応じて、適宜変更することが可能である。例えば、高速動作が求められるＮ型トランジスタとして、半導体材料を含む基板を用いて形成されるトランジスタを適用し、リーク電流を低減することが求められるＮ型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用することが可能である。
＜作製工程例＞
次に、Ｐ型トランジスタ１６０及びＮ型トランジスタ１６４の作製方法の一例について説明する。以下では、はじめにＰ型トランジスタ１６０の作製方法について図１２を参照しながら説明し、その後、Ｎ型トランジスタ１６４の作製方法について図１３および図１４を参照しながら説明する。
まず、半導体材料を含む基板１００を用意する（図１２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図１２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１２（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、ゲート電極層１１０ａを形成する（図１２（Ｃ）参照）。
次に、ゲート電極層１１０ａを覆う絶縁層１１２を形成する（図１２（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図１２（Ｃ）参照）。なお、ここではｐ型トランジスタを形成するために硼素やアルミニウムを添加しているが、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図１２（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図１２（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極層１１０ａの上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
次に、ゲート電極層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図１２（Ｅ）参照）。ここでも、Ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。その後、上記絶縁層を除去し、ゲート電極層１１０ａ、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図１２（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図１２（Ｆ）参照）。なお、ゲート電極層１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極層１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図１２（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース電極層１３０ａ、ドレイン電極層１３０ｂを形成する（図１２（Ｈ）参照）。ソース電極層１３０ａ及びドレイン電極層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、ソース電極層１３０ａ及びドレイン電極層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極層１３０ａ及びドレイン電極層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース電極層１３０ａ及びドレイン電極層１３０ｂのみを示しているが、この工程において、配線として機能する電極層（例えば、図１１における電極層１３０ｃ）などをあわせて形成することができる。ソース電極層１３０ａ及びドレイン電極層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたＰ型トランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した論理回路を提供することができる。また、上記工程と同様の工程によって、半導体材料を含む基板１００を用いたＮ型トランジスタも形成することが可能である。すなわち、上述した工程において、半導体領域に添加する不純物元素をリン（Ｐ）やヒ素（Ａｓ）などの不純物元素に変更することによって、Ｎ型トランジスタを形成することができる。
次に、図１３および図１４を用いて、層間絶縁層１２８上にＮ型トランジスタ１６４を作製する工程について説明する。なお、図１３および図１４は、層間絶縁層１２８上の各種電極層や、Ｎ型トランジスタ１６４などの作製工程を示すものであるから、Ｎ型トランジスタ１６４の下部に存在するＰ型トランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１３０ｃ上に絶縁層１３２を形成する（図１３（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、および電極層１３０ｃにまで達する開口を形成する。この際、後にゲート電極層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図１３（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを形成する（図１３（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図１３（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
さらに、８５℃、２×１０６（Ｖ／ｃｍ）、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図１３（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極層及びドレイン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成する（図１３（Ｆ）参照）。ソース電極層１４２ａ及びドレイン電極層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極層１４２ａの下端部と、ドレイン電極層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極層１４２ａの間、又は酸化物半導体層１４０とドレイン電極層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図１３（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該処理室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ｐｐｍ程度（望ましくは、数ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図１４（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図１４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図１４（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄを形成する（図１４（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でＮ型トランジスタ１６４を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下となり、また、Ｎ型トランジスタ１６４のオフ電流は、室温において１×１０−１３［Ａ］以下となる。このような、優れた特性のＮ型トランジスタ１６４を実施の形態１乃至６に示した論理回路に適用することによって、当該論理回路の待機電力を低減すること及び論理回路の誤動作を抑制することが可能になる。
＜変形例＞
図１５乃至図１８には、Ｎ型トランジスタ１６４の構成の変形例を示す。なお、図１５乃至図１８において、トランジスタ１６０の構成は図１１に示す構成と同様である。
図１５には、酸化物半導体層１４０の下にゲート電極層１３６ｄを有し、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面において接する構成のＮ型トランジスタ１６４を示す。
図１５に示す構成と図１１に示す構成の大きな相違点として、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図１１に示す構成では、酸化物半導体層１４０の上側表面において、ソース電極層１４２ａ及びドレイン電極層１４２ｂと接するのに対して、図１５に示す構成では、酸化物半導体層１４０の下側表面において、ソース電極層１４２ａ及びドレイン電極層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１１と同様である。
具体的には、図１５に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、Ｎ型トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
図１６には、酸化物半導体層１４０の上にゲート電極層１３６ｄを有するＮ型トランジスタ１６４を示す。ここで、図１６（Ａ）は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図１６（Ｂ）は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
図１１又は図１５に示す構成と図１６に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極層１３６ｄを有する点である。また、図１６（Ａ）に示す構成と図１６（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１１などと同様である。
具体的には、図１６（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極層１３６ｄと、を有する。
また、図１６（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０、ソース電極層１４２ａ、及びドレイン電極層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。
なお、図１６に示す構成では、図１１に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図１１などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図１７には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極層１３６ｄを有する構成のＮ型トランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。
図１７（Ａ）に示す構成と図１７（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１１などと同様である。
具体的には、図１７（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図１７（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、を有する。
なお、図１７に示す構成においても、図１１に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１８には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極層１３６ｄを有する構成のＮ型トランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。
図１８（Ａ）に示す構成と図１８（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１１などと同様である。
具体的には、図１８（Ａ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極層１４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。
また、図１８（Ｂ）に示すＮ型トランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。
なお、図１８に示す構成においても、図１１に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
本実施の形態では、Ｐ型トランジスタ１６０上にＮ型トランジスタ１６４を積層して形成する例について説明したが、Ｐ型トランジスタ１６０及びＮ型トランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にＰ型トランジスタ及びＮ型トランジスタを形成することができる。さらに、Ｐ型トランジスタ１６０と、Ｎ型トランジスタ１６４とを重畳して設けても良い。
上述したＮ型トランジスタ１６４を実施の形態１乃至６に示した論理回路が有するＮ型トランジスタに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制することができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制することが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態８）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄膜トランジスタの一例について説明する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図１９及び図２０を用いて説明する。
図１９（Ａ）、（Ｂ）に薄膜トランジスタの平面及び断面構造の一例を示す。図１９（Ａ）、（Ｂ）に示す薄膜トランジスタ４６０は、トップゲート構造の薄膜トランジスタである。
図１９（Ａ）はトップゲート構造の薄膜トランジスタ４６０の平面図であり、図１９（Ｂ）は図１９（Ａ）の線Ｄ１−Ｄ２における断面図である。
薄膜トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲート電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続している。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁層４５２に設けられた開口において配線層と電気的に接続する。
以下、図２０（Ａ）乃至（Ｅ）を用い、基板４５０上に薄膜トランジスタ４６０を作製する工程を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形成する。基板４５０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、基板４５０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタガスとしては、酸素又は、酸素及びアルゴンの混合ガスを用いることが可能である。
例えば、純度が６Ｎであり、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコン層を成膜するためのターゲットとして用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ましい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜し絶縁層４５７に含まれる不純物の濃度を低減できる。
絶縁層４５７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。
次いで、絶縁層４５７上に、導電層を形成し、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図２０（Ａ）参照）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断されて示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する２層構造、Ｔｉ層と、そのＴｉ層上に重ねてアルミニウム層を積層し、さらにその上にＴｉ層を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた層、合金層、もしくは窒化層を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパッタリング法により膜厚１５０ｎｍのチタン層を形成する。
次いで、絶縁層４５７及びソース電極層又はドレイン電極層４６５ａ１、４６５ａ２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層を形成する。
次に、第２のフォトリソグラフィ工程により島状の酸化物半導体層４６２に加工する（図２０（Ｂ）参照）。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体層を成膜する。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４５０上に酸化物半導体層を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。また、酸化物半導体層成膜時に基板を加熱してもよい。
酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体層を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によって酸化物半導体層４６２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４５７及び酸化物半導体層４６２上に、導電層を形成し、第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマスクを除去する（図２０（Ｃ）参照）。ソース電極層又はドレイン電極層４６５ｂ、配線層４６８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程で形成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８としてスパッタリング法により膜厚１５０ｎｍのチタン層を形成する。本実施の形態は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂに同じチタン層を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ層を用いて、酸化物半導体層４６２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ、及び配線４６８上にゲート絶縁層４５２を形成する。
ゲート絶縁層４５２としては、プラズマＣＶＤ法又はスパッタリング法等を用いて形成される、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層の単層又は積層を適用することができる。なお、ゲート絶縁層４５２中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３を形成する（図２０（Ｄ）参照）。図示しないが開口４２３の形成時にソース電極層又はドレイン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極層又はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気的に接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電層を形成した後、第５のフォトリソグラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料の単層又は積層を適用することができる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としてスパッタリング法により膜厚１５０ｎｍのチタン層を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、薄膜トランジスタ４６０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６２を有する薄膜トランジスタ４６０を形成することができる（図２０（Ｅ）参照）。
また、薄膜トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソース電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層又はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
上記のように酸化物半導体層を成膜する際に、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体層の安定化を図ることができる。
上述した薄膜トランジスタを実施の形態１乃至６に示した論理回路が有するトランジスタに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制することができる。その結果、論理回路の消費電力（待機電力）を低減すること及び論理回路の誤動作を抑制することが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態９）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄膜トランジスタの一例について説明する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図２１を用いて説明する。
図２１（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一例を示す。図２１（Ａ）乃至（Ｅ）に示す薄膜トランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３９０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタを形成することができる。
以下、図２１（Ａ）乃至（Ｅ）を用い、基板３９４上に薄膜トランジスタ３９０を作製する工程を説明する。
まず、絶縁表面を有する基板３９４上に導電層を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３９１を形成する。形成されたゲート電極層３９１の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。一般に、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁層を基板３９４とゲート電極層３９１との間に設けてもよい。下地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一又は複数の膜による積層構造により形成することができる。
また、ゲート電極層３９１としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料の単層又は積層を適用することができる。
例えば、ゲート電極層３９１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層が積層された２層構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された２層構造、窒化チタン層とモリブデン層とが積層された２層構造、又は窒化タングステン層とタングステン層とが積層された２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とが積層された構造とすることが好ましい。なお、透光性を有する導電層を用いてゲート電極層を形成することもできる。透光性を有する導電層としては、透光性導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ゲート絶縁層３９７としては、プラズマＣＶＤ法又はスパッタリング法等を用いて形成される、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層の単層又は積層を適用することができる。なお、ゲート絶縁層３９７中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層３９７を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層３９７は、ゲート電極層３９１側から窒化シリコン層と酸化シリコン層が積層された構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする。
また、ゲート絶縁層３９７、酸化物半導体層３９３に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層３９１が形成された基板３９４、又はゲート絶縁層３９７までが形成された基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、酸化物絶縁層３９６の成膜前に、ソース電極層３９５ａ及びドレイン電極層３９５ｂまで形成した基板３９４にも同様に行ってもよい。
次いで、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層３９３を形成する（図２１（Ａ）参照）。
なお、酸化物半導体層３９３をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体層３９３はスパッタリング法により成膜する。酸化物半導体層３９３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を用いる。本実施の形態では、酸化物半導体層３９３をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層３９３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体層３９３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ］の組成比を有するターゲットを用いることもできる。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻密な層となる。
減圧状態に保持された処理室内に基板を保持し、基板を室温以上４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板３９４上に酸化物半導体層３９３を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体層３９３を成膜する際の基板温度は室温以上４００℃未満とすることができる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁層を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属層を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料層を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層３９９に加工する（図２１（Ｂ）参照）。また、島状の酸化物半導体層３９９を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層３９７にコンタクトホールを形成する場合、その工程は酸化物半導体層３９９の形成時に行うことができる。
なお、ここでの酸化物半導体層３９３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電層を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電層を形成する。導電層をスパッタリング法や真空蒸着法で形成すればよい。導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金層等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層が積層される２層構造、Ｔｉ層と、そのＴｉ層上に重ねてアルミニウム層が積層され、さらにその上にＴｉ層が積層される３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた層、合金層、もしくは窒化層を用いてもよい。
第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３９５ａ、ドレイン電極層３９５ｂを形成した後、レジストマスクを除去する（図２１（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
なお、導電層のエッチングの際に、酸化物半導体層３９９は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ層を用いて、酸化物半導体層３９９にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３９５ａ、ドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する酸化物絶縁層３９６を形成する（図２１（Ｄ）参照）。本実施の形態では、酸化物半導体層３９９がソース電極層３９５ａ、ドレイン電極層３９５ｂと重ならない領域において、酸化物半導体層３９９と酸化物絶縁層３９６とが接するように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース電極層３９５ａ、ドレイン電極層３９５ｂまで形成された基板３９４を室温以上１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により酸化シリコン層を成膜する。膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン層を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜することが好ましい。酸化物半導体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁層３９６に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多く含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中に含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３９２を有する薄膜トランジスタ３９０を形成することができる（図２１（Ｅ）参照）。
上記のように酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体層の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９８を酸化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などを用いる。
保護絶縁層３９８として、酸化物絶縁層３９６まで形成された基板３９４を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化物絶縁層３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３９８を成膜することが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃〜４００℃に基板３９４を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させることができる。この場合上記酸化物絶縁層３９６の形成後に加熱処理を行わなくてもよい。
酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この場合、酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理（温度１００℃乃至４００℃）を行うとよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用いた表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用いることができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するために多大なエネルギーを消費しないで済む。
上述した薄膜トランジスタを実施の形態１乃至６に示した論理回路が有するトランジスタに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制することができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制することが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態１０）
本実施の形態では、実施の形態１乃至６に示した論理回路が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄膜トランジスタの一例について説明する。
本実施の形態の薄膜トランジスタ及びその作製方法の一形態を、図２２を用いて説明する。
図２２（Ａ）乃至（Ｄ）に薄膜トランジスタの断面構造の一例を示す。図２２（Ｄ）に示す薄膜トランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図２２（Ａ）乃至（Ｄ）を用い、基板３２０上に薄膜トランジスタ３６０を作製する工程を説明する。
まず、絶縁表面を有する基板３２０上に導電層を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層３６１としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料の単層又は積層を適用することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体層を成膜することが好ましい。酸化物半導体層に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
酸化物半導体層を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３３２を得る（図２２（Ａ）参照）。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化珪素層をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素層のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素混合雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素層を形成することができる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜することが好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁層３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、数ｐｐｍ程度、数ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱される。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導体層３３２を、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、酸素欠乏状態となり低抵抗化、即ちＮ型化することができる。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処理によって、酸化物半導体層３３２の露出領域は低抵抗化し、抵抗の異なる領域（図２２（Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次いで、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導電層を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、レジストマスクを除去する（図２２（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金層等が挙げられる。また、金属導電層は、単層構造でも、２層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行うと同時に酸化物半導体層が低抵抗化、即ちＮ型化する。その後、酸化物半導体層に接する酸化物絶縁層を成膜することにより酸化物半導体層の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域３６３は、Ｉ型となる。この時、少なくともチャネル形成領域３６３に比べてキャリア密度が高く、ソース電極層３６５ａに重なる高抵抗ソース領域３６４ａと、少なくともチャネル形成領域３６３に比べてキャリア密度が高く、ドレイン電極層３６５ｂに重なる高抵抗ドレイン領域３６４ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタ３６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域３６４ｂ（及び高抵抗ソース領域３６４ａ）を形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域３６４ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域３６４ｂ、チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層３６５ｂに高電源電位ＶＤＤを供給する配線を接続して動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じにくく、トランジスタの耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶縁層３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素層を用いて形成する（図２２（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
上述した薄膜トランジスタを実施の形態１乃至６に示した論理回路が有するトランジスタに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制することができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制することが可能になる。
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容若しくは該内容の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態１１）
本実施の形態では、上記実施の形態で得られる論理回路を搭載した半導体装置の例について図２３を用いて説明する。なお、上記実施の形態に係る論理回路は、該論理回路を動作させる外部回路などともに集積化されて回路基板などに実装され、各半導体装置の内部に搭載されることになる。
図２３（Ａ）は、上述した論理回路を有するノート型のパーソナルコンピュータを示す図であり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４などによって構成されている。
図２３（Ｂ）は、上述した論理回路を有する携帯情報端末（ＰＤＡ）を示す図であり、本体２２１１には表示部２２１３と、外部インターフェイス２２１５と、操作ボタン２２１４等が設けられている。また操作用の付属品としてスタイラス２２１２がある。
図２３（Ｃ）は、上述した論理回路を有する電子ペーパーの一例として、電子書籍２２２０を示す図である。電子書籍２２２０は、筐体２２２１および筐体２２２３の２つの筐体で構成されている。筐体２２２１および筐体２２２３は、軸部２２３７により一体とされており、該軸部２２３７を軸として開閉動作を行うことができる。このような構成により、電子書籍２２２０は、紙の書籍のように用いることが可能である。
筐体２２２１には表示部２２２５が組み込まれ、筐体２２２３には表示部２２２７が組み込まれている。表示部２２２５および表示部２２２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２３（Ｃ）では表示部２２２５）に文章を表示し、左側の表示部（図２３（Ｃ）では表示部２２２７）に画像を表示することができる。
また、図２３（Ｃ）では、筐体２２２１に操作部などを備えた例を示している。例えば、筐体２２２１は、電源２２３１、操作キー２２３３、スピーカー２２３５などを備えている。操作キー２２３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２２２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２２２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
図２３（Ｄ）は、上述した論理回路を有する携帯電話機を示す図である。当該携帯電話機は、筐体２２４０および筐体２２４１の二つの筐体で構成されている。筐体２２４１は、表示パネル２２４２、スピーカー２２４３、マイクロフォン２２４４、ポインティングデバイス２２４６、カメラ用レンズ２２４７、外部接続端子２２４８などを備えている。また、筐体２２４０は、当該携帯電話機の充電を行う太陽電池セル２２４９、外部メモリスロット２２５０などを備えている。また、アンテナは筐体２２４１内部に内蔵されている。
表示パネル２２４２はタッチパネル機能を備えており、図２３（Ｄ）には映像表示されている複数の操作キー２２４５を点線で示している。なお、当該携帯電話は、太陽電池セル２２４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル２２４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２２４２と同一面上にカメラ用レンズ２２４７を備えているため、テレビ電話が可能である。スピーカー２２４３およびマイクロフォン２２４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２２４０と筐体２２４１はスライドし、図２３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２２４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット２２５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図２３（Ｅ）は、上述した論理回路を有するデジタルカメラを示す図である。当該デジタルカメラは、本体２２６１、表示部（Ａ）２２６７、接眼部２２６３、操作スイッチ２２６４、表示部（Ｂ）２２６５、バッテリー２２６６などによって構成されている。
図２３（Ｆ）は、上述した論理回路を有するテレビジョン装置を示す図である。テレビジョン装置２２７０では、筐体２２７１に表示部２２７３が組み込まれている。表示部２２７３により、映像を表示することが可能である。なお、ここでは、スタンド２２７５により筐体２２７１を支持した構成を示している。
テレビジョン装置２２７０の操作は、筐体２２７１が備える操作スイッチや、別体のリモコン操作機２２８０により行うことができる。リモコン操作機２２８０が備える操作キー２２７９により、チャンネルや音量の操作を行うことができ、表示部２２７３に表示される映像を操作することができる。また、リモコン操作機２２８０に、当該リモコン操作機２２８０から出力する情報を表示する表示部２２７７を設ける構成としてもよい。
なお、テレビジョン装置２２７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
本実施例では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説明する。
図２４にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、実効的にはＬ／Ｗ＝３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、上面図を図２５（Ａ）に示し、その一部を拡大した上面図を図２５（Ｂ）に示す。図２５（Ｂ）の点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜トランジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソース−ゲート間電圧（以下、ゲート電圧またはＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。なお、図２４では、Ｖｇを−２０Ｖ〜＋５Ｖまでの範囲で示している。
図２４に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及び１０Ｖにおいてオフ電流は１×１０−１３［Ａ］以下となっており、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。
測定した薄膜トランジスタの作製方法について説明する。
まず、ガラス基板上に下地膜として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層上に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極層としてスパッタ法によりタングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート電極層を形成した。
次に、ゲート電極層上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素層を形成した。
次に、ゲート絶縁層上に、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲット（モル数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚さ５０ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、島状の酸化物半導体層を形成した。
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の熱処理を行った。
次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン層（厚さ１５０ｎｍ）をスパッタ法により形成した。ここで、ソース電極層及びドレイン電極層を選択的にエッチングし、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍとし、２００個を並列とすることで、実効的にＬ／Ｗ＝３μｍ／１００００μｍとなるようにした。
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により酸化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。その後、窒素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
そして、Ｖｇ−Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
図２４に示すように薄膜トランジスタが、１×１０−１３［Ａ］程度であるのは、上記作製工程において酸化物半導体層中における水素濃度を十分に低減できたためである。酸化物半導体層中の水素濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、さらに好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下とする。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他の酸化物半導体材料、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いることができる。また、酸化物半導体材料として、ＡｌＯｘを２．５〜１０ｗｔ％混入したＩｎ−Ａｌ−Ｚｎ−Ｏ系や、ＳｉＯｘを２．５〜１０ｗｔ％混入したＩｎ−Ｚｎ−Ｏ系を用いることもできる。
また、キャリア測定機で測定される酸化物半導体層のキャリア密度は、５×１０１４／ｃｍ３以下、さらに好ましくは５×１０１２／ｃｍ３以下、さらに好ましくはシリコンの真性キャリア密度１．４５×１０１０／ｃｍ３と同等、もしくはそれ以下である。即ち、酸化物半導体層のキャリア密度は、限りなくゼロに近くすることができる。
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消費電力化も図ることができる。
また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。
続いて、本実施例で作製した薄膜トランジスタに対してオフ電流の温度特性を評価した。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度が増す。
温度特性は、恒温槽を用い、−３０、０、２５、４０、６０、８０、１００、及び１２０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、ドレイン電圧を６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶｇ−Ｉｄ特性を取得した。
図２６（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きしたものであり、点線で囲むオフ電流の領域を拡大したものを図２６（Ｂ）に示す。図中の矢印で示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電流は拡大図の図２６（Ｂ）においても明らかであるように、ゲート電圧が２０Ｖ近傍を除いて、全ての温度で測定機の分解能近傍の１×１０−１２［Ａ］以下となっており、温度依存性も見えていない。すなわち、１２０℃の高温においても、オフ電流が１×１０−１２［Ａ］以下を維持しており、実効的なチャネル幅Ｗが１００００μｍであることを考慮すると、オフ電流が非常に小さいことがわかる。
高純度化された酸化物半導体を用いた薄膜トランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、真性キャリアが極めて少ないことに起因する。また、ソース領域及びドレイン領域は縮退した状態にあるのでやはり温度依存性が現れない要因となっている。薄膜トランジスタの動作は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存性無し）を説明することができる。
このようにオフ電流値が極めて小さい薄膜トランジスタを用いて、論理回路を構成した場合、当該論理回路の待機電力を低減すること又は当該論理回路の誤動作を抑制することができる。
１０ 論理回路
１１ 入力端子
１２ 入力端子
１３ 出力端子
１４ 主要論理回路部
１５ トランジスタ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ 絶縁層
１１０ａ ゲート電極層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極層
１３０ｂ ドレイン電極層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート電極層
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６４ トランジスタ
２００ 論理回路
２０１ ＡＮＤゲート
２０２ フリップフロップ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２１５ トランジスタ
２１６ トランジスタ
２２１ トランジスタ
２２２ トランジスタ
２２３ トランジスタ
２２４ トランジスタ
２２５ トランジスタ
２３１ ＮＡＮＤゲート
２３２ ＮＡＮＤゲート
２３３ ＮＡＮＤゲート
２３４ ＮＡＮＤゲート
２４１ トランジスタ
２４２ トランジスタ
２４３ トランジスタ
２４４ トランジスタ
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３２ 酸化物半導体層
３６０ 薄膜トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ ソース領域
３６４ｂ ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３９０ 薄膜トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体層
３９４ 基板
３９５ａ ソース電極層
３９５ｂ ドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４２３ 開口
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６１ａ ゲート電極層
４６１ｂ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ ソース電極層又はドレイン電極層
４６５ａ１ ソース電極層又はドレイン電極層
４６５ａ２ ソース電極層又はドレイン電極層
４６５ｂ ソース電極層又はドレイン電極層
４６８ 配線層
５００ 論理回路
５０１ ＮＯＲゲート
５０２ フリップフロップ
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５２１ トランジスタ
５２２ トランジスタ
５２３ トランジスタ
６００ 論理回路
６０１ ラッチ
６０２ フリップフロップ
６１１ トランジスタ
６１２ インバータ
６１３ インバータ
６２１ トランジスタ
６２２ トランジスタ
６３１ トランジスタ
６３２ トランジスタ
８００ 論理回路
８０１ ＡＮＤゲート
８０２ フリップフロップ
８０３ フリップフロップ
８０４ フリップフロップ
８０５ フリップフロップ群
９００ 論理回路
９０１ フリップフロップ
９０２ ＡＮＤゲート
９０３ 制御部
９０４ フリップフロップ
９０５ フリップフロップ
９０６ フリップフロップ
９０７ フリップフロップ群
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２１１ 本体
２２１２ スタイラス
２２１３ 表示部
２２１４ 操作ボタン
２２１５ 外部インターフェイス
２２２０ 電子書籍
２２２１ 筐体
２２２３ 筐体
２２２５ 表示部
２２２７ 表示部
２２３１ 電源
２２３３ 操作キー
２２３５ スピーカー
２２３７ 軸部
２２４０ 筐体
２２４１ 筐体
２２４２ 表示パネル
２２４３ スピーカー
２２４４ マイクロフォン
２２４５ 操作キー
２２４６ ポインティングデバイス
２２４７ カメラ用レンズ
２２４８ 外部接続端子
２２４９ 太陽電池セル
２２５０ 外部メモリスロット
２２６１ 本体
２２６３ 接眼部
２２６４ 操作スイッチ
２２６５ 表示部（Ｂ）
２２６６ バッテリー
２２６７ 表示部（Ａ）
２２７０ テレビジョン装置
２２７１ 筐体
２２７３ 表示部
２２７５ スタンド
２２７７ 表示部
２２７９ 操作キー
２２８０ リモコン操作機

Claims (13)

  1. クロック信号が入力される第１の期間と、前記クロック信号が入力されない第２の期間と、を有する論理回路であって、
    前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
    前記トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
  2. イネーブル信号がハイレベルである第１の期間と、前記イネーブル信号がロウレベルである第２の期間と、を有する論理回路であって、
    第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子がクロック信号線に電気的に接続されたＡＮＤゲートと、
    第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子が前記ＡＮＤゲートの出力端子に電気的に接続されたフリップフロップと、を有し、
    前記フリップフロップは、前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
    前記トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
  3. 請求項２において、
    前記ＡＮＤゲートが、
    ゲート端子が前記イネーブル信号線に電気的に接続され、第１端子が高電源電位線に電気的に接続された第１のＰ型トランジスタと、
    ゲート端子が前記イネーブル信号線及び前記第１のＰ型トランジスタのゲート端子に電気的に接続され、第１端子が前記第１のＰ型トランジスタの第２端子に電気的に接続された第１のＮ型トランジスタと、
    ゲート端子が前記クロック信号線に電気的に接続され、第１端子が前記第１のＮ型トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第２のＮ型トランジスタと、
    ゲート端子が前記クロック信号線及び前記第２のＮ型トランジスタのゲート端子に電気的に接続され、第１端子が前記高電源電位線に電気的に接続され、第２端子が前記第１のＰ型トランジスタの第２端子及び前記第１のＮ型トランジスタの第１端子に電気的に接続された第２のＰ型トランジスタと、
    ゲート端子が前記第１のＰ型トランジスタの第２端子、前記第１のＮ型トランジスタの第１端子及び前記第２のＰ型トランジスタの第２端子に電気的に接続され、第１端子が前記高電源電位線に電気的に接続され、第２端子が前記フリップフロップの第２の入力端子に電気的に接続された第３のＰ型トランジスタと、
    ゲート端子が前記第１のＰ型トランジスタの第２端子、前記第１のＮ型トランジスタの第１端子、前記第２のＰ型トランジスタの第２端子及び前記第３のＰ型トランジスタのゲート端子に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子及び前記第３のＰ型トランジスタの第２端子に電気的に接続され、第２端子が前記低電源電位線に電気的に接続された第３のＮ型トランジスタと、を有することを特徴とする論理回路。
  4. 請求項２において
    前記ＡＮＤゲートが、
    ゲート端子及び第１端子が高電源電位線に電気的に接続された第１のＮ型トランジスタと、
    ゲート端子が前記イネーブル信号線に電気的に接続され、第１端子が前記第１のＮ型トランジスタの第２端子に電気的に接続された第２のＮ型トランジスタと、
    ゲート端子が前記クロック信号線に電気的に接続され、第１端子が前記第２のＮ型トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第３のＮ型トランジスタと、
    ゲート端子及び第１端子が前記高電源電位線に電気的に接続され、第２端子が前記フリップフロップの第２の入力端子に電気的に接続された第４のＮ型トランジスタと、
    ゲート端子が前記第１のＮ型トランジスタの第２端子及び前記第２のＮ型トランジスタの第１端子に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子及び前記第４のＮ型トランジスタの第２端子に電気的に接続され、第２端子が前記低電源電位線に電気的に接続された第５のＮ型トランジスタと、を有することを特徴とする論理回路。
  5. イネーブル信号がロウレベルである第１の期間と、前記イネーブル信号がハイレベルである第２の期間と、を有する論理回路であって、
    第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子が反転クロック信号線に電気的に接続されたＮＯＲゲートと、
    第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子が前記ＮＯＲゲートの出力端子に電気的に接続されたフリップフロップと、を有し、
    前記フリップフロップは、前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
    前記トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
  6. 請求項５において、
    前記ＮＯＲゲートが、
    ゲート端子が前記イネーブル信号線に電気的に接続され、第１端子が高電源電位線に電気的に接続された第１のＰ型トランジスタと、
    ゲート端子が前記反転クロック信号線に電気的に接続され、第１端子が前記第１のＰ型トランジスタの第２端子に電気的に接続され、第２端子が前記フリップフロップの第２の入力端子に電気的に接続された第２のＰ型トランジスタと、
    ゲート端子が前記反転クロック信号線に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子及び前記第２のＰ型トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第１のＮ型トランジスタと、
    ゲート端子が前記イネーブル信号線及び前記第１のＰ型トランジスタのゲート端子に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子、前記第２のＰ型トランジスタの第２端子及び前記第１のＮ型トランジスタの第１端子に電気的に接続され、第２端子が前記低電源電位線に電気的に接続された第２のＮ型トランジスタと、を有することを特徴とする論理回路。
  7. 請求項５において
    前記ＮＯＲゲートが、
    ゲート端子及び第１端子が高電源電位線に電気的に接続され、第２端子が前記フリップフロップの第２の入力端子に電気的に接続された第１のＮ型トランジスタと、
    ゲート端子が前記反転クロック信号線に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子及び前記第１のＮ型トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第２のＮ型トランジスタと、
    ゲート端子が前記イネーブル信号線に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子、前記第１のＮ型トランジスタの第２端子及び前記第２のＮ型トランジスタの第１端子に電気的に接続され、第２端子が前記低電源電位線に電気的に接続された第３のＮ型トランジスタと、を有することを特徴とする論理回路。
  8. イネーブル信号がハイレベルである第１の期間と、前記イネーブル信号がロウレベルである第２の期間と、を有する論理回路であって、
    第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子が反転クロック信号線に電気的に接続されたラッチと、
    第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子が前記ラッチの出力端子に電気的に接続されたフリップフロップと、を有し、
    前記フリップフロップは、前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
    前記トランジスタのチャネル形成領域は、水素濃度が５×１０１９（ａｔｏｍｓ／ｃｍ３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
  9. 請求項８において、
    前記ラッチが、
    ゲート端子が前記イネーブル信号線に電気的に接続され、第１端子が前記反転クロック信号線に電気的に接続されたラッチ用トランジスタと、
    入力端子が前記ラッチ用トランジスタの第２端子に電気的に接続され、出力端子が前記フリップフロップの第２の入力端子に電気的に接続された第１のインバータと、
    入力端子が前記フリップフロップの第２の入力端子及び前記第１のインバータの出力端子に電気的に接続され、出力端子が前記ラッチ用トランジスタの第２端子及び前記第１のインバータの入力端子に電気的に接続された第２のインバータと、を有することを特徴とする論理回路。
  10. 請求項９において、
    前記第１のインバータが、
    ゲート端子が前記ラッチ用トランジスタの第２端子に電気的に接続され、第１端子が高電源電位線に電気的に接続され、第２端子が前記フリップフロップの第２の入力端子に電気的に接続された第１のＰ型トランジスタと、
    ゲート端子が前記ラッチ用トランジスタの第２端子及び前記第１のＰ型トランジスタのゲート端子に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子及び前記第１のＰ型トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第１のＮ型トランジスタと、を有し、
    前記第２のインバータが、
    ゲート端子が前記フリップフロップの第２の入力端子、前記第１のＰ型トランジスタの第２端子及び前記第１のＮ型トランジスタの第１端子に電気的に接続され、第１端子が前記高電源電位線に電気的に接続され、第２端子が前記ラッチ用トランジスタの第２端子、前記第１のＰ型トランジスタのゲート端子及び前記第１のＮ型トランジスタのゲート端子に電気的に接続された第２のＰ型トランジスタと、
    ゲート端子が前記フリップフロップの第２の入力端子、前記第１のＰ型トランジスタの第２端子、前記第１のＮ型トランジスタの第１端子及び前記第２のＰ型トランジスタのゲート端子に電気的に接続され、第１端子が前記ラッチ用トランジスタの第２端子、前記第１のＰ型トランジスタのゲート端子、前記第１のＮ型トランジスタのゲート端子及び前記第２のＰ型トランジスタの第２端子に電気的に接続され、第２端子が前記低電源電位線に電気的に接続された第２のＮ型トランジスタと、を有することを特徴とする論理回路。
  11. 請求項９において、
    前記第１のインバータが、
    ゲート端子及び第１端子が高電源電位線に電気的に接続され、第２端子が前記フリップフロップの第２の入力端子に電気的に接続された第１のＮ型トランジスタと、
    ゲート端子が前記ラッチ用トランジスタの第２端子に電気的に接続され、第１端子が前記フリップフロップの第２の入力端子及び前記第１のＮ型トランジスタの第２端子に電気的に接続され、第２端子が低電源電位線に電気的に接続された第２のＮ型トランジスタと、を有し、
    前記第２のインバータが、
    ゲート端子及び第１端子が前記高電源電位線に電気的に接続され、第２端子が前記ラッチ用トランジスタの第２端子、前記第１のＮ型トランジスタのゲート端子及び前記第２のＮ型トランジスタのゲート端子に電気的に接続された第３のＮ型トランジスタと、
    ゲート端子が前記フリップフロップの第２の入力端子、前記第１のＮ型トランジスタの第２端子及び前記第２のＮ型トランジスタの第１端子に電気的に接続され、第１端子が前記ラッチ用トランジスタの第２端子、前記第１のＮ型トランジスタのゲート端子、前記第２のＮ型トランジスタのゲート端子及び前記第３のＮ型トランジスタの第２端子に電気的に接続され、第２端子が前記低電源電位線に電気的に接続された第４のＮ型トランジスタと、を有することを特徴とする論理回路。
  12. 請求項２乃至請求項１１のいずれか一項において、
    前記フリップフロップがＤｅｌａｙ型フリップフロップである論理回路。
  13. 請求項１乃至請求項１２のいずれか一項において、
    前記論理回路と、
    前記論理回路を動作させる外部回路と、を有することを特徴とする半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179282A (ja) * 2012-02-03 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体装置
KR20150128600A (ko) 2014-05-09 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로, 반도체 장치, 및 클럭 트리
WO2015181997A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11533052B2 (en) 2020-07-07 2022-12-20 Kioxia Corporation Semiconductor device, clock circuit, and control method of semiconductor device

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102111264B1 (ko) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
KR102443297B1 (ko) * 2009-09-24 2022-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2011043203A1 (en) 2009-10-08 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic appliance
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
EP2486593B1 (en) 2009-10-09 2017-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN110061144A (zh) 2009-10-16 2019-07-26 株式会社半导体能源研究所 逻辑电路和半导体器件
KR101770981B1 (ko) 2009-10-30 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101750982B1 (ko) 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102484475B1 (ko) 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20190093705A (ko) 2009-11-27 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101857693B1 (ko) 2009-12-04 2018-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102652396B (zh) * 2009-12-23 2015-12-16 株式会社半导体能源研究所 半导体装置
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101772150B1 (ko) 2009-12-28 2017-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
KR101893904B1 (ko) * 2010-01-29 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
WO2012090974A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI525615B (zh) 2011-04-29 2016-03-11 半導體能源研究所股份有限公司 半導體儲存裝置
WO2012153697A1 (en) 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
KR101889383B1 (ko) * 2011-05-16 2018-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스
TWI552150B (zh) 2011-05-18 2016-10-01 半導體能源研究所股份有限公司 半導體儲存裝置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路
US9336845B2 (en) 2011-05-20 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Register circuit including a volatile memory and a nonvolatile memory
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
KR20120136614A (ko) * 2011-06-09 2012-12-20 삼성전자주식회사 반도체 장치, 이의 동작 방법, 및 이를 포함하는 시스템
KR102504604B1 (ko) 2011-09-29 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
SG11201504615UA (en) 2011-10-14 2015-07-30 Semiconductor Energy Lab Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9112037B2 (en) 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9349849B2 (en) * 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP6001308B2 (ja) * 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
JP2014057298A (ja) 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
TWI581404B (zh) 2012-08-10 2017-05-01 半導體能源研究所股份有限公司 半導體裝置以及該半導體裝置的驅動方法
JP2014057296A (ja) 2012-08-10 2014-03-27 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR102178068B1 (ko) 2012-11-06 2020-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
DE112013005331T5 (de) 2012-11-08 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Metalloxidfilm und Verfahren zur Bildung eines Metalloxidfilms
US9406810B2 (en) 2012-12-03 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8656326B1 (en) 2013-02-13 2014-02-18 Atrenta, Inc. Sequential clock gating using net activity and XOR technique on semiconductor designs including already gated pipeline design
JP2014199709A (ja) 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置
US9166567B2 (en) 2013-03-15 2015-10-20 University Of California, San Diego Data-retained power-gating circuit and devices including the same
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8981815B2 (en) * 2013-04-01 2015-03-17 Mediatek Singapore Pte. Ltd. Low power clock gating circuit
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103730475B (zh) * 2013-12-26 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN104752430A (zh) * 2013-12-31 2015-07-01 上海华虹宏力半导体制造有限公司 与和或非逻辑器件的结构及制作方法
CN104752418A (zh) * 2013-12-31 2015-07-01 上海华虹宏力半导体制造有限公司 或逻辑和与非逻辑器件的结构及制作方法
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
US9729809B2 (en) 2014-07-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device or electronic device
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102341741B1 (ko) 2014-10-10 2021-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기
WO2016128853A1 (en) * 2015-02-09 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
CN104658508B (zh) * 2015-03-24 2017-06-09 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN104835443B (zh) * 2015-06-03 2017-09-26 京东方科技集团股份有限公司 一种移位寄存单元、栅极驱动电路和显示装置
JP6769650B2 (ja) 2015-08-21 2020-10-14 日本碍子株式会社 セラミックスヒータ，センサ素子及びガスセンサ
US10141916B2 (en) 2015-09-01 2018-11-27 Samsung Electronics Co., Ltd. High-speed flip-flop semiconductor device
US9722611B2 (en) * 2015-09-01 2017-08-01 Samsung Electronics Co., Ltd. Semiconductor circuits
KR102432447B1 (ko) * 2015-09-01 2022-08-16 삼성전자주식회사 반도체 회로
KR102386907B1 (ko) * 2015-09-10 2022-04-14 삼성전자주식회사 반도체 집적 회로
JP6864456B2 (ja) * 2015-10-15 2021-04-28 株式会社半導体エネルギー研究所 半導体装置
CN108352837A (zh) 2015-11-13 2018-07-31 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US10333004B2 (en) * 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
JP6917168B2 (ja) 2016-04-01 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
TWI840104B (zh) 2016-08-29 2024-04-21 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
WO2018069787A1 (en) 2016-10-14 2018-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, broadcasting system, and electronic device
US11049887B2 (en) 2017-11-10 2021-06-29 Applied Materials, Inc. Layer stack for display applications
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
US10700683B1 (en) * 2018-08-28 2020-06-30 Qualcomm Incorporated Dynamic power supply shifting
CN108806597B (zh) * 2018-08-30 2020-08-18 合肥京东方卓印科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
KR102689232B1 (ko) * 2018-09-20 2024-07-29 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
TW202211195A (zh) 2020-08-12 2022-03-16 日商半導體能源研究所股份有限公司 顯示裝置、其工作方法以及電子裝置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10123093A (ja) * 1996-10-18 1998-05-15 Figaro Eng Inc 固体電解質水素センサ
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
JP2007194594A (ja) * 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2008078892A (ja) * 2006-09-20 2008-04-03 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
JP2008219882A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd クロックゲーテッド回路
JP2008219491A (ja) * 2007-03-05 2008-09-18 Nec Electronics Corp マスタスレーブ型フリップフロップ回路およびラッチ回路

Family Cites Families (263)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) * 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
JPS54104272A (en) * 1978-02-03 1979-08-16 Oki Electric Ind Co Ltd Complementary mos logic circuit
US4242700A (en) 1979-01-22 1980-12-30 Rca Corporation Line transfer CCD imagers
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4837566A (en) 1985-07-12 1989-06-06 The Cherry Corporation Drive circuit for operating electroluminescent display with enhanced contrast
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4800303A (en) * 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
JP2591066B2 (ja) 1988-05-31 1997-03-19 富士通株式会社 アナログスイッチ回路
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JPH0834320B2 (ja) * 1990-02-02 1996-03-29 株式会社日立製作所 超電導素子
US5039883A (en) * 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
US5434520A (en) 1991-04-12 1995-07-18 Hewlett-Packard Company Clocking systems and methods for pipelined self-timed dynamic logic circuits
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2755890B2 (ja) * 1993-06-18 1998-05-25 株式会社東芝 トランスミッション型論理回路
DE69533599T2 (de) 1994-02-02 2005-10-13 Advanced Micro Devices, Inc., Sunnyvale Leistungssteuerung in einem asynchronen Sender/Empfänger
JPH08202569A (ja) * 1995-01-23 1996-08-09 Sharp Corp ゲーティッドクロックの検証方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08274195A (ja) * 1995-03-30 1996-10-18 Mitsubishi Chem Corp 強誘電体ｆｅｔ素子
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US6078194A (en) * 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2848314B2 (ja) * 1996-02-28 1999-01-20 日本電気株式会社 半導体記憶装置
US5980092A (en) * 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US6106689A (en) * 1997-01-20 2000-08-22 Canon Kabushiki Kaisha Process for forming zinc oxide film and processes for producing semiconductor device substrate and photo-electricity generating device using the film
JP3357813B2 (ja) * 1997-04-01 2002-12-16 株式会社東芝 ゲーテッドクロック設計支援方法、ゲーテッドクロック設計支援装置及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体
JP3178371B2 (ja) * 1997-05-06 2001-06-18 日本電気株式会社 半導体集積回路の設計方法
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
US6272667B1 (en) * 1997-10-09 2001-08-07 Kabushiki Kaisha Toshiba Method and apparatus for clock gated logic circuits to reduce electric power consumption
WO1999019295A1 (en) * 1997-10-10 1999-04-22 Trustees Of The University Of Pennsylvania Compositions and methods for inhibiting arginase activity
TW559679B (en) 1997-11-17 2003-11-01 Semiconductor Energy Lab Picture display device and method of driving the same
US6195786B1 (en) 1997-12-23 2001-02-27 Nec Usa, Inc. Constrained register sharing technique for low power VLSI design
US6049883A (en) * 1998-04-01 2000-04-11 Tjandrasuwita; Ignatius B. Data path clock skew management in a dynamic power management environment
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3410976B2 (ja) 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
US6745336B1 (en) 1999-05-20 2004-06-01 Princeton University System and method of operand value based processor optimization by detecting a condition of pre-determined number of bits and selectively disabling pre-determined bit-fields by clock gating
US6204695B1 (en) * 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
JP4397511B2 (ja) 1999-07-16 2010-01-13 Ｈｏｙａ株式会社 低抵抗ｉｔｏ薄膜及びその製造方法
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6281710B1 (en) * 1999-12-17 2001-08-28 Hewlett-Packard Company Selective latch for a domino logic gate
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
US6304122B1 (en) 2000-08-17 2001-10-16 International Business Machines Corporation Low power LSSD flip flops and a flushable single clock splitter for flip flops
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3727838B2 (ja) * 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TW465188B (en) * 2001-01-02 2001-11-21 Faraday Tech Corp Clock gate buffer circuit
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
DE10119051B4 (de) * 2001-04-18 2006-12-28 Infineon Technologies Ag Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
US6822478B2 (en) * 2001-07-03 2004-11-23 Texas Instruments Incorporated Data-driven clock gating for a sequential data-capture device
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
JP2005530172A (ja) * 2002-06-21 2005-10-06 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 非同期的に動作する構成要素を有する電子回路
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
EP1386979B1 (en) 2002-08-02 2008-03-05 Fujikura Ltd. Method of producing polycrystalline thin film and method of producing an oxide superconducting element
TWI309831B (en) * 2002-09-25 2009-05-11 Semiconductor Energy Lab Clocked inverter, nand, nor and shift register
JP4260589B2 (ja) * 2002-09-25 2009-04-30 株式会社半導体エネルギー研究所 クロックドインバータ、ｎａｎｄ、ｎｏｒ、シフトレジスタ及び表示装置
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004179269A (ja) 2002-11-25 2004-06-24 Sharp Corp 半導体集積回路およびその制御方法
JP2004207530A (ja) * 2002-12-25 2004-07-22 Seiko Epson Corp 半導体集積回路及びそのレイアウト設計方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7076748B2 (en) * 2003-08-01 2006-07-11 Atrenta Inc. Identification and implementation of clock gating in the design of integrated circuits
JP2005064701A (ja) 2003-08-08 2005-03-10 Rohm Co Ltd クロック入出力装置
JP4800582B2 (ja) * 2004-02-20 2011-10-26 セイコーエプソン株式会社 演算処理装置
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2006121197A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd レジスタ回路、レジスタ回路を含む同期式集積回路
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2708335A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302963B2 (en) * 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7256622B2 (en) * 2004-12-08 2007-08-14 Naveen Dronavalli AND, OR, NAND, and NOR logical gates
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5057696B2 (ja) * 2005-05-20 2012-10-24 株式会社半導体エネルギー研究所 半導体回路及び表示装置
US7483013B2 (en) * 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP4842017B2 (ja) * 2005-05-30 2011-12-21 株式会社半導体エネルギー研究所 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US9318053B2 (en) * 2005-07-04 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) * 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US7998372B2 (en) 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7675796B2 (en) 2005-12-27 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007201437A (ja) 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
WO2007108406A1 (ja) * 2006-03-23 2007-09-27 National University Corporation Chiba University エラートレラント方法及びその方法を実現可能な半導体集積回路
JP2007273065A (ja) 2006-03-31 2007-10-18 Nscore:Kk Ｃｍｉｓ型半導体不揮発記憶回路
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4799255B2 (ja) 2006-04-17 2011-10-26 パナソニック株式会社 半導体集積回路
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101435966B1 (ko) 2006-05-31 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 가진 ｉｃ 라벨, ｉｃ 태그, 및 ｉｃ 카드
JP5192732B2 (ja) 2006-05-31 2013-05-08 株式会社半導体エネルギー研究所 半導体装置及び当該半導体装置を具備するｉｃラベル、ｉｃタグ、ｉｃカード
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7533222B2 (en) 2006-06-29 2009-05-12 Mosys, Inc. Dual-port SRAM memory using single-port memory cell
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7576582B2 (en) * 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
WO2008099863A1 (ja) * 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
US8129714B2 (en) * 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8748879B2 (en) 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US7935964B2 (en) 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2009026852A (ja) * 2007-07-18 2009-02-05 Konica Minolta Holdings Inc 酸化物半導体薄膜、薄膜トランジスタ、およびそれらの製造方法
US7391250B1 (en) * 2007-09-02 2008-06-24 United Microelectronics Corp. Data retention cell and data retention method based on clock-gating and feedback mechanism
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101772377B1 (ko) 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101783193B1 (ko) 2008-09-12 2017-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102187427B1 (ko) 2008-09-19 2020-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR102094683B1 (ko) 2008-09-19 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR101961632B1 (ko) 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
JP5616012B2 (ja) 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
KR101515468B1 (ko) 2008-12-12 2015-05-06 삼성전자주식회사 표시장치 및 그 동작방법
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101100999B1 (ko) * 2009-01-13 2011-12-29 삼성모바일디스플레이주식회사 씨모스 박막트랜지스터 및 그 제조방법과 이를 구비한 유기전계발광 표시장치
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR101065407B1 (ko) * 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20120071398A (ko) 2009-09-16 2012-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102111264B1 (ko) 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
KR102443297B1 (ko) 2009-09-24 2022-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
WO2011043203A1 (en) 2009-10-08 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic appliance
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101680047B1 (ko) 2009-10-14 2016-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
KR101770981B1 (ko) 2009-10-30 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR102484475B1 (ko) 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101750982B1 (ko) 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
MY166309A (en) * 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101945306B1 (ko) 2009-11-28 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
WO2011065244A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101329849B1 (ko) 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR102250803B1 (ko) 2009-12-04 2021-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101945171B1 (ko) 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
WO2011074506A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101883802B1 (ko) 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8634228B2 (en) * 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10123093A (ja) * 1996-10-18 1998-05-15 Figaro Eng Inc 固体電解質水素センサ
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
JP2007194594A (ja) * 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2008078892A (ja) * 2006-09-20 2008-04-03 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
JP2008219882A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd クロックゲーテッド回路
JP2008219491A (ja) * 2007-03-05 2008-09-18 Nec Electronics Corp マスタスレーブ型フリップフロップ回路およびラッチ回路

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179282A (ja) * 2012-02-03 2013-09-09 Semiconductor Energy Lab Co Ltd 半導体装置
KR20150128600A (ko) 2014-05-09 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로, 반도체 장치, 및 클럭 트리
US9515661B2 (en) 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
KR20210141431A (ko) 2014-05-09 2021-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로, 반도체 장치, 및 클럭 트리
KR20220032027A (ko) 2014-05-09 2022-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로, 반도체 장치, 및 클럭 트리
WO2015181997A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9419018B2 (en) 2014-05-30 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10050062B2 (en) 2014-05-30 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11533052B2 (en) 2020-07-07 2022-12-20 Kioxia Corporation Semiconductor device, clock circuit, and control method of semiconductor device

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