KR20220032027A - 회로, 반도체 장치, 및 클럭 트리 - Google Patents

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Abstract

본 발명은 누설 전류가 저감된 회로를 제공한다.
제 1 트랜지스터, 제 3 트랜지스터, 제 2 트랜지스터의 순서로 직렬로 전기적으로 접속되고, 제 2 트랜지스터의 드레인과 제 3 트랜지스터의 소스는 서로 전기적으로 접속되며 출력 노드에 전기적으로 접속된다. 제 1 트랜지스터는 p형 트랜지스터이다. 제 2 및 제 3 트랜지스터는 n형 트랜지스터이고, 반도체 영역이 산화물 반도체로 형성된다. 제 3 트랜지스터는 제 1 트랜지스터의 드레인과 회로의 출력 노드 사이의 전기적 접속을 제어하는 스위치로서 기능한다. 대기 상태에서는, 제 3 트랜지스터는 비도통 상태가 된다.

Description

회로, 반도체 장치, 및 클럭 트리{CIRCUIT, SEMICONDUCTOR DEVICE, AND CLOCK TREE}
본 발명의 일 형태는 반도체 장치 및 그 구동 방법 등에 관한 것이다.
본 출원의 명세서, 도면, 및 특허청구범위(이하, 본 명세서 등이라고 함)에 개시(開示)된 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치 등의 장치, 이들 장치의 구동 방법, 및 이들 장치의 제작 방법을 일례로서 들 수 있다.
반도체 장치의 트랜지스터의 미세화에 의하여, 누설 전류로 인하여 정적(靜的) 소비 전력이 증가되는 문제가 있다. 반도체 장치의 소비 전력을 삭감하는 기술로서, 동작에 불필요한 회로에 대한 클럭 신호 입력을 정지하는 클럭 게이팅 기술과, 전원 공급을 차단하는 파워 게이팅 기술이 알려져 있다. 클럭 게이팅으로는, 동적 소비 전력을 삭감할 수 있으나, 정적 소비 전력을 충분히 삭감할 수 없다.
하나의 클럭 신호를 복수의 회로에 공급하기 위하여 클럭 트리가 사용된다. 예를 들어, 클럭 트리를 구성하는 논리 게이트 회로의 전원 전위의 공급을 제어함으로써, 클럭 트리의 누설 전류를 작게 하는 것이 제안되고 있다(예컨대 특허문헌 1~3 참조).
산화물 반도체로 반도체 영역이 형성되는 트랜지스터(이하에서 "OS 트랜지스터"라고 함)가 적용되어 있는 다양한 반도체 장치가 제안되고 있다. 예를 들어, 대기 상태에서 오프 상태가 되는 트랜지스터를 OS 트랜지스터로 함으로써, 논리 회로의 대기 전력을 저감할 수 있다고 기재되어 있다(예를 들어 특허문헌 4 참조).
일본국 특개 2006-287552호 공보 일본국 특개 2008-053976호 공보 일본국 특개 2011-114817호 공보 일본국 특개 2011-120222호 공보
본 발명의 일 형태는, 신규의 반도체 장치, 또는 그 구동 방법, 또는 그 제작 방법을 제공하는 것을 과제 중 하나로 한다. 예를 들어, 본 발명의 일 형태의 과제는 소비 전력을 저감하는 것이 가능한 반도체 장치를 제공하는 것, 또는 면적 오버헤드를 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 명세서 등의 기재로부터, 열거된 과제 이외의 과제도 저절로 명백해지는 것이고, 또한 본 발명의 각 형태에 대하여 이들 외의 과제를 추출할 수 있다. 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것이 아니고, 또한 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없다.
본 발명의 일 형태는, 출력 노드와, 제 1 노드 및 제 2 노드와, 제 1~제 3 트랜지스터를 갖고, 하나 또는 복수의 제 1 신호를 연산 처리하고 제 2 신호를 출력 노드로부터 출력할 수 있는 기능을 갖고, 제 1 노드에는 제 1 전원 전위가 입력되고, 제 2 노드에는 제 2 전원 전위가 입력되고, 제 1 전원 전위는 제 2 전원 전위보다 높게 되고, 제 1 트랜지스터는 p형 트랜지스터이고, 제 2 및 제 3 트랜지스터는 n형 트랜지스터이고, 제 2 및 제 3 트랜지스터의 반도체 영역은 산화물 반도체층을 갖고, 제 1 트랜지스터, 제 3 트랜지스터, 제 2 트랜지스터는 이 순서로 직렬로 전기적으로 접속되고, 제 1 트랜지스터의 소스는 제 1 노드에 전기적으로 접속되고, 제 2 트랜지스터의 드레인은 출력 노드에 전기적으로 접속되고, 제 2 트랜지스터의 소스는 제 2 노드에 전기적으로 접속되고, 제 1 및 제 2 트랜지스터의 게이트의 전위는 하나 또는 복수의 제 1 신호에 의하여 제어되고, 제 3 트랜지스터의 게이트에는 제 3 신호가 입력되는 회로이다.
상기 형태에서, 제 3 트랜지스터 대신 p형 트랜지스터를 제공할 수 있다. 또한, 회로는, 부정, 부정 논리곱, 부정 논리합 등의 논리 연산을 수행하는 회로로 할 수 있다.
본 명세서 등에서, '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 이 경우에는 수적으로 한정하는 것이 아니고, 또한 순서를 한정하는 것도 아니다.
본 명세서 등에서 반도체 장치란 반도체 특성을 이용한 장치이며, 반도체 소자(트랜지스터, 다이오드 등)를 포함한 회로, 및 이 회로를 갖는 장치 등을 가리킨다. 또한, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어, 집적 회로, 집적 회로를 구비한 칩은 반도체 장치의 일례이다. 또한, 기억 장치, 표시 장치, 발광 장치, 조명 장치 및 전자 기기 등은 그 자체가 반도체 장치이며, 반도체 장치를 갖는 경우가 있다.
트랜지스터는 게이트, 소스, 및 드레인이라고 하는 3개의 노드(단자)를 갖는다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 노드로서 기능하는 노드이다. 소스 또는 드레인으로서 기능하는 한 쌍의 입출력 노드는 트랜지스터의 채널형 및 각 노드(단자)에 공급되는 전위의 고저에 따라 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 일반적으로, n형 트랜지스터에서는, 낮은 전위가 공급되는 노드가 소스라고 불리고, 높은 전위가 공급되는 노드가 드레인이라고 불린다. 반대로 p형 트랜지스터에서는 낮은 전위가 공급되는 노드가 드레인이라고 불리고, 높은 전위가 공급되는 노드가 소스라고 불린다.
본 명세서 등에서는 회로 구성이나 그 동작의 이해를 쉽게 하기 위하여 트랜지스터의 2개의 입출력 노드 중 한쪽을 소스, 다른 쪽을 드레인으로 한정하여 설명하는 경우가 있다. 물론, 구동 방법에 따라서는 트랜지스터의 3개의 단자에 공급되는 전위의 대소 관계가 변화되어 소스와 드레인이 교체되는 경우가 있다. 따라서, 본 발명의 형태에 있어서, 트랜지스터의 소스와 드레인의 구별은 명세서 및 도면의 기재에 한정되지 않는다.
또한, 본 명세서 등에서, "X와 Y가 접속되어 있다"라고 명시적으로 기재하는 경우에는 X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함한다. 따라서, 소정의 접속 관계, 예컨대 본 명세서 등에 기재되는 접속 관계에 한정되지 않고, 본 명세서 등에 기재되는 접속 관계 이외의 것도 포함한다. 여기서, X 및 Y는, 대상물(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 접속 관계의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예컨대 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예컨대, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되어 있는 것이 가능하다. 또한, 일례로서, X와 Y 사이에 다른 회로가 있어도, X로부터 출력된 신호가 Y로 전달되는 경우 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한, "X와 Y가 접속되어 있다"라고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 개재(介在)하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, "전기적으로 접속되어 있다"라고 명시적으로 기재하는 경우는, 단순히, "접속되어 있다"라고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 예컨대 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고 Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고 Z2의 다른 일부가 Y와 직접 접속되어 있는 경우는 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있으며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되어 있으며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 이용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 다만, 이러한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예컨대, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 가리킨다.
본 명세서 등에서는 능동 소자(예컨대 트랜지스터, 다이오드 등), 수동 소자(예컨대 용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속 대상이 특정되지 않더라도, 당업자라면 발명의 일 형태를 구성하는 것이 가능한 경우가 있다. 즉, 접속 대상을 특정하지 않더라도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고 접속 대상이 특정된 내용이 본 명세서 등에 기재되어 있는 경우 접속 대상을 특정하지 않은 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속 대상에 대하여 복수의 경우가 고려될 때, 그 단자의 접속 대상을 특정한 부분에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자만 그 접속 대상을 특정함으로써, 발명의 일 형태를 구성할 수 있는 경우가 있다.
본 명세서 등에서는, 어느 회로에 대하여, 적어도 접속 대상을 특정하면, 당업자라면, 발명을 특정할 수 있는 경우가 있다. 또는, 어느 회로에 대하여 적어도 기능을 특정하기만 하면, 당업자이면 발명을 특정할 수 있는 경우가 있다. 즉, 기능을 특정하면, 발명의 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어느 회로에 대하여, 기능을 특정하지 않아도, 접속 대상을 특정하면, 발명의 일 형태가 개시되어 있는 것이고, 발명의 일 형태를 구성할 수 있다. 또는, 어느 회로에 대하여, 접속 대상을 특정하지 않아도, 기능을 특정하면, 발명의 일 형태가 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
본 발명의 일 형태는, 신규의 반도체 장치, 또는 그 구동 방법, 또는 그 제작 방법을 제공할 수 있다. 예를 들어, 본 발명의 일 형태에 의하여, 반도체 장치의 소비 전력을 저감할 수 있게 되고, 또는 면적 오버헤드를 억제할 수 있게 된다.
이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 해결할 필요는 없다. 또한, 본 발명의 일 형태는 이들 효과에 한정되지 않는다. 예를 들어, 경우에 따라, 또는 상황에 따라, 본 발명의 일 형태는 이들 효과 이외의 효과를 갖는 경우도 있고, 또는 이들 효과를 갖지 않는 경우도 있다. 본 발명의 일 형태에 대하여, 상술한 것 이외의 과제, 효과, 및 신규 구성은 본 명세서 등의 기재로부터 저절로 명백해지는 것이다.
도 1은 반도체 장치의 구성의 일례를 도시한 블록도.
도 2는 반도체 장치의 구성의 일례를 도시한 블록도.
도 3은 회로 구성의 일례를 도시한 회로도.
도 4는 회로 구성의 일례를 도시한 회로도.
도 5는 회로 구성의 일례를 도시한 회로도.
도 6은 회로 구성의 일례를 도시한 회로도.
도 7은 반도체 장치의 구성의 일례를 도시한 회로도.
도 8은 반도체 장치의 구성의 일례를 도시한 회로도.
도 9는 반도체 장치의 구성의 일례를 도시한 회로도.
도 10의 (A)는 클럭 트리를 갖는 반도체 장치의 구성의 일례를 도시한 도면이고, 도 10의 (B)는 인버터 회로의 회로 기호.
도 11은 클럭 트리의 구성의 일례를 도시한 회로도.
도 12는 OS 트랜지스터의 구성의 일례를 도시한 도면이고, (A)는 상면도, (B)는 y1-y2 부분의 단면도, (C)는 x1-x2 부분의 단면도, (D)는 x3-x4 부분의 단면도.
도 13은 OS 트랜지스터의 구성의 일례를 도시한 도면이고, (A)는 상면도, (B)는 y1-y2 부분의 단면도, (C)는 x1-x2 부분의 단면도, (D)는 x3-x4 부분의 단면도.
도 14의 (A)는 도 13의 (B)를 확대한 도면이고, 도 14의 (B)는 OS 트랜지스터의 에너지 밴드도.
도 15는 반도체 장치의 레이아웃의 일례를 도시한 평면도.
도 16은 도 15의 d1-d2 부분의 단면도.
도 17은 프로세싱 유닛(CPU)의 일례를 도시한 블록도.
도 18의 (A)는 전자 부품의 제작 방법의 일례를 나타낸 흐름도이고, 도 18의 (B)는 전자 부품의 구성의 일례를 도시한 사시 모식도.
도 19는 전자 기기의 일례를 설명한 도면.
도면을 사용하여 본 발명의 실시형태에 대하여 자세히 설명하기로 한다. 다만, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 일 형태의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명의 일 형태는 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다.
이하에서 실시형태를 여러 개 기재한다. 하나의 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합할 수 있다. 또한, 하나의 실시형태에 여러 개의 구성예가 기재된 경우, 구성예를 서로 적절히 조합할 수 있다.
또한, 발명의 실시형태를 설명하기 위하여 사용되는 도면에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고 그 반복되는 설명은 생략하는 경우가 있다. 본 명세서 등에서 예컨대, 클럭 신호(CLK)를 단순히 신호(CLK)나, CLK 등이라고 생략하여 기재하는 경우가 있다. 이것은 다른 구성 요소(예컨대 신호, 전압, 전위, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한, 본 명세서 등에서는, 신호가 고레벨 전위인 것을 'H'라고 기재하고, 저레벨 전위인 것을 'L'이라고 기재하는 경우가 있다.
(실시형태 1)
≪반도체 장치의 구성예≫
파워 게이팅 가능한 반도체 장치에 대하여 설명하기로 한다. 도 1 및 도 2는 반도체 장치의 구성예를 설명하기 위한 도면이다. 도 1 및 도 2에 도시된 반도체 장치는, 출력 노드에 고전원 전위(VDD)를 공급하는 것을 차단할 수 있는 스위치를 제공함으로써, 대기 상태에서의 누설 전류를 삭감하는 것을 가능하게 한 것이다. 본 명세서에서는, 회로에 전원 전위를 공급하는 것을 제어할 수 있는 기능을 갖는 스위치를 '파워 스위치'라고 한다.
<구성예 1>
도 1의 (A)에 도시된 회로(21)에는, 고전원 전위(VDD) 및 저전원 전위(VSS)가 공급된다. 회로(21)는 n형 트랜지스터 및 p형 트랜지스터 양쪽 모두를 포함하는 CMOS 회로이고, 적어도 2개의 n형 트랜지스터(트랜지스터(Qn1) 및 트랜지스터(Qn2)), 및 하나의 p형 트랜지스터(트랜지스터(Qp1))를 갖는다. 트랜지스터(Qn2)는 회로(21)의 파워 게이팅을 제어하는 파워 스위치로서 기능할 수 있다.
즉, 회로(21)는 파워 스위치를 구비한 기능 회로이다. 기능 회로에는, 기본 논리 연산을 수행할 수 있는 논리 게이트 회로를 적용할 수 있다. 예를 들어, 회로(21)에 적용되는 논리 게이트 회로에는, 인버터 회로(NOT 게이트 회로), NAND 게이트 회로, NOR 게이트 회로, AND 게이트 회로, OR 게이트 회로, 및 버퍼 회로 등이 있다.
도 1의 (A)의 예에서는, 회로(21)는 1 입력 1 출력의 논리 회로로서 기능할 수 있으며, 입력 노드(a1)로부터 입력되는 신호(A1)를 처리하고, 신호(B1)를 출력 노드(b1)로부터 출력한다. 회로(21)의 입력 노드의 개수는 하나보다 많아도 좋다. 회로(21)는 노드(p1) 및 노드(p2)를 갖는다. 노드(p1)에는 VDD가 입력되고, 노드(p2)에는 VSS가 입력된다.
트랜지스터(Qp1)와 트랜지스터(Qn1)는 회로(21)의 논리 회로부를 구성하는 트랜지스터이고, 트랜지스터(Qp1)와 트랜지스터(Qn1)는 서로 드레인이 전기적으로 접속되며 이들 드레인은 출력 노드(b1)에 전기적으로 접속된다. 트랜지스터(Qn1)의 소스는 노드(p2)에 전기적으로 접속된다. 트랜지스터(Qn1)의 소스와 노드(p2) 사이의 전기적 접속은, 직접적으로 접속되어도 좋고, 트랜지스터 등 다른 소자를 통하여 간접적으로 접속되어도 좋다. 트랜지스터(Qp1) 및 트랜지스터(Qn1)의 게이트의 전위는 신호(A1)로 결정되고, 트랜지스터(Qp1) 및 트랜지스터(Qn1)의 게이트의 전위에 따라 노드(b1)의 논리 레벨이 결정된다.
트랜지스터(Qn2)는 트랜지스터(Qp1)의 소스로의 VDD 공급을 차단할 수 있도록 제공되어 있다. 트랜지스터(Qn2)는 트랜지스터(Qp1)의 소스로의 VDD 공급을 제어하는 파워 스위치로서 기능할 수 있다. 트랜지스터(Qn2)의 드레인은 노드(p1)에 전기적으로 접속된다. 트랜지스터(Qn2)의 소스는 트랜지스터(Qp1)의 소스에 전기적으로 접속된다. 트랜지스터(Qn1)의 소스와 트랜지스터(Qp1)의 소스 사이의 전기적 접속은, 직접적으로 접속되어도 좋고, 트랜지스터 등 다른 소자를 통하여 간접적으로 접속되어도 좋다. 신호(SLP)는 트랜지스터(Qn2)의 도통 상태를 제어하는 제어 신호이다.
또한, 트랜지스터(Qn2)는, VDD를 공급하기 위한 배선과 회로(21)의 전기적 접속을 제어하는 파워 스위치로서 기능시킬 수도 있다.
회로(21)가 통상적으로 동작하고 있을 때에는, 신호(SLP)를 고레벨 전위('H')로 하여 트랜지스터(Qn2)를 도통 상태로 한다. 회로(21)에서는 논리 연산이 실행된다. 회로(21)를 대기 상태로 할 때에는 신호(SLP)를 저레벨 전위('L')로 하여 트랜지스터(Qn2)를 비도통 상태로 한다. 트랜지스터(Qp1)의 게이트가 'H'이며 트랜지스터(Qp1)가 비도통 상태일 때에 대기 상태가 되는 경우, 트랜지스터(Qp1)의 소스로의 고레벨 전위의 공급이 차단되기 때문에, 트랜지스터(Qp1)의 소스와 드레인 사이의 누설 전류를 없애거나 삭감할 수 있다.
트랜지스터(Qn1)의 게이트가 'L'일 때에 회로(21)가 대기 상태가 되는 경우, 트랜지스터(Qn1)의 소스와 드레인 사이의 누설 전류를 없애거나 저감하기 위하여, 트랜지스터(Qn1)에는 오프 전류가 매우 작은 트랜지스터가 사용된다. 오프 전류란, 비도통 상태 시의 드레인 전류를 말한다.
트랜지스터의 오프 전류를 낮추기 위해서는, 예컨대 반도체 영역을 에너지 갭이 넓은 반도체로 형성하면 좋다. 이 경우, 반도체의 에너지 갭은 2.5eV 이상, 또는 2.7eV 이상, 또는 3eV 이상인 것이 바람직하다. 이와 같은 반도체로서 산화물 반도체를 들 수 있다. 예를 들어, 채널 폭으로 정규화된 OS 트랜지스터의 오프 전류는, 소스와 드레인 사이의 전압이 10V이고 실온(25℃ 정도)의 상태일 때에 10×10-21A/μm(10zA/μm) 이하로 할 수 있다.
이번 연구에 있어서, 반도체 영역이 산화물 반도체로 형성된 OS 트랜지스터이고 Si 트랜지스터와 같이 동일 회로에 제공할 수 있는 실용적 특성을 갖는다고 현재 생각되는 것은 n형 트랜지스터뿐이다. 따라서, 트랜지스터(Qn1) 및 트랜지스터(Qn2)를 OS 트랜지스터로 한다. 또한, 회로(21)의 누설 전류를 더 효과적으로 저감하기 위해서는 회로(21)가 갖는 모든 n형 트랜지스터가 OS 트랜지스터인 것이 바람직하다. 회로(21)가 갖는 OS 트랜지스터의 누설 전류는 85℃일 때 1×10-15A 이하, 또는 1×10-18A 이하, 또는 1×10-21A 이하인 것이 바람직하다.
회로(21)가 갖는 p형 트랜지스터의 반도체 영역의 재료에는 특별히 제한이 없다. 예를 들어, 회로(21)가 갖는 p형 트랜지스터의 반도체 영역은, Si, Ge, C 등 제 14 족 원소를 하나 또는 복수 포함하는 반도체로 형성되어도 좋고, 질화 갈륨 등 질화물 반도체로 형성되어도 좋다. 대표적으로는, p형 트랜지스터는 실리콘으로 이루어지는 반도체 영역을 갖는 Si 트랜지스터로 하면 좋다.
트랜지스터(Qn2)가 도통 상태일 때, 트랜지스터(Qn2)의 문턱 전압의 영향에 의하여 트랜지스터(Qp1)의 소스의 상태가 'H'와 'L'의 중간 상태가 되는 경우, 신호(SLP)의 고레벨 전위를 VDD보다 높게 하는 것이 바람직하다. 이로써, 회로(21)가 통상 동작 상태인 기간 동안, 트랜지스터(Qp1)의 소스를 확실하게 'H'로 할 수 있으므로 회로(21)의 오동작을 방지할 수 있다.
<구성예 2>
도 1의 (B)에 도시된 회로(22)는 회로(21)의 변형예이다. 파워 게이팅용 스위치 회로로서, 트랜지스터(Qn2) 대신 트랜지스터(Qn3)를 제공한다. 트랜지스터(Qn3)도 트랜지스터(Qn2)와 마찬가지로 n형 트랜지스터이며 OS 트랜지스터이다.
트랜지스터(Qp1)의 소스는 노드(p1)에 전기적으로 접속된다. 트랜지스터(Qp1)의 소스와 노드(p1) 사이의 전기적 접속은 직접적이라도 좋고, 트랜지스터 등 다른 소자를 통하여 간접적으로 접속되어도 좋다.
트랜지스터(Qn3)의 게이트에는 신호(SLP)가 입력된다. 트랜지스터(Qn3)는 트랜지스터(Qn1)의 드레인과 트랜지스터(Qp1)의 드레인 사이의 도통 상태를 제어하는 스위치로서 기능한다. 트랜지스터(Qn3)의 드레인은 트랜지스터(Qp1)의 드레인에 전기적으로 접속되고, 트랜지스터(Qn3)의 소스는 트랜지스터(Qn1)의 드레인에 전기적으로 접속된다.
회로(22)는 트랜지스터(Qn1)의 게이트의 상태가 'H'일 때에 대기 상태로 함으로써, 회로(22)의 소비 전력을 효과적으로 삭감할 수 있다. 트랜지스터(Qn1)의 게이트가 'H'일 때 대기 상태가 되기 때문에 대기 상태 시에는 노드(b1)의 'L'이 유지된다. 그러므로, 회로(22)의 통상 동작 재개 시에 노드(b1)의 상태를 복귀시키기 위한 전력이 필요 없게 된다.
노드(b1)의 상태가 'H'가 되어 있어야 할 때, 트랜지스터(Qn3)의 문턱 전압의 영향에 의하여 노드(b1)의 상태가 'H'와 'L'의 중간 상태가 되는 경우에는 신호(SLP)의 고레벨 전위를 VDD보다 높게 하면 좋다. 이로써, 회로(22)가 통상 동작 상태일 때, 회로(22)의 출력 신호(B1)가 입력되는 회로의 오동작을 방지할 수 있다.
<구성예 3, 4>
도 2의 (A)에 도시된 회로(23)는 회로(21)의 변형예이며, 트랜지스터(Qn2) 대신 p형 트랜지스터(트랜지스터(Qp2))가 제공되어 있다. 도 2의 (B)에 도시된 회로(24)는 회로(22)의 변형예이며 트랜지스터(Qn3) 대신 p형 트랜지스터(트랜지스터(Qp3))가 제공되어 있다.
또한, 회로(22) 및 회로(24)에서는 출력 노드(b1)와 트랜지스터(Qp1)의 드레인 사이에 파워 스위치가 제공되어 있으므로, 대기 상태에서 트랜지스터(Qp1)에 게이트 누설이 발생된 경우에도 출력 노드(b1)의 전위는 영향을 받기 어렵다.
OS 트랜지스터는 비도통 상태 시의 누설 전류를 거의 0로 할 수 있으므로, 회로(23) 및 회로(24)에 비하여, OS 트랜지스터가 파워 스위치에 적용되는 회로(21) 및 회로(22)는 대기 상태 시의 누설 전류를 더 삭감할 수 있다.
<구성예 5>
회로(21)에서, 파워 스위치로서 기능하는 트랜지스터(Qn2)에 백 게이트를 제공하여도 좋다. 예를 들어, 트랜지스터(Qn2)의 게이트(프런트 게이트)와 독립하여 백 게이트의 전위를 제어할 수 있도록 하면 좋다. 또한, 회로(21)에서, 기타 OS 트랜지스터도 마찬가지이다. OS 트랜지스터가 도통 상태 또는 비도통 상태인 경우에 따라 백 게이트 전위를 다르게 함으로써, 도통 상태 시에는 적절한 크기의 드레인 전류가 흐르고, 비도통 상태 시에는 누설 전류를 매우 작게 할 수 있다. 또한, 도통 상태 시의 드레인 전류를 온 전류라고 부르는 경우가 있다.
회로(21)의 동적 소비 전력을 삭감하기 위해서는 VDD를 낮추는 것이 효과적이다. 그러므로, VDD가 낮은 경우에도 회로(21)가 소정의 처리를 실행할 수 있도록 OS 트랜지스터가 충분한 온 전류 특성을 갖는 것이 바람직하다. 온 전류 특성을 갖는 OS 트랜지스터에서는, 게이트의 전위를 VSS로 하여도 누설 전류가 크게 되는 경우가 있다. 이 경우, 대기 상태에서는 백 게이트의 전위를 제어하여 OS 트랜지스터의 누설 전류가 작게 되도록 하면 좋다. 또한, 통상 동작 상태에서는 OS 트랜지스터의 온 전류가 크게 되도록 백 게이트 전위를 제어하여도 좋다. 상술한 것은 회로(22)~(24)에 포함되는 OS 트랜지스터에 대해서도 마찬가지이다.
상술한 바와 같이, 연산 처리를 수행하는 회로에 VDD의 차단을 제어하는 파워 스위치를 제공함으로써, 대기 상태 시에 비도통 상태가 되는 p형 트랜지스터의 누설 전류를 삭감할 수 있다. 또한, n형 트랜지스터에 OS 트랜지스터를 적용함으로써 대기 상태 시에 비도통 상태가 되는 n형 트랜지스터의 누설 전류를 삭감할 수 있다. 또한, VSS를 차단하기 위하여 파워 스위치를 제공할 필요가 없기 때문에, 이 VSS 차단용 파워 스위치 추가로 인한 회로 면적의 증가가 억제되거나 이 파워 스위치를 제어하기 위한 전력이 필요 없게 된다.
상술한 바와 같이, 상기 구성예에서는 파워 게이팅 기능을 회로에 추가함으로 인한 면적 오버헤드를 억제하며, 대기 상태 시의 전력 소비를 효과적으로 삭감할 수 있다.
≪회로 구성예≫
상술한 구성예의 더 구체적인 회로 구성에 대하여 이하에서 설명하기로 한다. 도 3은 1입력 1출력 회로의 구체적인 예를 도시한 것이며, 인버터 회로이다. 도 4 및 도 5는 2입력 1출력 회로의 구체적인 예를 도시한 것이며, 도 4는 NAND 게이트 회로이고, 도 5는 NOR 게이트 회로이다. 이하에서는, 인버터 회로, NAND 게이트 회로, 및 NOR 게이트 회로를 각각 INV, NAND, NOR라고 하는 경우가 있다.
<인버터 회로>
도 3의 (A)는 회로(21)의 구체적인 예이다. 도 3의 (A)에 도시된 INV(31)는 p형 트랜지스터(Mp1), n형 트랜지스터(Mos1), 및 n형 트랜지스터(Mos2)를 갖는다. 트랜지스터(Mos1) 및 트랜지스터(Mos2)는 OS 트랜지스터이다. 트랜지스터(Mp1)와 트랜지스터(Mos1)로 CMOS형 인버터 회로가 구성된다. 트랜지스터(Mos2)는 도 1의 (A)의 트랜지스터(Qn2)에 상당한다.
도 3의 (B)는 회로(22)의 구체적인 예이다. 도 3의 (B)에 도시된 INV(32)는 트랜지스터(Mp1), 트랜지스터(Mos1), 및 트랜지스터(Mos3)를 갖는다. 트랜지스터(Mp1)는 p형 트랜지스터이고, 트랜지스터(Mos1) 및 트랜지스터(Mos3)는 n형 트랜지스터이며 OS 트랜지스터이다. 트랜지스터(Mos3)는 도 1의 (B)의 트랜지스터(Qn3)에 상당한다.
도 3의 (C)는 회로(23)의 구체적인 예이다. 도 3의 (C)에 도시된 INV(33)는 트랜지스터(Mp1), 트랜지스터(Mp2), 및 트랜지스터(Mos1)를 갖는다. 트랜지스터(Mp2)는 도 2의 (A)의 트랜지스터(Qp2)에 상당한다.
도 3의 (D)는 회로(24)의 구체적인 예이다. 도 3의 (D)에 도시된 INV(34)는 트랜지스터(Mp1), 트랜지스터(Mp3), 및 트랜지스터(Mos1)를 갖는다. 트랜지스터(Mp3)는 도 2의 (B)의 트랜지스터(Qp3)에 상당한다.
도 3의 (E)에 도시된 INV(35)는 상술한 구성예 5에 대응하는 회로이며, INV(32)의 변형예이다. 트랜지스터(Mos1) 및 트랜지스터(Mos3) 대신 백 게이트를 갖는 트랜지스터(Mosb1) 및 트랜지스터(Mosb3)가 제공된다. 트랜지스터(Mosb1)의 백 게이트에는 신호(OSB1)가 입력되고, 트랜지스터(Mosb3)의 백 게이트에는 신호(OSB3)가 입력된다. 트랜지스터(Mosb1) 및 트랜지스터(Mosb3) 각각의 백 게이트에 같은 제어 신호를 입력하여도 좋다.
<NAND 게이트 회로>
도 4의 (A)는 회로(21)의 구체적인 예이다. 도 4의 (A)에 도시된 NAND(41)는 2개의 입력 노드(a1) 및 입력 노드(a2)를 갖는다. NAND(41)는, 2개의 p형 트랜지스터(Mp11 및 Mp12)와 2개의 n형 트랜지스터(Mos11 및 Mos12)로 구성되는 NAND 게이트 회로에 트랜지스터(Mos2)를 추가한 것이다. NAND(41)가 갖는 n형 트랜지스터(Mos2, Mos11, 및 Mos12)는 OS 트랜지스터이다. 트랜지스터(Mos2)는 노드(p1)와, 트랜지스터(Mp11) 및 트랜지스터(Mp12)의 소스 사이의 전기적 접속을 제어하는 스위치로서 기능하고, 또한, NAND(41)로의 VDD 공급을 차단할 수 있는 스위치로서도 기능한다.
도 4의 (B)는 회로(22)의 구체적인 예이다. 도 4의 (B)에 도시된 NAND(42)는 2개의 p형 트랜지스터(Mp11 및 Mp12), 2개의 n형 트랜지스터(Mos11 및 Mos12)로 구성되는 NAND 게이트 회로에 트랜지스터(Mos3) 및 트랜지스터(Mos4)를 추가한 것이다. 트랜지스터(Mos3)는 트랜지스터(Mp11)의 드레인과 노드(b1) 사이의 전기적 접속을 제어하는 스위치로서 기능한다. 트랜지스터(Mos4)는 트랜지스터(Mp12)의 드레인과 노드(b1) 사이의 전기적 접속을 제어하는 스위치로서 기능한다. 트랜지스터(Mos3) 및 트랜지스터(Mos4)의 게이트에는 신호(SLP)가 입력된다. 즉, 트랜지스터(Mos3) 및 트랜지스터(Mos4)는 노드(b1)로의 VDD 공급을 차단할 수 있는 파워 스위치로서 기능한다.
도 4의 (C)는 회로(23)의 구체적인 예이며, NAND(41)의 변형예이다. 도 4의 (C)에 도시된 NAND(43)는 트랜지스터(Mos2) 대신 트랜지스터(Mp2)를 갖는다.
도 4의 (D)는 회로(24)의 구체적인 예이며, NAND(42)의 변형예이다. 도 4의 (D)에 도시된 NAND(44)는 트랜지스터(Mos3) 및 트랜지스터(Mos4) 대신 트랜지스터(Mp3) 및 트랜지스터(Mp4)를 갖는다.
NAND(41)~(44)가 갖는 OS 트랜지스터의 모두 또는 일부를 도 3의 (E)에 도시된 트랜지스터(Mosb1)와 같은 백 게이트를 갖는 트랜지스터로 하여도 좋다.
<NOR 게이트 회로>
도 5의 (A)는 회로(21)의 구체적인 예이다. 도 5의 (A)에 도시된 NOR(51)는 2개의 p형 트랜지스터(Mp21 및 Mp22), 2개의 n형 트랜지스터(Mos21 및 Mos22)로 구성되는 NOR 게이트 회로에 n형 트랜지스터(Mos2)를 추가한 것이다. NOR(51)가 갖는 n형 트랜지스터(Mos2, Mos21, 및 Mos22)는 OS 트랜지스터이다. 트랜지스터(Mos2)는 노드(p1)와 트랜지스터(Mp22)의 소스 사이의 전기적 접속을 제어하는 스위치로서 기능한다.
도 5의 (B)는 회로(22)의 구체적인 예이다. 도 5의 (B)에 도시된 NOR(52)는 2개의 p형 트랜지스터(Mp21 및 Mp22), 2개의 n형 트랜지스터(Mos21 및 Mos22)로 구성되는 NOR 게이트 회로에 트랜지스터(Mos3)를 추가한 것이다. 트랜지스터(Mos3)는 트랜지스터(Mp21)의 드레인과 트랜지스터(Mos21)의 드레인 사이의 전기적 접속을 제어하는 스위치로서 기능한다.
도 5의 (C)는 회로(23)의 구체적인 예이며 NOR(51)의 변형예이다. 도 5의 (C)에 도시된 NOR(53)는 트랜지스터(Mos2) 대신 트랜지스터(Mp2)를 갖는다.
도 5의 (D)는 회로(24)의 구체적인 예이며 NOR(52)의 변형예이다. 도 5의 (D)에 도시된 NOR(54)는 트랜지스터(Mos3) 대신 트랜지스터(Mp3)를 갖는다.
NOR(51)~(54)가 갖는 OS 트랜지스터의 모두 또는 일부를 도 3의 (E)에 도시된 트랜지스터(Mosb1)와 같은 백 게이트를 갖는 트랜지스터로 하여도 좋다.
도 3~5에 도시된 기본 논리 게이트 회로와 같이 논리 셀(표준 셀(standard cell)이라고도 함)에 파워 게이팅 기능을 부가함으로써 촘촘한(fine-grained) 파워 게이팅이 가능하다. 또한, 논리 셀의 n형 트랜지스터를 OS 트랜지스터로 함으로써, VSS 차단용 파워 스위치를 제공하지 않아도 대기 상태 시의 논리 셀의 누설 전류를 효과적으로 삭감할 수 있다.
집적 회로와 같은 반도체 장치에는 복수의 논리 셀이 제공되어 있다. 이하에서, 도 1 및 도 2에 도시된 회로(21)~(24)를 적용함으로써 반도체 장치의 소비 전력을 효과적으로 삭감하며 회로 면적의 증대를 억제할 수 있는 반도체 장치의 구성예 및 그 동작예에 대하여 설명하기로 한다. 구체적으로는, 캐스케이드 접속의 2단의 회로 중에서 한쪽 회로에는 VDD 차단용 파워 스위치를 제공하고, 다른 쪽 회로에는 파워 스위치를 제공하지 않는다. 또한, 2단의 회로가 갖는 n형 트랜지스터를 OS 트랜지스터로 한다. 이와 같은 회로 구성으로 함으로써, 반도체 장치에 파워 게이팅 기능을 부가함으로 인하여 발생되는 면적 오버헤드의 저감, 대기 상태 시의 소비 전력의 효과적인 삭감을 가능하게 한다. 이하에서는 도면을 참조하여 이들에 대하여 설명하기로 한다.
≪반도체 장치의 구성예≫
<구성예 1-1>
도 6은 반도체 장치의 일례로서 캐스케이드 접속의 2단의 인버터 회로의 예를 도시한 것이다.
도 6의 (A)에 도시된 반도체 장치(101)는 INV(31)와 INV(30)를 갖는다. 반도체 장치(101)에는 고전원 전위(VDD) 및 저전원 전위(VSS)가 공급된다.
INV(30)는 VDD 및 VSS의 차단 기능을 갖지 않는 일반적인 CMOS형 인버터 회로이다. 반도체 장치(101)가 대기 상태가 된 경우에도, 트랜지스터(Mp5)의 소스에는 VDD가 공급되고, 트랜지스터(Mos5)의 소스에는 VSS가 공급된다. INV(30)는 입력 노드(a11), 출력 노드(b11), p형 트랜지스터(Mp5), 및 n형 트랜지스터(Mos5)를 갖는다. n형 트랜지스터(Mos5)도 OS 트랜지스터이다. 이로써, VSS 차단용 파워 스위치를 제공하지 않아도 대기 상태 시에 게이트가 'L'이면 n형 트랜지스터(Mos5)의 누설 전류를 거의 0로 할 수 있다.
노드(a1)가 'H'일 때에 대기 상태가 되는 경우의 동작예에 대하여 설명하기로 한다. 신호(SLP)를 'H'로부터 'L'로 전환하기 직전에는, 노드(a1)가 'H'이고, 노드(b1)가 'L'이고, 노드(b11)가 'H'이다. 따라서, INV(30)에서 트랜지스터(Mp5)는 도통 상태이고, 트랜지스터(Mos5)는 비도통 상태이므로, 대기 상태 시에는 INV(30)에서 누설 전류가 거의 흐르지 않는다. 한편, INV(31)에서는 트랜지스터(Mp1)가 비도통 상태이고 트랜지스터(Mos1)가 도통 상태이다. 신호(SLP)를 'L'로 함으로써 트랜지스터(Mp1)의 누설 전류를 저감할 수 있다. 이로써. 트랜지스터(Mp1)의 누설 전류에 의한 출력 노드(b1)의 전위 상승을 억제할 수 있으므로, 후단의 INV(30)에서 누설 전류나 관통 전류가 발생되는 것이 억제된다. 따라서, 대기 상태 시에 반도체 장치(101) 전체의 소비 전력을 저감할 수 있다.
또한, 이 경우 반도체 장치(101)는 대기 상태 시에 노드(b11)의 상태 'H'를 기억한다. 따라서, 반도체 장치(101)가 통상 동작으로 복귀할 때 노드(b11)를 충전하기 위한 전력이 불필요하기 때문에 반도체 장치(101)의 소비 전력이 삭감된다.
노드(a1)가 'L'일 때에 대기 상태가 되는 경우의 동작예에 대하여 설명하기로 한다. INV(31)에서는, 트랜지스터(Mos1)가 비도통 상태이므로 누설 전류를 거의 0로 할 수 있다. 한편, INV(30)의 노드(a11)에는 'H'가 입력되므로 트랜지스터(Mp5)에 누설 전류가 흘러 출력 노드(b11)의 전위가 상승될 우려가 있다. 예를 들어, 출력 노드(b11)에 인버터 회로가 접속되는 경우 그 인버터 회로에 관통 전류가 흐른다.
이와 같이 반도체 장치(101)에서는 2개의 인버터 회로 중에서 하나의 인버터 회로에만 파워 스위치가 제공되므로, 노드(a1)가 'H' 또는 'L'인 경우에 따라 대기 상태 시의 누설 전류의 삭감 효과가 다르고, 노드(a1)가 'L'인 경우 그 효과는 낮다. 한편, 반도체 장치(101)에서 2단의 CMOS형 인버터 회로 중 한쪽 회로에 VDD 차단용의 스위치를 하나 제공하면, 노드(a1)가 'H'인 경우에 대기 상태로 함으로써 누설 전류의 저감과 함께, 상태의 기억이란 신규 성능을 나타낼 수 있다. 도 6의 (A)의 반도체 장치(101)는, 2단의 CMOS형 인버터 회로에 하나의 파워 스위치용 트랜지스터를 추가한 회로 구성을 가지므로, 상술한 바와 같은 뛰어난 효과를 가질 수 있다. 즉, 본 실시형태는 소자 수나 제어 신호 수를 가능한 한 적게 함으로써 소비 전력을 효과적으로 삭감하는 것을 가능하게 한다.
일반적인 클럭 게이팅에서는, 대기 상태가 될 때 논리 회로의 입력 노드의 상태는 일정하지 않게 된다. 그러므로, 반도체 장치(101)의 성능을 최대한 이용하기 위해서는, 대기 상태가 될 때 노드(a1)가 'H'가 되도록 동작시키면 좋다. 이와 같은 반도체 장치(101)의 형태에는 복수의 인버터 회로로 이루어진 클럭 트리를 들 수 있다. 클럭 트리에 대해서는 후술한다.
<구성예 1-2>
도 6의 (A)에 도시된 예에서는 VDD용 파워 스위치를 갖는 인버터 회로로서 INV(31)가 적용되어 있지만, 실시형태 1에서 기재하는 다른 구성예의 인버터 회로(예컨대 INV(32)~(35))를 적용할 수 있다. 또한, 입력 측에 INV(30)를 제공하고, 출력 측에 VDD용 파워 스위치를 갖는 INV(31) 등의 인버터 회로를 제공하여도 좋다. 도 6의 (B)에는 반도체 장치(101)의 변형예를 도시하였다. 도 6의 (B)에 도시된 반도체 장치(102)는 INV(32)와 INV(30)를 갖는다. 반도체 장치(102)도 반도체 장치(101)와 마찬가지로 동작한다.
도 6은 2단의 인버터 회로의 일례이고, 본 발명의 형태는 이에 한정되지 않는다. 인버터 회로 외에도, NAND 게이트 회로, NOR 게이트 회로 등 다른 논리 셀을 적용할 수 있다. 도 7 및 도 8에 다른 구성예를 도시하였다.
<구성예 1-3>
도 7의 (A)에 도시된 반도체 장치(103)는 NAND(40)와 INV(33)를 가지며 AND 게이트 회로로서 기능한다. NAND(40)는 VDD 및 VSS의 차단 기능을 갖지 않는 일반적인 NAND 게이트 회로이다. NAND(40)는 2개의 p형 트랜지스터(Mp15 및 Mp16), 2개의 n형 트랜지스터(Mos15 및 Mos16)를 갖는다. 트랜지스터(Mos15) 및 트랜지스터(Mos16)는 OS 트랜지스터이다. NAND(40)의 출력 노드(b1)에 INV(33)의 입력 노드(a11)가 전기적으로 접속된다. INV(33) 대신 도 3에 도시된 INV(31), INV(32), 또는 INV(34)를 제공할 수도 있다.
노드(a1) 및 노드(a2) 양쪽 모두 'L'일 때에 대기 상태로 함으로써 반도체 장치(103)의 파워 게이팅 기능을 효과적으로 이용할 수 있다. NAND(40)에서는 트랜지스터(Mos15) 및 트랜지스터(Mos16)가 비도통 상태이므로 누설 전류가 거의 흐르지 않는다. INV(33)에서는 입력 노드(a11)가 'H'이므로 트랜지스터(Mp1)가 비도통 상태이지만, 트랜지스터(Mp2)를 비도통 상태로 함으로써 트랜지스터(Mp1)의 누설 전류를 저감할 수 있다.
<구성예 1-4>
도 7의 (B)에 도시된 반도체 장치(104)는 반도체 장치(103)의 변형예이며, 반도체 장치(103)와 마찬가지로 NAND 게이트 회로 및 인버터 회로를 갖는다. 반도체 장치(104)는 VDD용 파워 스위치를 구비한 NAND(43) 및 파워 스위치를 구비하지 않는 INV(30)를 갖는다. NAND(43) 대신 도 4에 도시된 NAND(41), NAND(42), 또는 NAND(44)를 제공하여도 좋다.
노드(a1) 및 노드(a2)가 양쪽 모두 'H'일 때에 대기 상태로 함으로써 반도체 장치(104)의 파워 게이팅 기능을 효과적으로 이용할 수 있다. NAND(43)에서는 트랜지스터(Mp2)에 의하여 트랜지스터(Mp11)의 소스로의 VDD 공급이 차단되므로, 트랜지스터(Mp11) 및 트랜지스터(Mp12)의 누설 전류를 저감할 수 있다. 입력 노드(a11)는 'L'이므로 INV(30)의 누설 전류는 거의 0로 할 수 있다. 또한, 출력 노드(b1)를 'L'로 유지할 수 있으므로 출력 노드(b11)를 'H' 상태로 유지할 수도 있다. 그러므로, 대기 상태로부터 통상 동작 상태로 짧은 시간 안에 복귀시킬 수 있다.
<구성예 1-5>
도 8의 (A)에 도시된 반도체 장치(105)는 NOR(50)와 INV(34)를 가지며 OR 게이트 회로로서 기능한다. NOR(50)는 VDD 및 VSS의 차단 기능을 갖지 않는 일반적인 NOR 게이트 회로이다. NOR(50)는 2개의 p형 트랜지스터(Mp17 및 Mp18), 2개의 n형 트랜지스터(Mos17 및 Mos18)를 갖는다. 트랜지스터(Mos17) 및 트랜지스터(Mos18)는 OS 트랜지스터이다. NOR(50)의 출력 노드(b1)에 INV(34)의 입력 노드(a11)가 전기적으로 접속된다. INV(34) 대신 도 3에 도시된 INV(31), INV(32), 또는 INV(33)를 제공할 수도 있다.
노드(a1) 및 노드(a2)가 양쪽 모두 'L'일 때에 대기 상태로 함으로써 반도체 장치(105)의 파워 게이팅 기능을 효과적으로 이용할 수 있다. NOR(50)에서는, 트랜지스터(Mos17) 및 트랜지스터(Mos18)가 비도통 상태이므로 누설 전류가 거의 흐르지 않는다. INV(34)에서는 입력 노드(a11)가 'H'이고 트랜지스터(Mp3)를 비도통 상태로 함으로써 트랜지스터(Mp1)의 누설 전류를 저감할 수 있다. 그러므로, 대기 상태 시에 출력 노드(b11)의 상태를 'L'로 유지할 수 있다.
<구성예 1-6>
도 8의 (B)에 도시된 반도체 장치(106)는 반도체 장치(105)의 변형예이며, 반도체 장치(105)와 마찬가지로 NOR 게이트 회로 및 인버터 회로를 갖는다. 반도체 장치(106)에서, NOR 게이트 회로는 VDD용 파워 스위치를 구비한 NOR(52)이고 인버터 회로는 파워 스위치를 구비하지 않는 INV(30)이다. NOR(52) 대신 도 5에 도시된 NOR(51), NOR(53), 또는 NOR(54)를 제공하여도 좋다.
노드(a1) 및 노드(a2)가 양쪽 모두 'H'일 때에 대기 상태로 함으로써 반도체 장치(106)의 파워 게이팅 기능을 효과적으로 이용할 수 있다. NOR(52)에서는 트랜지스터(Mos3)를 비도통 상태로 함으로써 트랜지스터(Mp21) 및 트랜지스터(Mp22)의 누설 전류를 삭감할 수 있다. INV(30)에서는 입력 노드(a11)가 'L'이므로 누설 전류를 거의 0로 할 수 있다. 또한, 출력 노드(b1)를 'L'로 유지할 수 있으므로 출력 노드(b11)를 'H'로 유지할 수 있다.
<구성예 1-7>
도 9의 (A)에 도시된 반도체 장치(107)는 반도체 장치(103)의 변형예이며, 입력 측에 INV(33)가 제공되고, 출력 측에 NAND(40)가 제공된다. 여기서는 INV(33)의 출력 노드(b1)와 NAND(40)의 입력 노드(a11)가 전기적으로 접속된다. INV(33) 대신 INV(31), INV(32), 또는 INV(34)를 제공할 수 있다.
노드(a1)가 'H'이고 노드(a12)가 'L'일 때에 대기 상태로 함으로써 반도체 장치(107)의 파워 게이팅 기능을 효과적으로 이용할 수 있다. INV(33)에서는 트랜지스터(Mp2)를 비도통 상태로 함으로써 트랜지스터(Mp1)의 누설 전류를 삭감할 수 있다. NAND(40)에서는 트랜지스터(Mos15) 및 트랜지스터(Mos16)가 비도통 상태가 되므로 누설 전류를 거의 0로 억제할 수 있다.
<구성예 1-8>
도 9의 (B)에 도시된 반도체 장치(108)는 반도체 장치(105)의 변형예이며, 입력 측에 INV(32)가 제공되고, 출력 측에 NOR(50)가 제공된다. 여기서는 INV(32)의 출력 노드(b1)와 NOR(50)의 입력 노드(a11)가 전기적으로 접속된다. INV(32) 대신 INV(31), INV(33), 또는 INV(34)를 제공할 수 있다.
노드(a1)가 'H'이고 노드(a12)가 'L'일 때에 대기 상태로 함으로써 반도체 장치(108)의 파워 게이팅 기능을 효과적으로 이용할 수 있다. INV(32)에서는 트랜지스터(Mos3)를 비도통 상태로 함으로써 트랜지스터(Mp1)의 누설 전류를 삭감할 수 있다. NOR(50)에서는 트랜지스터(Mos17) 및 트랜지스터(Mos18)가 비도통 상태가 되므로 누설 전류를 거의 0로 억제할 수 있다.
≪반도체 장치의 구성예 2≫
여기서는 반도체 장치의 일례로서 클럭 트리에 대하여 설명하기로 한다.
<클럭 트리의 구성예>
도 10의 (A)는 클럭 트리를 갖는 반도체 장치의 일례를 도시한 것이다. 도 10의 (A)에 도시된 클럭 트리(120)는 인버터 회로로 구성되는 2진 트리(binary tree) 구조를 갖고, 깊이(레벨)는 6레벨이고, 출력 수는 6이다. 클럭 트리(120)의 제 1 레벨에는 회로(CGB)의 출력이 접속된다. 6개의 출력 단자(출력 노드)에는 각각 플립플롭 회로(이하 FF라고 하는 경우가 있다)(141)~(146)가 전기적으로 접속된다.
회로(CGB)는 클럭 게이티드 회로로서 기능할 수 있다. 회로(CGB)는 신호(EN)가 액티브인 기간 동안, 클럭 신호(CLK)에 동기하는 게이티드 클럭 신호(CLKG)를 생성한다. 도 10의 (A)의 예에서는, 회로(CGB)는 FF(131)와 NAND(132)를 갖는다. FF(131)는 신호(EN)를 유지하는 기억 회로로서 기능한다. NAND(132)는 신호(EN)와 신호(CLK)의 부정 논리곱을 연산함으로써 신호(CLKG)를 생성하고 출력한다. 도 10의 (A)의 예에서 회로(CGB)는, FF(131)의 출력이 'H'인 기간 동안, 신호(CLK)와 동기하여 전위 레벨이 변화되는 신호(CLKG)를 클럭 트리(120)에 출력한다. 신호(EN)가 'L'인 경우 신호(CLKG)의 전위 레벨은 'H'가 된다.
클럭 트리(120)에서 홀수 레벨의 인버터 회로는 INV(90)이고, 짝수 레벨의 인버터 회로는 INV(91)이다. INV(90)는 파워 스위치에 의하여 출력 노드로의 VDD 공급을 차단하는 것이 가능하다. 이와 같은 인버터 회로의 회로 기호에 도 10의 (B)에 도시된 회로 기호를 사용하는 것으로 한다. 도 10의 (B)의 회로 기호는, 신호(SLP)에 의하여 VDD의 공급을 제어할 수 있는 것을 나타낸다.
INV(90)에는 도 3에 도시된 INV(31)~(34)를 적용할 수 있다. INV(91)는 INV(30)와 마찬가지로 VDD 및 VSS를 차단하기 위한 파워 스위치를 구비하지 않는 일반적인 CMOS형 인버터 회로이다. INV(90)에 INV(31) 또는 INV(33)에 적용하는 경우, VDD 차단용 파워 스위치를 복수의 INV(90)에서 공유할 수 있다. 이 예를 도 11에 도시하였다.
도 11의 (A)에 도시된 클럭 트리(121)에서는, 홀수 레벨의 INV(93)에 대하여 공통의 파워 스위치(150)가 제공된다. INV(93)도 INV(91)와 마찬가지로, n형 트랜지스터와 p형 트랜지스터로 이루어지는 일반적인 CMOS형 인버터 회로이다. 여기서는 파워 스위치(150)를 n형 트랜지스터(Mos50)로 구성한다. 트랜지스터(Mos50)는 OS 트랜지스터이다. 트랜지스터(Mos50)의 채널 폭이나 신호(SLP)의 고레벨 전위 등은 파워 스위치(150)로 제어되는 INV(93)의 개수 등으로 결정된다.
도 11의 (A)에 있어서, 배선(160)은 전원 전위(VSS)를 공급하는 전원선으로서 기능한다. 배선(161)은 전원 전위(VDD)를 공급하는 전원선으로서 기능한다. 배선(162)은 가상(假想) 전원 전위(VVDD)를 공급하는 가상 전원선으로서 기능한다. 파워 스위치(150)는 배선(161)과 배선(162) 사이의 도통 상태를 제어하는 기능을 갖는다. INV(91) 및 INV(93)의 n형 트랜지스터의 소스는 배선(160)에 전기적으로 접속된다. INV(91)의 p형 트랜지스터의 소스는 배선(161)에 전기적으로 접속된다. INV(93)의 p형 트랜지스터의 소스는 배선(162)에 전기적으로 접속된다.
도 11의 (B)에는 같은 레벨에 제공되어 있는 인버터 회로를 공통의 파워 스위치로 제어하는 예를 도시하였다. 도 11의 (B)에 도시된 클럭 트리(122)에서는 제 1 레벨에 파워 스위치(151), 제 3 레벨에 파워 스위치(152), 제 5 레벨에 파워 스위치(153)가 제공된다. 파워 스위치(151)는 트랜지스터(Mos51)로 구성되고, 파워 스위치(152)는 트랜지스터(Mos52)로 구성되고, 파워 스위치(153)는 트랜지스터(Mos53)로 구성된다. 트랜지스터(Mos51), 트랜지스터(Mos52), 및 트랜지스터(Mos53)는 OS 트랜지스터로 하면 좋다. 파워 스위치(151)~(153)를 p형 트랜지스터로 구성하여도 좋다. 도 11의 (B)에서 배선(163), 배선(164), 및 배선(165)은 각각 가상 전원 전위(VVDD)를 공급하는 가상 전원선으로서 기능한다.
파워 스위치(151)는 배선(161)과 배선(163) 사이의 도통 상태를 제어한다. 제 1 레벨의 인버터 회로(93)의 p형 트랜지스터의 소스가 배선(163)에 전기적으로 접속된다. 파워 스위치(152)는 배선(161)과 배선(164) 사이의 도통 상태를 제어한다. 제 3 레벨의 인버터 회로(93)의 p형 트랜지스터의 소스가 배선(164)에 전기적으로 접속된다. 파워 스위치(153)는 배선(161)과 배선(165) 사이의 도통 상태를 제어한다. 제 5 레벨의 인버터 회로(93)의 p형 트랜지스터의 소스가 배선(165)에 전기적으로 접속된다.
트랜지스터(Mos51)~(Mos53)의 게이트에는 신호(SLP)가 입력된다. 트랜지스터(Mos51)~(Mos53)의 게이트에 같은 타이밍으로 신호(SLP)가 입력되도록 하여도 좋고, 다른 타이밍으로 신호(SLP)가 입력되도록 하여도 좋다.
또한, 도 10의 (A)에 도시된 클럭 트리(120)에서 INV(90)를 INV(32)로 구성하는 경우, 클럭 트리(120)에 제공되는 모든 INV(32)에 같은 타이밍으로 신호(SLP)가 입력되도록 하여도 좋고, 클럭 트리(120)의 레벨(깊이)마다 신호(SLP)의 입력 타이밍을 다르게 하여도 좋다. 이것은, INV(90)를 INV(34)로 구성하는 경우도 마찬가지이다.
<동작예>
도 10의 (A)에 도시된 반도체 장치의 동작예에 대하여 설명하기로 한다. 여기서는 클럭 트리(120)에 도 11의 (A)의 클럭 트리(121)가 적용되는 것으로 한다.
신호(EN)가 'H'인 기간 동안에 FF(141)~(146)에 신호(CLKG)가 공급된다. 이 기간 동안, 신호(SLP)가 'H'이고 트랜지스터(Mos50)가 도통 상태이고 INV(91) 및 INV(93)에 VDD가 공급된다.
FF(141)~(146)로의 신호(CLKG)를 차단하기 위해서는, 신호(EN)를 'L'로 한다. 이로써, 회로(CGB)의 출력이 'H'로 고정된다. 따라서, 홀수 레벨의 INV(93)의 출력은 'L'로 고정되고, 짝수 레벨의 INV(91)의 출력은 'H'로 고정된다. 클럭 트리(121)를 대기 상태로 하기 위하여 신호(EN)를 'L'로 한 후에 신호(SLP)를 'L'로 하여 트랜지스터(Mos50)를 비도통 상태로 한다. 이로써, 홀수 레벨의 INV(93)로의 VDD의 공급이 차단된다. INV(93)의 n형 트랜지스터는 OS 트랜지스터로 구성되므로, 누설 전류는 거의 0로 할 수 있고, INV(93)의 출력을 'L'로 유지할 수 있다. 이에 따라 짝수 레벨의 INV(91)의 출력을 'H'로 유지할 수 있다. 따라서 대기 상태 시에 클럭 트리(121)의 6개의 출력 노드는 대기 상태 직전의 상태를 유지할 수 있다.
따라서, 클럭 트리(121)를 통상 동작의 상태로 복귀시킬 때, 클럭 트리(121)의 짝수 레벨의 INV(91)의 출력을 'H'로 하기 위한 전력이 불필요하다. 또한, 대기 상태로부터 통상 상태로 복귀할 때까지 걸리는 오버헤드 시간을 단축할 수 있다. 클럭 트리(121)를 통상 동작 상태로 복귀시키는 경우, SLP를 'H'로 하여 신호(EN)를 'H'로 하면 좋다.
(실시형태 2)
본 실시형태에서는 OS 트랜지스터, 및 OS 트랜지스터를 갖는 반도체 장치에 대하여 설명하기로 한다.
≪OS 트랜지스터의 구성예 1≫
도 12는 OS 트랜지스터의 구성의 일례를 도시한 것이다. 도 12의 (A)는 OS 트랜지스터의 구성의 일례를 도시한 상면도이다. 도 12의 (B)는 y1-y2 부분의 단면도이고, 도 12의 (C)는 x1-x2 부분의 단면도이고, 도 12의 (D)는 x3-x4 부분의 단면도이다. 여기서는, 선 y1-y2 방향을 채널 길이 방향, 선 x1-x2 방향을 채널 폭 방향이라고 하는 경우가 있다. 따라서, 도 12의 (B)는 OS 트랜지스터의 채널 길이 방향의 단면 구조를 도시한 도면이고, 도 12의 (C) 및 (D)는 OS 트랜지스터의 채널 폭 방향의 단면 구조를 도시한 도면이다. 또한, 명확한 디바이스 구조로 하기 위하여 도 12의 (A)에서는 일부의 구성 요소가 생략되었다.
도 12에 도시된 OS 트랜지스터(501)는 백 게이트를 갖는다. OS 트랜지스터(501)는 절연 표면에 형성된다. 여기서는 절연층(511) 위에 형성된다. 절연층(511)은 기판(510) 표면에 형성된다. OS 트랜지스터(501)는 절연층(514) 및 절연층(515)으로 덮인다. 또한, 절연층(514) 및 절연층(515)을 OS 트랜지스터(501)의 구성 요소로 간주할 수도 있다. OS 트랜지스터는 절연층(512), 절연층(513), 산화물 반도체(OS)층(521)~(523), 도전층(530), 도전층(531), 도전층(541), 및 도전층(542)을 갖는다. 여기서는 OS층(521), OS층(522), 및 OS층(523)을 합쳐서 OS층(520)이라고 한다.
절연층(513)은 게이트 절연층으로서 기능하는 영역을 갖는다. 도전층(530)은 게이트 전극으로서 기능한다. 도전층(531)은 백 게이트 전극으로서 기능한다. 도전층(531)에 일정한 전위를 공급하여도 좋고, 도전층(530)과 같은 전위나 같은 신호를 공급하여도 좋고, 다른 전위나 다른 신호를 공급하여도 좋다. 도전층(541) 및 도전층(542)은 각각 소스 전극 또는 드레인 전극으로서 기능한다.
도 12의 (B) 및 (C)에 도시된 바와 같이, OS층(520)은 OS층(521), OS층(522), 및 OS층(523)의 순서로 적층된 부분을 갖는다. 절연층(513)은 이 적층 부분을 덮는다. 도전층(531)은 절연층(512)을 개재하여 적층 부분과 중첩된다. 도전층(541) 및 도전층(542)은 OS층(521) 및 OS층(522)으로 이루어진 적층막 위에 제공되고, 도전층(541) 및 도전층(542)은 이 적층막 상면 및 적층막의 채널 길이 방향의 측면에 접촉된다. 또한, 도 12의 예에서 도전층(541) 및 도전층(542)은 절연층(512)에도 접촉된다. OS층(523)은 OS층(521), OS층(522), 도전층(541), 및 도전층(542)을 덮도록 형성된다. OS층(523)의 하면은 OS층(522)의 상면에 접촉된다.
도전층(530)을 마스크로서 사용하여 OS층(523) 및 절연층(513)을 에칭하여도 좋다. 이 경우, OS층(523) 및 절연층(513)의 단부는 도전층(530)의 단부와 거의 일치한다.
절연층(513)을 개재하여 도전층(530)이 OS층(520)에서 OS층(521)~(523)의 적층 부분의 채널 폭 방향을 둘러싸도록 형성되어 있다(도 12의 (C) 참조). 따라서, 이 적층 부분에는 수직 방향으로부터의 게이트 전계와, 측면 방향으로부터의 게이트 전계도 인가된다. OS 트랜지스터(501)에서 게이트 전계란, 도전층(531)(게이트 전극층)에 인가되는 전압에 의하여 형성되는 전계를 말한다. 따라서, 게이트 전계에 의하여 OS층(521)~(523)의 적층 부분 전체를 전기적으로 둘러쌀 수 있으므로, OS층(522) 전체(벌크)에 채널이 형성되는 경우가 있다. 그러므로, OS 트랜지스터(501)는 높은 온 전류 특성을 가질 수 있다.
본 명세서에서는 이와 같이 게이트 전계에 의하여 반도체를 전기적으로 둘러쌀 수 있는 트랜지스터 구조를 'surrounded channel(s-channel)' 구조라고 한다. OS 트랜지스터(501)는 s-channel 구조이다. s-channel 구조는, 트랜지스터의 소스-드레인 사이에 큰 전류를 흘릴 수 있으며, 도통 상태 시의 드레인 전류를 높게 할 수 있다.
OS 트랜지스터(501)를 s-channel 구조로 하면, OS층(522)의 측면에 대한 게이트 전계에 의한 채널 형성 영역의 제어가 쉬워진다. 도전층(530)이 OS층(522) 하방까지 연장되어 있고 OS층(521)의 측면과 대향하는 구조에서는 제어성이 더 우수하며 바람직하다. 결과적으로, OS 트랜지스터(501)의 subthreshold swing(S값이라고도 함)을 작게 할 수 있고, 단채널 효과를 억제할 수 있다. 따라서 미세화에 적합한 구조이다.
도 12에 도시된 OS 트랜지스터(501)와 같이 OS 트랜지스터를 입체적인 디바이스 구조로 함으로써, 채널 길이를 100nm 미만으로 할 수 있다. OS 트랜지스터를 미세화함으로써 회로 면적을 작게 할 수 있다. OS 트랜지스터의 채널 길이는 65nm 미만이 바람직하고, 30nm 이하 또는 20nm 이하가 더 바람직하다.
트랜지스터의 게이트로서 기능하는 도전체를 게이트 전극, 트랜지스터의 소스로서 기능하는 도전체를 소스 전극, 트랜지스터의 드레인으로서 기능하는 도전체를 드레인 전극, 트랜지스터의 소스로서 기능하는 영역을 소스 영역, 트랜지스터의 드레인으로서 기능하는 영역을 드레인 영역이라고 한다. 본 명세서에서는, 게이트 전극을 게이트, 드레인 전극 또는 드레인 영역을 드레인, 소스 전극 또는 소스 영역을 소스라고 기재하는 경우가 있다.
채널 길이란, 예컨대 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다. 또한, 한 트랜지스터에서 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예컨대 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 또한, 한 트랜지스터에서 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에서의 채널 폭(이하 외견상 채널 폭이라고 함)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서의 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율에 대하여 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에서의 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 서라운디드 채널 폭(Surrounded Channel Width) 등은 단면 TEM 이미지 등을 취득하여 그 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
≪OS 트랜지스터의 구성예 2≫
도 13에 도시된 OS 트랜지스터(502)는 OS 트랜지스터(501)의 변형예이다. 도 13의 (A)는 OS 트랜지스터(502)의 상면도이다. 도 13의 (B)는 y1-y2 부분의 단면도이고, 도 13의 (C)는 x1-x2 부분의 단면도이고, 도 13의 (D)는 x3-x4 부분의 단면도이다. 또한, 명확한 디바이스 구조로 하기 위하여 도 13의 (A)는 일부의 구성 요소가 생략되었다.
도 13에 도시된 OS 트랜지스터(502)도 OS 트랜지스터(501)와 마찬가지로 s-channel 구조이다. OS 트랜지스터(502)는 도전층(531)을 갖지 않는다. 도전층(541) 및 도전층(542)의 형상이 OS 트랜지스터(501)와 다르다. OS 트랜지스터(502)의 도전층(541) 및 도전층(542)은 OS층(521)과 OS층(522)의 적층막을 형성하기 위하여 사용되는 하드 마스크로부터 제작되어 있다. 그러므로, 도전층(541) 및 도전층(542)은 OS층(521) 및 OS층(522)의 측면에 접촉되지 않는다(도 13의 (D) 참조).
상술한 공정을 거쳐 OS층(521), OS층(522), 도전층(541), 및 도전층(542)을 제작할 수 있다. OS층(521) 및 OS층(522)을 구성하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 적층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 산화물 반도체막을 에칭하여 OS층(521)과 OS층(522)의 적층막을 형성한다. 다음에, 하드 마스크를 에칭하여 도전층(541) 및 도전층(542)을 형성한다.
이하 OS 트랜지스터(501) 및 OS 트랜지스터(502)의 구성 요소에 대하여 설명하기로 한다.
<산화물 반도체층>
OS층(521)~(523)의 반도체 재료로서는, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)이 있다. 또한, OS층(521)~(523)은 인듐을 포함하는 산화물층에 한정되지 않는다. OS층(521)~(523)은 예컨대 Zn-Sn 산화물층, Ga-Sn 산화물층으로 형성할 수 있다. OS층(522)은 In-M-Zn 산화물층으로 형성하는 것이 바람직하다.
OS층(521)~(523)을, 스퍼터링법으로 성막된 In-M-Zn 산화물층으로 형성하는 경우에 대하여 설명하기로 한다. OS층(522)의 형성에 사용되는 In-M-Zn 산화물의 성막용 타깃의 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하고, OS층(521) 및 OS층(523)의 형성에 사용되는 타깃의 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 한다.
OS층(522)의 형성에는, x1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 In-M-Zn 산화물의 다결정 타깃을 사용하는 것이 바람직하다. z1/y1을 1 이상 6 이하로 함으로써 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=3:1:2 등이 있다. 또한, CAAC-OS란, c축 배향되는 결정부를 갖는 산화물 반도체를 말하는 것이며, 이에 대해서는 후술한다.
OS층(521) 및 OS층(523)의 형성에는, x2/y2<x1/y1이고, z2/y2가 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 타깃을 사용하는 것이 바람직하다. z2/y2를 1 이상 6 이하로 함으로써 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
(에너지 밴드 구조)
다음에 OS층(521), OS층(522), 및 OS층(523)의 적층으로 구성되는 OS층(520)의 기능 및 그 효과에 대하여 도 14의 (B)에 도시된 에너지 밴드 구조도를 사용하여 설명하기로 한다. 도 14의 (A)는 OS 트랜지스터(502)의 채널 영역을 확대한 도면이며, 도 13의 (B)에 도시된 부분의 확대도이다. 도 14의 (B)는 도 14의 (A)의 선 z1-z2 부분(OS 트랜지스터(502)의 채널 형성 영역)의 에너지 밴드 구조를 나타낸 것이다. 이하에서, OS 트랜지스터(502)를 예로 들어 설명하지만, OS 트랜지스터(501)의 경우도 마찬가지이다.
도 14의 (B) 중 Ec(512), Ec(521), Ec(522), Ec(523), 및 Ec(513)는 각각 절연층(512), OS층(521), OS층(522), OS층(523), 및 절연층(513)의 전도대 하단의 에너지를 나타낸 것이다.
여기서, 진공 준위와 전도대 하단의 에너지와의 차('전자 친화력'이라고도 함)는, 진공 준위와 가전자대 상단의 에너지와의 차(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이다. 또한, 에너지 갭은 분광 엘립소미터 UT-300(HORIBA JOBIN YVON사제)을 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사제 VersaProbe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:6인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:8인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:10인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV이다. 또한, 원자수비가 In:Ga:Zn=3:1:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV이다.
절연층(512)과 절연층(513)은 절연체이기 때문에 Ec(513)와 Ec(512)는 Ec(521), Ec(522), 및 Ec(523)보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec(521)는 Ec(522)보다 진공 준위에 가깝다. 구체적으로는, Ec(521)는, Ec(522)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec(523)는 Ec(522)보다 진공 준위에 가깝다. 구체적으로는, Ec(523)는, Ec(522)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, OS층(521)과 OS층(522)의 계면 근방 및 OS층(522)과 OS층(523)의 계면 근방에서는 혼합 영역이 형성되므로 전도대 하단의 에너지는 연속적으로 변화된다. 즉, 이들 계면에서, 준위는 존재하지 않거나 거의 없다.
따라서, 이 에너지 밴드 구조를 갖는 적층 구조에 있어서, 전자는 OS층(522)을 주로 하여 이동하게 된다. 그러므로, OS층(521)과 절연층(512)의 계면 또는 OS층(523)과 절연층(513)의 계면에 준위가 존재하더라도 이 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, OS층(521)과 OS층(522)의 계면 및 OS층(523)과 OS층(522)의 계면에 준위가 존재하지 않거나 거의 없기 때문에, 이 영역에서 전자의 이동이 저해되는 일도 없다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 OS 트랜지스터(502)는 높은 전계 효과 이동도를 가질 수 있다.
또한, 도 14의 (B)에 도시된 바와 같이, OS층(521)과 절연층(512)의 계면 및 OS층(523)과 절연층(513)의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위 Et(502)가 형성될 수 있으나, OS층(521) 및 OS층(523)이 있으므로 OS층(522)과 상기 트랩 준위를 멀리할 수 있다.
OS 트랜지스터(502)는 채널 폭 방향에서, OS층(522)의 상면과 측면이 OS층(523)에 접촉하고, OS층(522)의 하면이 OS층(521)에 접촉하도록 형성되어 있다(도 13의 (C) 참조). 이와 같이, OS층(522)을 OS층(521)과 OS층(523)으로 덮는 구성으로 함으로써 상기 트랩 준위의 영향을 더 저감할 수 있다.
다만, Ec(521)와 Ec(522) 사이의 에너지 차 또는 Ec(523)와 Ec(522) 사이의 에너지 차가 작으면, OS층(522)의 전자가 그 에너지 차를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막의 계면에 마이너스의 고정 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 변동된다.
따라서, Ec(521)와 Ec(522) 사이의 에너지 차 및 Ec(523)와 Ec(522) 사이의 에너지 차를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있기 때문에, 바람직하다.
또한, OS층(521) 및 OS층(523)의 밴드 갭은 OS층(522)의 밴드 갭보다 넓은 것이 바람직하다.
OS층(521) 및 OS층(523)에는 예컨대 Y, Zr, La, Ce, 또는 Nd를 OS층(522)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합하므로 산화물 반도체층에 산소 결손이 생기는 것을 억제하는 기능을 갖는다. 즉, OS층(521) 및 OS층(523)은 OS층(522)보다 산소 결손이 생기기 어렵다고 할 수 있다.
OS층(521), OS층(522), 및 OS층(523)이 적어도 인듐, 아연 및 M(M은, Ga, Y, Zr, La, Ce 또는 Nd)을 포함하는 In-M-Zn 산화물일 때, OS층(521)을 In:M:Zn=x1:y1:z1[원자수비], OS층(522)을 In:M:Zn=x2:y2:z2[원자수비], OS층(523)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이때, OS층(522)에 있어서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 다만, y2가 x2의 3배 이상인 경우, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
이 조건을 만족시키는 In-M-Zn 산화물막은, 상술한 금속 원소의 원자수비를 만족시키는 In-M-Zn 산화물의 타깃을 사용함으로써 형성할 수 있다.
OS층(521) 및 OS층(523)의 Zn 및 O를 제외한 In 및 M의 원자수 비율로서는, 바람직하게는 In을 50atomic％ 미만, M을 50atomic％보다 높게 하고, 더 바람직하게는 In을 25atomic％ 미만, M을 75atomic％보다 높게 한다. 또한, OS층(522)의 Zn 및 O를 제외한 In 및 M의 원자수 비율로서는, 바람직하게는 In을 25atomic％보다 높게 하고, M을 75atomic％ 미만, 더 바람직하게는 In을 34atomic％보다 높게 하고, M을 66atomic％ 미만으로 한다.
OS층(521) 및 OS층(523)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, OS층(522)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, OS층(523)은 OS층(521) 및 OS층(522)보다 얇은 것이 바람직하다.
또한, 산화물 반도체를 채널로 하는 OS 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체 내에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, OS층(521), OS층(522), 및 OS층(523)의 층 내 및 이들 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는, 이차 이온 질량 분석(SIMS)에서, 예컨대 산화물 반도체의 어느 깊이에서 또는 산화물 반도체의 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 수소 농도는, 예컨대 산화물 반도체의 어느 깊이에서 또는 산화물 반도체의 어느 영역에서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 질소 농도는 예컨대 산화물 반도체의 어느 깊이에서 또는 산화물 반도체의 어느 영역에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체가 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면 산화물 반도체의 결정성을 저하시키는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는 예컨대 산화물 반도체의 어느 깊이에서 또는 산화물 반도체의 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 가지면 좋다. 또한, 예컨대, 산화물 반도체의 어느 깊이에서 또는 산화물 반도체의 어느 영역에서 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 가지면 좋다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V 또는, 10V 정도로 한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수 yA/μm로부터 수 zA/μm까지 저감하는 것이 가능하게 된다.
<산화물 반도체의 결정 구조>
이하에서 OS층(520)을 구성하는 산화물 반도체막의 구조에 대하여 설명하기로 한다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정 및 능면체정은 육방정계에 포함된다.
산화물 반도체는, 비단결정 산화물 반도체와 단결정 산화물 반도체로 대별된다. 비단결정 산화물 반도체로서는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등을 말한다.
또한, 다른 관점에서 보면 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태이며 고정화되지 않거나, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고 단거리 질서성을 갖지만 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
거꾸로 말하면, 본질적으로 안정된 산화물 반도체는 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수 없다. 또한, 등방적이지 않은(예컨대 미소 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드(void)라고도 함)을 가지며 불안정한 구조이다. 따라서, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
(CAAC-OS)
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 하나이다. CAAC-OS의 결정부를 나노 결정(nc：nanocrystal)이라고 부를 수도 있다. CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터, CAAC-OS의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS의 평면에서의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명하기로 한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS는 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체의 주성분 이외의 원소이다. 특히, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력의 강한 원소(실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체 내부에 포함되면, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
한편, CAAC-OS에 대하여, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ 축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도, 명료한 피크가 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
상술한 바와 같이 CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하될 수 있기 때문에, 거꾸로 말하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예컨대 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 예를 들어, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
고순도 진성인 산화물 반도체 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온(normally on)이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그러므로, 불순물 농도가 높으며 결함 준위 밀도가 높은 산화물 반도체를 사용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
CAAC-OS를 사용한 OS 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
(nc-OS, 미결정 산화물 반도체)
미결정 산화물 반도체는 고분해능 TEM 이미지에서 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. 또한, nc-OS는 예컨대 고분해능 TEM 이미지에서는, 결정 입계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS는 미소한 영역(예컨대, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, nc-OS는, 분석 방법에 따라서는 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하고 out-of-plane법에 의하여 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 결정부보다 큰 프로브 직경(예컨대 50nm 이상)의 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 프로브 직경이 결정부의 크기와 가깝거나 결정부보다 작은 전자 빔을 사용하는 나노 빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정) 사이에서는 결정 방위에 규칙성이 보이지 않는 것으로, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 다만, nc-OS는 다른 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 그 때문에, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
(a-like OS, 비정질 산화물 반도체막)
비정질 산화물 반도체는, 원자 배열이 불규칙하며 결정부를 포함하지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 일례이다.
비정질 산화물 반도체는 고분해능 TEM 이미지에서 결정부를 확인할 수 없다. 비정질 산화물 반도체에 대하여, XRD 장치를 사용하고 out-of-plane법에 의하여 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대하여, 전자 회절을 수행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대하여, 나노 빔 전자 회절을 수행하면 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 고분해능 TEM 이미지에서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다. a-like OS는 TEM에 의한 관찰의 정도가 미량인 전자 조사에 의하여, 결정화가 일어나, 결정부의 성장을 볼 수 있는 경우가 있다. 한편, 양질의 nc-OS라면, TEM에 의한 관찰의 정도가 미량인 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
a-like OS 및 nc-OS의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서 관찰되는 격자 무늬에 착안하여, 격자 무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에서는 각 격자 무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
산화물 반도체는 구조마다 밀도가 다른 경우가 있다. 예를 들어, 어느 산화물 반도체의 조성을 알면, 이 조성과 같은 조성에서의 단결정 산화물 반도체의 밀도와 비교함으로써, 그 산화물 반도체의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, a-like OS의 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예컨대 단결정 산화물 반도체의 밀도에 대하여, nc-OS의 밀도 및 CAAC-OS의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정 산화물 반도체의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 곤란하다.
이에 대하여 구체적인 예를 사용하여 설명하기로 한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]를 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]를 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정 산화물 반도체를 조합함으로써, 원하는 조성의 단결정 산화물 반도체에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정 산화물 반도체의 밀도는 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대해서, 가중 평균을 이용하여 산출하면 좋다. 다만, 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하여 밀도를 산출하는 것이 바람직하다.
또한, 산화물 반도체는 예컨대 비정질 산화물 반도체, a-like OS, nc-OS, 미결정 산화물 반도체, CAAC-OS 중 2종류 이상을 갖는 적층막이라도 좋다.
<기판>
기판(510)은 단순히 지지 재료에 한정되지 않으며, 트랜지스터 등 다른 디바이스가 형성된 기판이라도 좋다. 이 경우 OS 트랜지스터(501)의 도전층(530), 도전층(541), 및 도전층(542) 중 하나는 상기 다른 디바이스에 전기적으로 접속되어도 좋다.
<하지 절연막>
절연층(511)은 기판(510)으로부터 불순물이 확산되는 것을 방지하는 역할을 갖는다. 절연층(512)은 OS층(520)에 산소를 공급하는 역할을 갖는 것이 바람직하다. 따라서, 절연층(512)은 산소를 포함한 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소를 포함한 절연막이면 더 바람직하다. 예를 들어, TDS(Thermal Desorption Spectroscopy)에서, 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서의 산소 분자의 방출량이 1.0×1018[molecules/cm3] 이상인 막으로 한다. 기판(510)을 다른 디바이스가 형성된 기판으로 하는 경우, 절연층(511)은, 표면을 평탄하게 하도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리가 수행되는 것이 바람직하다.
절연층(511) 및 절연층(512)은, 산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 질화 실리콘, 질화산화 실리콘, 질화산화 알루미늄 등의 절연 재료, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 또한, 본 명세서에서, 산화질화물이란 질소의 함유량보다 산소의 함유량이 많은 재료를 말하고, 질화산화물이란 산소의 함유량보다 질소의 함유량이 많은 재료를 말한다.
<게이트 전극>
도전층(530)은, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 이리듐(Ir), 스트론튬(Sr), 백금(Pt)의 저저항 재료로 이루어진 단체 또는 합금 또는 이들을 주성분으로 하는 화합물로 형성하는 것이 바람직하다. 또한, 도전층(530)은 단층 구조이라도 좋고, 2층 이상의 적층 구조이라도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고 이들 위에 타이타늄막을 형성하는 3층 구조, Cu-Mn 합금막의 단층 구조, Cu-Mn 합금막 위에 Cu막을 적층하는 2층 구조, Cu-Mn 합금막 위에 Cu막을 적층하고 이 위에 Cu-Mn 합금막을 적층하는 3층 구조 등이 있다. 특히, Cu-Mn 합금막은 전기 저항이 낮으며 산소를 포함하는 절연막과의 계면에 산화 망가니즈를 형성하고, Cu의 확산을 방지할 수 있어 바람직하다.
또한, 도전층(530)에는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
<게이트 절연층>
절연층(513)은 단층 구조 또는 적층 구조의 절연막으로 형성된다. 절연층(513)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(513)은 상술한 재료를 적층한 것이라도 좋다. 또한, 절연층(513)에 란타넘(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하여도 좋다. 또한, 절연층(511)은 절연층(513)과 마찬가지로 형성할 수 있다. 절연층(513)은 예컨대 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄은 산화 실리콘이나 산화질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘과 비교하여 막 두께를 크게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
<소스 전극, 드레인 전극, 백 게이트 전극>
도전층(541), 도전층(542), 및 도전층(531)은 도전층(530)과 마찬가지로 제작할 수 있다. Cu-Mn 합금막은 전기 저항이 낮으며 OS층(520)과의 계면에 산화 망가니즈를 형성하고, Cu의 확산을 방지할 수 있어, 도전층(541) 및 도전층(542)에 사용하는 것이 바람직하다.
<보호 절연막>
절연층(514)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는 것이 바람직하다. 이와 같은 절연층(514)을 제공함으로써, OS층(520)으로부터 산소가 외부로 확산되는 것, 그리고 외부로부터 OS층(520)으로 수소나 물 등이 들어가는 것을 방지할 수 있다. 절연층(514)으로서는, 예컨대 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 차단 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소의 양쪽의 막의 투과를 차단하는 효과가 높으므로, 절연층(514)에 적용하는 것이 바람직하다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등 불순물의 OS층(520)으로의 혼입 방지, OS층(520)을 구성하는 주성분 재료인 산소의 산화물 반도체로부터의 방출 방지, 절연층(512)으로부터의 산소의 불필요한 방출의 방지 효과를 갖는 보호막으로서 사용하기에 적합하다. 또한, 산화 알루미늄막에 포함된 산소를 산화물 반도체 내로 확산시키는 것도 가능하다.
<층간 절연막>
또한, 절연층(514) 위에는 절연층(515)이 형성되는 것이 바람직하다. 절연층(515)은 단층 구조 또는 적층 구조의 절연막으로 형성할 수 있다. 상기 절연막에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다.
≪성막 방법≫
반도체 장치를 구성하는 절연막, 도전막, 반도체막 등의 성막 방법으로서는 스퍼터링법이나 플라즈마 CVD법이 대표적이다. 다른 방법으로서는, 예컨대 열 CVD법으로 형성할 수도 있다. 열 CVD법의 예로서, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 이용할 수 있다.
열 CVD법은 플라즈마를 이용하지 않는 성막 방법이기 때문에, 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다. 열 CVD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 체임버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 체임버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의하여, 지금까지 기재한 실시형태에 개시된 도전막이나 반도체막을 형성할 수 있고, 예컨대 InGaZnOX(X>0)막을 형성하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 (CH3)3In이다. 또한, 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 또한, 다이메틸아연의 화학식은 (CH3)2Zn이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 (C2H5)3Ga)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 (C2H5)2Zn)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예컨대 InGaZnOX(X>0)막을 형성하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 섞어서 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
≪반도체 장치의 구성예≫
이하에서는 OS 트랜지스터를 갖는 반도체 장치의 디바이스 구조에 대하여 설명하기로 한다. 실시형태 1에서 설명한 바와 같이, 반도체 장치에 포함되는 p형 트랜지스터를 Si 트랜지스터로 하고, n형 트랜지스터를 OS 트랜지스터로 하여 구성하는 것이 가능하다. 이와 같은 구성예에서는, p형 트랜지스터 위에 OS 트랜지스터를 적층함으로써 반도체 장치를 소형화할 수 있다. 도 15 및 도 16을 참조하여 이와 같은 적층 구조를 갖는 반도체 장치의 구성예에 대하여 설명하기로 한다. 여기서는 반도체 장치의 일례로서 도 6의 (B)에 도시된 반도체 장치(102)의 디바이스 구조에 대하여 설명하기로 한다.
도 15는 반도체 장치(102)의 디바이스 구조의 일례를 도시한 평면도이고, 도 16은 그 단면도이다. 도면을 명확화하기 위하여, 도 15에는 반도체 장치(102)의 회로 레이아웃을 3개의 평면도로 분해하여 도시하였고, 구성 요소의 일부(절연층이나 플러그 등)는 생략하였다. 도 15의 (C)에는 트랜지스터(Mp1) 및 트랜지스터(Mp5)의 평면도를 도시하였고, 도 15의 (B)에는 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5), 및 전원 전위를 공급하는 배선의 평면도를 도시하였고, 도 15의 (A)에는 신호의 입력 단자 및 출력 단자의 평면도를 도시하였다. 도 16은 도 15의 선 d1-d2 부분의 단면도이며, 반도체 장치(102)가 갖는 트랜지스터의 채널 길이 방향의 단면도에 상당한다.
도 16의 예의 반도체 장치(102)는 단결정 실리콘 웨이퍼(400)에 형성되어 있다. 절연층(403)은 트랜지스터(Mp1)와 트랜지스터(Mp5)를 소자 분리하기 위한 층이다. 영역(401)은 트랜지스터(Mp1)가 형성되는 소자 영역이고, 영역(402)은 트랜지스터(Mp5)가 형성되는 소자 영역이다. 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)는 도 13에 도시된 OS 트랜지스터(502)와 같은 디바이스 구조를 가지며 이와 마찬가지로 제작할 수 있다.
도 16의 절연층(404)~(410)은 단층 또는 적층 구조의 절연막으로 형성된다. 이 절연막은 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등에서 선택된 1종류 이상을 포함한 절연체로 형성할 수 있다. 또한, 이 절연막에 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지막을 사용할 수 있다.
<트랜지스터(Mp1 및 Mp5)>
반도체 장치(102)는 단결정 실리콘 웨이퍼(400)에 형성되어 있다. 절연층(403)은 트랜지스터(Mp1)와 트랜지스터(Mp5)를 소자 분리하기 위한 층이다. 영역(401)은 트랜지스터(Mp1)가 형성되는 소자 영역이고, 영역(402)은 트랜지스터(Mp5)가 형성되는 소자 영역이다. 도 16의 예에서는, 트랜지스터(Mp1) 및 트랜지스터(Mp5)는 플레이너형 전계 효과 트랜지스터이다. 트랜지스터(Mp1) 및 트랜지스터(Mp5)의 디바이스 구조가 도 16의 예에 한정되지 않는 것은 말할 나위 없다. 예를 들어, 3D 트랜지스터(FIN형, TRI-GATE형 등)로 할 수 있다. 또한, 단결정 실리콘층을 갖는 SOI형 반도체 기판을 사용하여 트랜지스터(Mp1)와 트랜지스터(Mp5)를 제작하여도 좋다.
트랜지스터(Mp1)는 도전층(411), 게이트 절연층(415), 불순물 영역(421), 불순물 영역(422), 불순물 영역(425), 및 불순물 영역(426)을 갖는다. 이들 불순물 영역은 소자 영역(401)에 형성된다. 소자 영역(401)은 트랜지스터(Mp1)의 채널 영역을 포함한다. 불순물 영역(421) 및 불순물 영역(422)은, 소스 영역 또는 드레인 영역으로서 기능한다. 불순물 영역(425) 및 불순물 영역(426)은 LDD(Lightly Doped Drain) 영역이나 확장 영역으로서 기능한다. 여기서 불순물 영역(421), 불순물 영역(422), 불순물 영역(425), 및 불순물 영역(426)의 도전형은 p형이다. 도전층(411)은 트랜지스터(Mp1)의 게이트 전극으로서 기능한다. 도전층(411)의 측면에는 절연층(413)이 형성되어 있다. 절연층(413)을 형성함으로써 소자 영역(401)에 불순물 영역(421), 불순물 영역(422), 불순물 영역(425), 및 불순물 영역(426)을 자기 정합적으로 형성할 수 있다.
트랜지스터(Mp5)는 도전층(412), 절연층(414), 게이트 절연층(416), 불순물 영역(423), 불순물 영역(424), 불순물 영역(427), 및 불순물 영역(428)을 갖는다. 이들 불순물 영역은 소자 영역(402)에 형성되며 p형 도전형이다. 소자 영역(402)은 트랜지스터(Mp5)의 채널 영역을 포함한다. 트랜지스터(Mp5)는 트랜지스터(Mp1)와 같은 디바이스 구조를 갖는다.
트랜지스터(Mp1) 및 트랜지스터(Mp5)는 절연층(404)으로 덮인다. 절연층(404) 위에 절연층(405)이 형성되고, 절연층(406) 위에 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)가 형성된다.
트랜지스터(Mp1) 및 트랜지스터(Mp5)의 반도체막 근방에 제공되는 절연층(404) 내의 수소는 실리콘의 댕글링 본드를 종단하고, 트랜지스터(Mp1) 및 트랜지스터(Mp5)의 신뢰성을 향상시키는 효과가 있다. 한편, 이 수소는 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)의 산화물 반도체막 내에 캐리어를 생성하는 요인이 되어, 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)의 신뢰성을 저하시키는 경우가 있다. 따라서, 트랜지스터(Mp1) 및 트랜지스터(Mp5)와, 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5) 사이의 절연층(405)은 수소의 확산을 방지하는 기능을 갖는 것이 바람직하다. 절연층(405)에 의하여 아래의 층에 수소를 가두어, 그 수소가 위의 층으로 확산되는 것을 방지함으로써, 트랜지스터(Mp1) 및 트랜지스터(Mp5)와, 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)의 신뢰성을 향상시킬 수 있다.
절연층(405)으로서는, 예컨대 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다. 또한, 절연층(406)은 도 13의 절연층(512)과 마찬가지로, 산화물 반도체막에 산소를 공급하는 기능을 갖는 절연체로 형성하면 좋다.
<트랜지스터(Mos1, Mos3, Mos5)>
트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)는 도 13에 도시된 OS 트랜지스터(502)와 같은 디바이스 구조를 갖고, 3층 구조의 OS층을 구비한 s-channel형 트랜지스터이다.
절연층(407)은 트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)의 게이트 절연층을 구성한다. 트랜지스터(Mos1) 및 트랜지스터(Mos3)는 OS층(490) 및 도전층(432)을 공유한다. OS층(490)은 OS층(490a), OS층(490b), 및 OS층(490c)의 3층 구조이다. 도전층(431), 도전층(432), 및 도전층(441)은 각각 트랜지스터(Mos1)의 소스 전극, 드레인 전극, 및 게이트 전극으로서 기능한다. 도전층(432), 도전층(433), 및 도전층(442)은 각각 트랜지스터(Mos3)의 소스 전극, 드레인 전극, 및 게이트 전극으로서 기능한다.
트랜지스터(Mos5)의 OS층(491)은 OS층(491a), OS층(491b), 및 OS층(490c)의 3층 구조이다. OS층(490c)은 OS층(490)과 OS층(491)으로 공유된다. 도전층(434), 도전층(435), 및 도전층(443)은 각각 트랜지스터(Mos5)의 소스 전극, 드레인 전극, 및 게이트 전극으로서 기능한다.
<배선, 전극>
트랜지스터(Mos1), 트랜지스터(Mos3), 및 트랜지스터(Mos5)를 덮도록 절연층(408)이 형성되어 있다. 절연층(408)을 덮도록 절연층(409)이 형성되어 있다. 절연층 위에는, 배선(451), 배선(452), 및 전극(453)~(457)이 형성되어 있다. 배선(451)은 고전원 전위(VDD)용 전원선이다. 배선(452)은 저전원 전위(VSS)용 전원선이다.
트랜지스터(Mp1)의 소스(불순물 영역(421))는 플러그(471) 및 플러그(479)에 의하여 배선(451)에 전기적으로 접속된다. 트랜지스터(Mp5)의 소스(불순물 영역(424))는 플러그(474) 및 플러그(483)에 의하여 배선(451)에 전기적으로 접속된다. 트랜지스터(Mos1)는 플러그(478)에 의하여 배선(452)에 전기적으로 접속되고, 트랜지스터(Mos5)는 플러그(482)에 의하여 배선(452)에 전기적으로 접속된다.
트랜지스터(Mos1)의 게이트 전극(도전층(441))과 트랜지스터(Mp1)의 게이트 전극(도전층(411))은 각각 플러그(미도시)에 의하여 전극(455)에 전기적으로 접속된다. 트랜지스터(Mos3)의 게이트 전극(도전층(442))은 플러그(미도시)에 의하여 전극(456)에 전기적으로 접속된다. 드레인 전극(도전층(432))은 플러그(479)에 의하여 전극(454)에 전기적으로 접속된다. 트랜지스터(Mos5)의 게이트 전극(도전층(443)), 트랜지스터(Mp5)의 게이트 전극(도전층(412))은 각각 플러그(미도시)에 의하여 전극(454)에 전기적으로 접속된다.
트랜지스터(Mp1)의 드레인(불순물 영역(422)) 및 트랜지스터(Mos3)의 소스 전극(도전층(433))은 플러그(472) 및 플러그(475)에 의하여 전기적으로 접속된다. 트랜지스터(Mos5)의 소스 전극(도전층(435)) 및 트랜지스터(Mp5)의 드레인(불순물 영역(423))은 플러그(473) 및 플러그(477)에 의하여 전기적으로 접속된다. 도전층(435)은 플러그(481)에 의하여 전극(457)과 전기적으로 접속된다.
배선(451), 배선(452), 전극(454)~(457)을 덮도록 절연층(410)이 형성된다. 절연층(410) 위에 전극(461)~(463)이 형성되어 있다. 전극(461)은 반도체 장치(102)의 입력 단자로서 기능한다. 전극(462)은 출력 단자로서 기능한다. 전극(463)은 신호(SLP)의 입력 단자로서 기능한다. 전극(461)은 플러그(미도시)에 의하여 전극(455)에 전기적으로 접속된다. 전극(462)은 플러그(484)에 의하여 전극(457)에 전기적으로 접속된다. 전극(463)은 플러그(미도시)에 의하여 전극(456)에 전기적으로 접속된다.
배선(452), 전극(454)~(457), 전극(461)~(463), 및 플러그(470) 등의 플러그는 단층 구조 또는 적층 구조의 도전층으로 형성할 수 있다. 이 도전층은, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 이리듐(Ir), 스트론튬(Sr), 백금(Pt) 중에서 선택된 금속 또는 합금, 또는 이들을 주성분으로 하는 화합물로 형성하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
(실시형태 3)
실시형태 1에서 설명한 논리 회로(논리 셀)나 클럭 트리는 다양한 집적 회로에 제공될 수 있다. 여기서는 이와 같은 집적 회로의 일례로서 중앙 연산 처리 장치(CPU)에 대하여 설명하기로 한다.
도 17은 CPU의 일례를 도시한 블록도이다. 도 17에 도시된 CPU(300)는 CPU 코어(301), 주변 회로(302), 및 파워 매니지먼트 유닛(303)을 갖는다. 파워 매니지먼트 유닛(303)은 전원 제어 유닛(331) 및 클럭 제어 유닛(332)을 갖는다. 주변 회로(302)는 명령 캐시 제어 유닛(321), 명령 캐시(323), 데이터 캐시 제어 유닛(322), 데이터 캐시(324), 및 버스 인터페이스(325)를 갖는다. CPU 코어(301)는 제어 유닛(311), 페치 및 디코더 유닛(312), 실행 유닛(314), 및 레지스터 파일(313)을 갖는다.
실시형태 1에 따른 반도체 장치는, CPU(300)가 갖는 논리 회로에 적용될 수 있다. 따라서, 전원 제어 유닛(331), 클럭 제어 유닛(332), 명령 캐시 제어 유닛(321), 명령 캐시(323), 데이터 캐시 제어 유닛(322), 데이터 캐시(324), 버스 인터페이스(325), 제어 유닛(311), 페치 및 디코더 유닛(312), 실행 유닛(314), 및/또는 레지스터 파일(313)에 적용할 수 있다. 또한, 클럭 신호를 전송하기 위한 클럭 트리에 적용할 수 있다. 따라서, 소형화되며 저소비 전력의 CPU(300)를 제공할 수 있다. 전자 부품으로서 CPU(300)가 내장된 전자 기기는 소비 전력을 저감할 수 있으므로, 예컨대 배터리로 구동되는 전자 기기에 CPU(300)는 적합하다.
페치 및 디코더 유닛(312)은 메인 메모리나 명령 캐시(323)로부터 명령을 취득하여 명령의 디코딩을 하는 기능을 갖는다. 제어 유닛(311)은 페치한 명령 등을 바탕으로 페치 및 디코더 유닛(312), 실행 유닛(314), 레지스터 파일(313), 및 CPU 코어(301) 외부와 데이터를 수수하는 타이밍을 제어하는 기능을 갖는다. 실행 유닛(314)은 ALU(Arithmetic Logic Unit), 시프터, 곱셈기 등을 갖는다. 사칙 연산, 논리 연산 등의 각종 연산 처리를 수행하는 기능을 갖는다.
레지스터 파일(313)은 범용 레지스터를 포함하는 복수의 레지스터를 갖고, 메인 메모리나 데이터 캐시(324)로부터 판독된 데이터, 또는 실행 유닛(314)이 출력하는 데이터 등을 기억한다. 명령 캐시(323)는 사용 빈도가 높은 명령을 일시적으로 기억해 두는 기능을 갖는다. 데이터 캐시(324)는 사용 빈도가 높은 데이터를 일시적으로 기억해 두는 기능을 갖는다. 명령 캐시 제어 유닛(321)은 명령 캐시(323)의 동작의 제어 등을 수행한다. 데이터 캐시 제어 유닛(322)은 데이터 캐시(324)의 동작의 제어 등을 수행한다.
버스 인터페이스(325)는 외부 버스(External BUS)에 접속되고, CPU(300)와 CPU(300) 외부에 있는 각종 장치간의 데이터의 경로로서 기능한다.
파워 매니지먼트 유닛(303)은 CPU(300)의 전력에 관한 제어를 수행한다. 전원 제어 유닛(331)은 CPU 코어(301)로부터 제어 신호가, CPU(300) 외부로부터 인터럽트 신호(Interrupt signal) 등이 입력되고, 전력 제어를 수행하는 신호(Power Control Signals)를 출력한다. 예를 들어, CPU(300)는 복수의 파워 도메인을 갖고, 각 파워 도메인에서 전원과의 사이에 파워 스위치가 제공되는 경우, 전원 제어 유닛(331)은 파워 스위치의 동작을 제어하는 기능을 가져도 좋다. 예를 들어, 전압 조정기(regulator)가 제공되어 있는 경우에는 전원 제어 유닛(331)은 전압 조정기를 제어하는 기능을 가져도 좋다. 전압 조정기는, CPU(300) 내에 제공되어도 좋고, CPU(300)의 외부에 제공되어도 좋고, 또는 전압 조정기의 일부(예컨대 인덕터 코일)만 CPU(300)의 외부에 제공되어도 좋다.
클럭 제어 유닛(332)은 CPU 코어(301)로부터 제어 신호가, CPU(300) 외부로부터 클럭 신호나 인터럽트 신호 등이 입력되고 내부 클럭(Internal Clock)을 출력한다. 예를 들어, CPU(300)를, CPU 코어(301)나 주변 회로(302) 등의 큰 블록마다 클럭을 제어하는 성긴(coarse-grained) 클럭 게이팅을 수행하는 것으로 하여도 좋고, 더 적은 플립플롭으로 이루어지는 작은 블록마다 클럭을 제어하는 촘촘한 클럭 게이팅을 수행하는 구성으로 하여도 좋다. 촘촘한 클럭 게이팅을 수행하는 구성인 경우, 실시형태 1의 클럭 트리를 적용함으로써 클럭 게이팅 시의 클럭 트리에서의 전력 소비를 저감할 수 있다. 또한, 클럭 트리에서 상태를 기억할 수 있으므로 통상 동작 상태로 바로 복귀시킬 수 있다.
상기 구성을 갖는 CPU(300)는 파워 게이팅을 수행할 수 있다. 파워 게이팅의 동작의 흐름에 대해서는 일례를 들어 설명하기로 한다.
파워 게이팅은, CPU(300)가 처리를 수행하지 않는 기간 등에, CPU(300)가 갖는 각종 회로 중 하나 또는 복수 회로로의 전원 전압 공급을 정지하는 기술이다. 전원 전압의 공급 시에 소비되는 DC 전력을 저감함으로써 소비 전력을 저감하는 기술이다. 파워 게이팅은, 파워 오프 시에 CPU(300) 내의 필요한 데이터의 저장을 수행한다. 파워 온 시에, 저장된 데이터를 복귀하고 CPU 코어(301)에서의 명령의 실행을 재개한다.
먼저, CPU 코어(301)는 미리 전원 제어 유닛(331) 내의 레지스터에 값을 설정함으로써 파워 게이팅의 모드의 설정을 수행한다. 파워 게이팅은, 예컨대 CPU 코어(301)에 대한 명령에 의하여 시작된다. CPU 코어(301)는 명령을 디코딩한 후, 전원 제어 유닛(331)에, 파워 오프를 수행하기 위한 제어 신호를 송신한다. 다음에, 전원 제어 유닛(331)은 CPU(300) 내에 포함되는 레지스터, 레지스터 파일(313), 명령 캐시(323), 데이터 캐시(324) 등에 보존된 데이터, 또는 그 일부를 저장시킨다. 다음에, 전원 제어 유닛(331)은 파워 스위치의 동작을 제어함으로써, CPU(300)가 갖는 각종 회로 중 하나 또는 복수 회로로의 전원 전압의 공급을 정지한다. 한편, 인터럽트 신호가 파워 매니지먼트 유닛(303)에 입력되면 회로로의 전원 전압의 공급이 시작된다. 전원 제어 유닛(331)에 카운터를 제공하고, 전원 전압의 공급이 시작되는 타이밍을 인터럽트 신호의 입력이 아니라 상기 카운터로 결정하도록 하여도 좋다. 다음에, CPU(300)는 저장시킨 데이터를 복귀한다. 그 다음에, CPU 코어(301)에서의 명령의 실행이 재개된다.
레지스터로서 상태 유지(state retention) 레지스터를 사용할 수 있다. 결과적으로, 레지스터에 보존된 데이터는 CPU(300) 외부에 저장하지 않고 레지스터 내의 상태 유지부에 저장할 수 있다. 상태 유지부는 파워 오프 시에 전원 전압의 공급을 정지하지 않는 구성으로 하여도 좋다. 상태 유지부는 산화물 반도체 트랜지스터와 커패시터로 이루어진 회로를 갖고, 전원 공급 없이 오랫동안 데이터를 유지할 수 있는 기억 회로가 사용되어도 좋다. 이와 같은 구성으로 함으로써 레지스터에 보존된 데이터를 레지스터 외의 메모리에 저장시키는 경우와 비교하여 전력과 시간을 삭감할 수 있다.
레지스터 파일(313), 명령 캐시(323), 및/또는 데이터 캐시(324)는, 앞의 실시형태에서 예시한, 산화물 반도체 트랜지스터를 사용한 메모리 셀을 가져도 좋다. 예를 들어, 백업이 가능한 SRAM 셀을 갖는 경우, 레지스터 파일(313), 명령 캐시(323), 및/또는 데이터 캐시(324)는 보존된 데이터를 백업용 기억 회로에 저장시킬 수 있다. 다른 구성으로서, 레지스터 파일(313), 명령 캐시(323), 및/또는 데이터 캐시(324)는, 데이터를 유지할 수 있을 정도로 낮은 전원 전압을 공급하는 모드(저전원 전압 상태라고 함)를 가져도 좋다. 파워 게이팅을 수행할 때, 레지스터 파일(313), 명령 캐시(323), 및/또는 데이터 캐시(324)는 전원 전압의 공급을 정지하는 것이 아니라 저전원 전압 상태에 이행함으로써 소비 전력을 저감할 수 있다. 이 구성으로 함으로써 레지스터 파일(313), 명령 캐시(323), 및/또는 데이터 캐시(324)에 보존된 데이터를 CPU(300)의 외부에 저장시키는 경우와 비교하여 전력과 시간을 삭감할 수 있다. 또는, 파워 게이팅 시에 명령 캐시(323), 및/또는 데이터 캐시(324)에 보존된 데이터를 저장시키지 않고, 파워 온 후에 필요에 따라 데이터나 명령을 CPU(300) 외부의 메모리로부터 취득하는 경우와 비교하여, 전력 및/또는 시간을 삭감할 수 있다.
여기서는 프로세싱 유닛의 일례로서 CPU에 대하여 설명하였으나, 본 발명의 일 형태는 다양한 프로세싱 유닛에 적용할 수 있다. 예를 들어, RFID 태그, GPU(Graphics Processing Unit), PLD(Programmable Logic Device), DSP(Digital Signal Processor), MCU(Microcontroller Unit), 커스텀 LSI 등에도 적용 가능하다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 일례로서 전자 부품, 및 전자 부품을 구비하는 전자 기기 등에 대하여 설명하기로 한다.
<전자 부품의 제작 방법 예>
도 18의 (A)는 전자 부품의 제작 방법 예를 설명한 흐름도이다. 전자 부품은, 반도체 패키지, 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그래서 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
트랜지스터로 구성되는 반도체 장치는, 조립 공정(후(後)공정)을 거쳐, 착탈 가능한 복수의 부품이 프린트 기판에 제공됨으로써 완성된다. 후공정에 대해서는, 도 18의 (A)에 나타낸 각 공정을 거침으로써 완성된다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(스텝 S1)한 후, 기판 이면을 연삭(硏削)한다(스텝 S2). 이 단계에서 기판을 박막화함으로써, 전공정에서의 기판의 휨 등을 저감하고, 부품으로서의 소형화를 도모한다.
기판의 이면을 연삭하여 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다. 그리고 분리된 칩을 각각 골라내고 리드 프레임 위에 탑재하여 접합하는, 다이 본딩 공정을 수행한다(스텝 S3). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적합한 방법을 선택한다. 또한, 다이 본딩 공정에서는, 인터포저 위에 탑재하여 접합하여도 좋다.
이어서, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는, 와이어 본딩을 수행한다(스텝 S4). 금속 세선에는 은선(silver line)이나 금선(gold line)을 사용할 수 있다. 또한, 와이어 본딩으로서 볼 본딩(ball bonding)이나 웨지 본딩(wedge bonding)을 채용할 수 있다.
와이어 본딩이 수행된 칩은, 에폭시 수지 등으로 밀봉하는 몰드 공정이 수행된다(스텝 S5). 몰드 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 기계적인 외력에 의한, 내장되는 회로부나 와이어에 대한 대미지를 저감할 수 있고, 또한 수분이나 먼지에 기인한 특성의 열화를 저감할 수 있다.
다음에, 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(스텝 S6). 이 도금 처리에 의하여 리드가 녹나는 것을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 수행한다(스텝 S7). 그리고 최종적인 검사 공정(스텝 S8)을 거쳐서 전자 부품이 완성된다(스텝 S9).
이상 설명한 전자 부품은, 상술한 실시형태에서 설명한 반도체 장치를 포함하는 구성으로 할 수 있다. 따라서, 소비 전력이 저감되며 소형화가 도모된 전자 부품을 구현할 수 있다.
<전자 부품의 구성예>
도 18의 (B)에는, 완성된 전자 부품의 사시 모식도를 도시하고, 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 18의 (B)에 도시된 바와 같이 전자 부품(700)은 리드(701) 및 회로부(703)를 갖는다. 전자 부품(700)은, 예컨대 프린트 기판(702)에 실장된다. 이와 같은 전자 부품(700)이 복수 조합되고, 각각이 프린트 기판(702) 위에서 전기적으로 접속됨으로써 전자 기기 내부에 탑재할 수 있다. 완성된 회로 기판(704)은 전자 기기 등의 내부에 제공된다. 예를 들어, 전자 부품(700)은 데이터를 기억하는 랜덤 액세스 메모리, 및 MCU(마이크로 컨트롤러 유닛)나 RFID 태그 등 각종 처리를 실행하는 프로세싱 유닛으로서 사용할 수 있다.
따라서 전자 부품(700)은 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등 항공에 관한 전자 기기), ASIC 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기의 전자 부품(IC 칩)에 적용될 수 있다. 이와 같은 전자 기기로서 표시 기기, 퍼스널 컴퓨터(PC), 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 카메라(비디오 카메라나 디지털 스틸 카메라 등), 웨어러블형 표시 장치 또는 단말(헤드마운트형, 고글형, 안경형, 완장형, 팔찌형, 목걸이형 등), 내비게이션 시스템, 음향 재생 장치(카오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 19에 도시하였다.
<전자 기기의 구성예>
도 19의 (A)~(F)는 표시부를 구비하며 배터리로 구동되는 전자 기기의 구성예를 도시한 것이다. 도 19의 (A)에 도시된 휴대형 게임기(900)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907) 등을 갖는다. 표시부(903)는 입력 장치로서 터치 스크린이 제공되어 있고, 스타일러스(908) 등에 의하여 조작 가능하다.
도 19의 (B)에 도시된 정보 단말(910)은 하우징(911)에, 표시부(912), 마이크로폰(917), 스피커부(914), 카메라(913), 외부 접속부(916), 및 조작용 버튼(915) 등을 갖는다. 표시부(912)는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 정보 단말(910)은, 예컨대 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 PC, 전자 서적 단말 등으로서 사용할 수 있다.
도 19의 (C)에 도시된 노트북 PC(920)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 갖는다.
도 19의 (D)에 도시된 비디오 카메라(940)는 하우징(941), 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 하우징(941)에 제공되고, 표시부(943)는 하우징(942)에 제공된다. 하우징(941)과 하우징(942)은 접속부(946)에 의하여 접속되고 하우징(941)과 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경할 수 있다. 하우징(941)에 대한 하우징(942)의 각도에 따라, 표시부(943)에 표시되는 화상 방향을 변경하거나, 화상의 표시/비표시를 전환할 수 있다.
도 19의 (E)는 팔찌형 정보 단말의 일례를 도시한 것이다. 정보 단말(950)은 하우징(951), 표시부(952) 등을 갖는다. 표시부(952)는 곡면을 갖는 하우징(951)에 지탱되어 있다. 표시부(952)는, 가요성 기판을 사용한 표시 패널을 구비하기 때문에, 플렉시블하고 가벼우며 사용하기 편리한 정보 단말(950)을 제공할 수 있다.
도 19의 (F)는 손목시계형 정보 단말의 일례를 도시한 것이다. 정보 단말(960)은 하우징(961), 표시부(962), 밴드(963), 버클(964), 조작 버튼(965), 입출력 단자(966) 등을 구비한다. 정보 단말(960)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다.
표시부(962)는, 그 표시면이 만곡되고, 만곡된 표시면을 따라서 표시가 가능하다. 또한, 표시부(962)는 터치 센서를 구비하고, 손가락이나 스타일러스 등으로 화면에 터치함으로써 조작할 수 있다. 예를 들어, 표시부(962)에 표시된 아이콘(967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 버튼(965)은 시간 설정 외에, 전원의 ON 또는 OFF의 동작, 무선 통신의 ON 또는 OFF의 동작, 매너모드의 실행 및 해제, 전력 절약 모드의 실행 및 해제 등, 다양한 기능을 가질 수 있다. 예를 들어, 정보 단말(960)에 내장된 운영 체계에 의하여, 조작 버튼(965)의 기능을 설정할 수도 있다.
또한, 정보 단말(960)은 통신 규격에 따른 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한, 정보 단말(960)은 입출력 단자(966)를 구비하며, 커넥터를 통하여 다른 정보 단말과 데이터를 직접 주고받을 수 있다. 또한, 입출력 단자(966)를 통하여 충전할 수도 있다. 또한, 충전 동작은 입출력 단자(966)를 통하지 않고 무선 급전으로 수행하여도 좋다.
도 19의 (G)는 가정 전기 제품의 일례로서 전기 냉동 냉장고를 도시한 것이다. 전기 냉동 냉장고(970)는 하우징(971), 냉장실용 도어(972), 냉동실용 도어(973) 등을 갖는다.
도 19의 (H)는 자동차의 구성의 일례를 도시한 외관도이다. 자동차(980)는, 차체(981), 차륜(982), 대시보드(983), 라이트(984) 등을 갖는다.
본 실시형태에 기재된 전자 기기에는 상술한 실시형태에 따른 반도체 장치를 갖는 전자 부품이 탑재된다. 따라서, 소비 전력의 저감과 소형화가 도모된 전자 기기를 구현할 수 있다.
21-24: 회로
101-108: 반도체 장치
120-122: 클럭 트리
150-153: 파워 스위치
160-165: 배선

Claims (1)

  1. 회로에 있어서,
    출력 노드와;
    제 1 노드와;
    제 2 노드와;
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터를 포함하고,
    제 1 전원 전위는 상기 제 1 노드에 입력되고,
    제 2 전원 전위는 상기 제 2 노드에 입력되고,
    상기 제 1 전원 전위는 상기 제 2 전원 전위보다 높고,
    상기 제 1 트랜지스터는 p형 트랜지스터이고,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 n형 트랜지스터이고,
    상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 제 3 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 제 1 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 2 트랜지스터는 이 순서로 직렬로 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스는 상기 제 1 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 드레인은 상기 출력 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스는 상기 제 2 노드에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트의 전위는 하나 또는 복수의 제 1 신호에 의하여 제어되고,
    제 3 신호는 상기 제 3 트랜지스터의 게이트에 입력되고,
    상기 제 1 트랜지스터의 소자 영역과, 상기 제 3 트랜지스터의 상기 채널 형성 영역 및 상기 제 2 트랜지스터의 상기 채널 형성 영역 중 적어도 하나는 서로 중첩되고,
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 2 트랜지스터의 게이트 전극은 서로 중첩되고,
    상기 제 1 트랜지스터의 상기 소자 영역은 실리콘을 포함하는, 회로.
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