JP2020025283A - 半導体装置 - Google Patents
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Abstract
Description
路やその他の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。
求の範囲(以下、本明細書等と呼ぶ。)で開示する発明の一形態の技術分野は、物、方法
、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン
、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するもので
ある。本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、表示装置
、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、処理装置、またはそれらの
駆動方法、または、それらの作製方法を一例として挙げることができる。
必要のない回路を停止させることが行われている。フリップフロップ回路(FF)は、半
導体装置に多く含まれる順序回路(状態を保持する記憶回路)の1つである。よって、F
Fの消費電力の削減は、FFを組み込んだ半導体装置全体の消費電力の削減につながる。
一般的なFFは、単に電源を遮断すると保持している状態(データ)が失われてしまう。
スタと呼ぶ場合がある)のオフ電流が極めて小さいという特性を利用して、電源遮断時で
も状態(データ)を保持することが可能な保持回路が提案されている。例えば、特許文献
1−3には、OSトランジスタが適用された保持回路をFFに組み込むことで、FFのパ
ワーゲーティングを可能にすることが記載されている。
すること、または、これらの新規な駆動方法、または、これらの新規な作製方法を提供す
ることを課題の一とする。例えば、一形態の課題は、消費電力を低減することが可能な半
導体装置を提供すること、または、オーバーヘッドの増加を抑えることが可能な半導体装
置を提供することである。
た、本発明の各形態について、これら以外の課題を抽出することが可能である。複数の課
題の記載は、互いの課題の存在を妨げるものではなく、また、本発明の一形態は、これら
の課題の全てを解決する必要はない。
素子、および第1ノードを有し、第1スイッチは第1ノードと第1入力端子間の導通状態
を制御し、第2スイッチは第1ノードと第1出力端子間の導通状態を制御し、第3スイッ
チは第2入力端子と第1出力端子間の導通状態を制御し、容量素子の第1端子は第1ノー
ドと電気的に接続され、容量素子の第2端子は第3入力端子と電気的に接続され、第1お
よび第2スイッチは半導体領域が酸化物半導体層で形成されているトランジスタである保
持回路である。
ランジスタとしてもよい。この場合、酸化物半導体層はc軸に配向している結晶部を有す
ることが好ましい。
避けるために付す場合があり、その場合は、数的に限定するものではない。
トランジスタ、ダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置であり、また半導体装置を有している場合がある
。
トは、トランジスタの導通状態を制御する制御端子として機能する。ゲート以外の一対の
端子はトランジスタの入出力端子として機能し、トランジスタの導電型及びトランジスタ
の3つの端子に与えられる電位によって、一方がソースとなり他方がドレインとなる。一
般的に、n型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位
が与えられる端子がドレインと呼ばれる。逆に、p型トランジスタでは、低い電位が与え
られる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。よって
、ゲートを除く2つの端子は、トランジスタの3つの端子に入力される電位によりその機
能が入れ替わる場合がある。したがって、本明細書等において、トランジスタのソースま
たはドレインとして機能する2つの端子を、一方を第1端子と、他方を第2端子と呼ぶ場
合がある。
力端子の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆
動方法によっては、トランジスタの3つの端子に印加される電位の大小関係が変化し、ソ
ースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トラン
ジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではな
い。
提供すること、または、これらの新規な駆動方法、または、これらの新規な作製方法を提
供することが可能になる。例えば、半導体装置の消費電力を低減することが可能になる。
または、パワーゲーティング中にデータを保持する機能を追加することで生じる面積およ
び性能のオーバーヘッドを抑えることが可能である。例えば、面積オーバーヘッドをゼロ
にすることも可能であり、また性能オーバーヘッドをゼロにすることも可能である。
、必ずしも、これらの効果の全てを有する必要はない。また、本発明の一形態はこれらの
効果によって限定されるものではない。例えば、場合によって、または、状況に応じて、
本発明の一形態はこれらの効果以外の効果を有する場合もあり、あるいは、これらの効果
を有さない場合もある。本発明の一形態について、上記以外の課題、効果、および新規な
構成については、本明細書等の記載から自ずと明らかになるものである。
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。
て記載する場合がある。これは、他の構成要素(例えば、信号、電圧、電位、回路、素子
、電極、配線等)についても同様である。
と適宜組み合わせることが可能である。また、1つの実施の形態にいくつかの構成例が示
される場合は、互いの構成例を適宜組み合わせることが可能である。
<<半導体装置の構成例1>>
図1は、半導体装置の構成の一例を示すブロック図である。半導体装置100は、入力端
子INa、入力端子INb、出力端子OUTa、回路10、および回路RC1を有する。
端子INa、端子INbは、半導体装置100が処理するデータ信号を入力することが可
能な端子である。端子OUTaは、半導体装置100(回路10)で処理されたデータ信
号を出力する端子である。
回路10は回路20および回路30を有する。回路10は論理回路として機能することが
可能な半導体装置である。回路10には、クロック信号CLK等の制御信号、高電源電位
VDD、および低電源電位VSSが入力される。回路10は、クロックゲーティングおよ
びパワーゲーティングが可能な回路ブロックであり、半導体装置100が組み込まれてい
る半導体装置のクロックゲーティング回路によりクロック信号CLKの供給が制御され、
同半導体装置のパワーゲーティング回路により電源電位VDDの供給が制御される。
び入力端子a21の入力信号の何れか一方を選択し、出力端子b20から出力する機能を
有する。端子a20は端子INaと電気的に接続され、端子a21は回路RC1の出力端
子b1と電気的に接続され、端子b20は回路30の入力端子a30と電気的に接続され
ている。回路30の出力端子b30は端子OUTaと電気的に接続されている。
、回路30は順序回路とすればよい。この場合、端子a30に入力されているデータ信号
により、または同データ信号および回路30内部で保持しているデータ(状態)により、
端子b30から出力されるデータ信号の論理レベルが決定される。例えば、回路30は、
ラッチ回路、フリップフロップ回路、シフトレジスタ、カウンタ回路、分周回路などの順
序回路で構成することができる。
回路RC1は、データ(状態)を保持することが可能な保持回路として機能する。回路R
C1は、ノードFN1、入力端子a1、入力端子a2、入力端子c1、出力端子b1、ス
イッチSW1、スイッチSW2、スイッチSW3および容量素子CP1を有する。
のデータ(状態)保持部として機能するノードである。端子a1は端子INaと電気的に
接続され、端子a2は端子INbと電気的に接続されている。
イッチSW2はノードFN1と端子b1と間の導通状態を制御することが可能である。ス
イッチSW3は端子a2と端子b1と間の導通状態を制御することが可能である。容量素
子CP1の第1端子はノードFN1と電気的に接続され、その第2端子は端子c1と電気
的に接続されている。容量素子CP1により、ノードFN1と端子c1間は容量結合され
ている。そのため、端子c1の電位によってノードFN1の電位を制御することが可能で
ある。例えば、ノードFN1が電気的に浮遊状態であるとき、端子c1の電位を上昇させ
ることで、ノードFN1の電位を昇圧することができる。
何れか一方を選択し、選択されたデータをノードFN1で保持する機能と、ノードFN1
で保持しているデータを端子b1から出力する機能とを有する。端子a1から入力される
データを書き込む場合、スイッチSW1を導通状態にし、スイッチSW2およびスイッチ
SW3を非導通状態にする。端子a2から入力されるデータを書き込む場合、スイッチS
W2およびスイッチSW3を導通状態にし、スイッチSW1を非導通状態にする。データ
を読み出す場合は、スイッチSW2を導通状態にし、スイッチSW1およびスイッチSW
3を非導通状態にする。データ保持状態にするには、スイッチSW1およびスイッチSW
2を非導通状態にして、ノードFN1を電気的に浮遊状態にする。
では、端子a30に相当するノード)の負荷を考慮して設定すればよい。
せることができる。そのため、回路RC1は、電源が遮断されている期間、退避したデー
タを保持することができるリテンション特性を備えている。RC1でデータを長時間保持
させるには、電気的に浮遊状態のノードFN1の電位の変動(特に、電位の降下)を可能
な限り抑えることが好ましい。このための手段の1つとして、スイッチSW1、SW2は
、非導通状態でのドレイン電流(オフ電流)が非常に小さいトランジスタで構成すること
が挙げられる。
半導体で形成すればよい。この場合、半導体のエネルギーギャップは、2.5eV以上、
または2.7eV以上、または3eV以上であることが好ましい。このような半導体とし
て酸化物半導体が挙げられる。例えば、スイッチSW1、SW2は、半導体領域が酸化物
半導体層で形成されているトランジスタ(OSトランジスタ)とすればよい。例えば、チ
ャネル幅で規格化したOSトランジスタのリーク電流は、ソースードレイン間電圧が10
V、室温(25℃程度)の状態で10×10−21A/μm(10ゼプトA/μm)以下
とすることが可能である。スイッチSW1およびスイッチSW2に適用されるOSトラン
ジスタのリーク電流は、室温(25℃程度)にて1×10−18A以下、または、1×1
0−21A以下、または1×10−24A以下が好ましい。または、リーク電流は85℃
にて1×10−15A以下、または1×10−18A以下、または1×10−21A以下
であることが好ましい。
が大きい半導体であるため、OSトランジスタは、シリコン等を用いた一般的なトランジ
スタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因
するホットキャリア劣化等が抑制されることで、OSトランジスタは高いドレイン耐圧を
有することとなり、高いドレイン電圧で駆動することが可能である。よって、回路RC1
にOSトランジスタを適用することで、信号の電位レベルや入力タイミング等の駆動条件
の余裕度(マージン)を高くすることができる。例えば、データ保持状態にノードFN1
の電位が高くなるような駆動も可能になる。
チャネル長を50nm程度まで短くしても、非常に良好なオフ電流特性およびサブスレッ
ショルド特性を有することが可能である。よって、OSトランジスタは、論理回路を構成
する一般的なSiトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲー
ト絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性
のばらつきも抑えることができる。OSトランジスタの詳細については、実施の形態2で
説明する。
適用される一般的なトランジスタを用いることができ、例えば、半導体領域が第4族元素
(Si、Ge、C)で形成されているトランジスタとすることができる。回路10のトラ
ンジスタの代表例は、シリコンで半導体領域が形成されているトランジスタ(Siトラン
ジスタ)である。また、Siトランジスタの移動度を向上させる目的等のため、Siトラ
ンジスタの半導体領域にGeを添加した歪みトランジスタを用いてもよい。
成してもよいし、アナログスイッチ等のスイッチ回路で構成してもよい。スイッチSW3
をOSトランジスタとすることで、下記に述べるように、回路RC1の追加による半導体
装置100の面積オーバーヘッドをゼロにすることが可能である。また、スイッチSW3
をアナログスイッチとする場合、p型トランジスタはSiトランジスタで形成し、n型ト
ランジスタはOSトランジスタとし、かつp型トランジスタ上に積層することで、スイッ
チSW3をSiトランジスタだけで構成する場合よりも、半導体装置100の面積を縮小
することができる。
路構成の変更は不要であり、回路20には、セレクタあるいはマルチプレクサと呼ばれる
ような一般的な選択回路も適用することができ、回路30には、ラッチ回路やフリップフ
ロップ回路のような一般的な順序回路も適用することができる。回路20および回路30
上に回路RC1を積層することが可能であるため、回路20および回路30のレイアウト
変更を殆どせずに、回路RC1を設けることが可能である。つまり、本実施の形態により
、選択回路および順序回路で構成される回路ブロックの上にOSトランジスタを含む回路
ブロックを積層することで、OSトランジスタを含む回路ブロックの追加による面積オー
バーヘッドをゼロにすること、および、選択回路および順序回路を通常動作させるときの
性能ペナルティーもゼロにすることが可能となる。
図2は、半導体装置の構成例を示す回路図であり、図3および図4は図2に示す半導体装
置の駆動方法例を示すタイミングチャートである。図2の回路図は、図1に示す半導体装
置100の具体例の1つである。図2に示す半導体装置101は回路11および回路RC
2を有する。
プフロップ回路(FF)31を有する。
ト)回路、および2つのアナログスイッチ回路を有する。SELC1には、制御信号とし
て信号SELが入力され、電源電位VDD、VSSが入力される。
され、電源電位としてVDDおよびVSSが入力される。CLKBはCLKの反転信号で
あり、回路11に設けられたインバータ回路等により、CLKから生成される。図2の例
では、FF31はマスタースレーブ型のFFであり、2つのラッチ回路(LATa、LA
Tb)で構成されている。LATaは1つのアナログスイッチ、1つのNANDゲート回
路、および1つのクロックドインバータ回路を有する。LATbは1つのアナログスイッ
チ、1つのインバータ回路および1つのクロックドNANDゲート回路を有する。FF3
1において、クロックドインバータ回路の代わりに、1つのアナログスイッチと1つのイ
ンバータ回路を設けてもよいし、クロックドNANDゲート回路の代わりに、1つのアナ
ログスイッチとNANDゲート回路を設けてもよい。
スタMos2およびMos3はn型トランジスタであり、OSトランジスタであり、それ
ぞれ、SW1、SW2、SW3として機能する。信号OG1−OG3は、トランジスタM
os1−Mos3の導通状態を制御する制御信号である。容量素子CP1の第2端子には
信号CSBが入力される。
ることが可能であり、複数の半導体装置101でスキャンチェーンを構成することができ
る。端子INaを通常動作時のデータ入力端子とし、端子INbをスキャンチェーンの入
力部として機能させればよい。スキャンチェーンを構成するには、隣接する2つの半導体
装置101の一方の入力端子INbを他方の出力端子OUTaに電気的に接続する。複数
の半導体装置101の各入力端子INaは組み合わせ回路の出力端子を接続すればよい。
のロジックエレメントに適用することが可能である。ロジックエレメントを構成するレジ
スタおよびレジスタの入力信号を選択する選択回路を有する回路ブロックを回路11で構
成すればよい。この場合、複数の半導体装置101により、バックアップ機能を有するレ
ジスタチェーンを構成することができる。
置であり、それが組み込まれている半導体装置の動作に必要がない期間、回路11のCL
KおよびVDDの供給を遮断することが可能である。これにより、半導体装置101の動
的消費電力を削減することができる。以下、図3、図4を参照して、半導体装置101の
駆動方法例を説明する。
)、入力信号(D0、SC)、出力信号Q0の波形、ノードFN1の電位の変化、および
回路11の電源電位VDDの入力端子の電位の変化を示す。図3、図4の例では、半導体
装置101に入力される信号(OG1−OG3、CSB、CLK、RESET、SEL、
D0、SC)は、高(H)レベルの電位がVDDであり、低(L)レベルの電位はVSS
である。
図3に、クロックゲーティングおよびパワーゲーティングの制御方法の一例を示す。
期間T1では、通常動作モードで半導体装置101が動作している。通常動作とは、半導
体装置101(回路11)がフリップフロップ回路として動作していることをいう。図3
の例では、通常動作ではFF31が信号D0の状態を保持するように駆動されている。
ため、SELC1によりFF31の入力端子a30と端子INa間が導通状態となってい
る。FF31の状態(出力信号Q0)は信号CLKおよび端子a30から入力される信号
D0に応じて変化する。
は、端子INbから入力される信号SCを利用して、ノードFN1の論理レベルをLに維
持している。具体的には、SCの電位をLレベル(VSS)にし、トランジスタMos2
およびトランジスタMos3を導通状態にする。これにより、ノードFN1の電位はVS
Sとなる。つまり通常動作時では、ノードFN1は信号SCによりプリチャージされてい
ることになる。なお、SCのLレベルの電位はVSSに限定されることはないが、SCの
Lレベルの電位をVSSとすることで、使用する電源電位の数を増やすことなく、信号S
Cを生成することが可能である。
期間T2では、VDDの供給は継続しているが、CLKの供給が停止されるため、半導体
装置101は待機状態となる。RC2はFF31の状態をバックアップする。具体的には
、FF31に入力されるデータ信号D0の論理レベルがRC2に書き込まれる。
ドFN1を電気的に浮遊状態にし、かつ信号CSBをHレベルにして、ノードFN1の電
位を論理レベルがHとなるような電位に昇圧する。そして、トランジスタMos1を導通
状態にすることで、信号D0をノードFN1に入力する。信号D0の論理レベルがLであ
れば、ノードFN1の電荷が端子INaに引き抜かれるため、ノードFN1の電位は降下
し、その論理レベルがLとなる。信号D0の論理レベルがHであれば、ノードFN1の電
荷は保存され、ノードFN1の論理レベルはHが維持される。
よるノードFN1の昇圧動作により、RC2のバックアップ動作でノードFN1の電荷の
移動が伴うのは、Lのデータを書き込む場合のみである。そのため、バックアップ動作を
高速に行うことができるため、CLKを遮断してから短期間でVDDを遮断することがで
きる。また、Hのデータを書き込む場合でもトランジスタMos1のしきい値電圧による
ノードFN1の電圧降下は生じない。よって、トランジスタMos1の制御信号OG1の
Hレベルの電位をVDDよりも高い電位に設定しなくてもよい。
にして、ノードFN1を電気的に浮遊状態する。これでFF31のバックアップが完了す
る。
SBとOG1を同時にHレベルに遷移させてもよい。これにより、バックアップ動作の時
間を短縮することができる。
期間T3は、VDDが遮断され、半導体装置101が停止状態である。OG1およびRE
SETをLレベルにした後、VDDを遮断する。
半導体装置101を通常動作に復帰させるため、まずVDDの供給を再開する。VDDの
供給が再開すると、SELC1により、端子a20と端子a30間が導通状態となる。
FF31をCLK遮断前の状態に復帰する。具体的には、RC2で保持しているデータを
FF31に書き込む。まず、SELおよびOG3をHレベルにして、端子INbとFF3
1の入力端子a30間を導通状態にし、信号SCをHレベルにする。これにより、端子a
30の論理レベルがHになる。次に、トランジスタMos2を導通状態にして、ノードF
N1と端子a30間を導通状態にする。ノードFN1の論理レベルがLであれば、端子a
30の電位はLレベルとなるので、端子a30の論理レベルはLになる。ノードFN1の
論理レベルがHであれば、端子a30の電位はほとんど変化しないため、端子a30は論
理レベルがHの状態が維持される。以上により、FF31の状態をノードFN1で保持し
ていた状態にすることができる。つまり、FF31をCLK遮断直前の状態に復帰するこ
とができる。
持していたデータをFF31に書き込むため、ノードFN1の電荷の移動が伴うのは、L
のデータをFF31に書き込む場合のみである。よって、復帰動作を高速に行うことがで
きるため、VDDの供給を再開してから、短期間で半導体装置101を通常動作させるこ
とが可能である。また、Hのデータを書き込む場合にトランジスタMos2のしきい値電
圧による端子a30の電圧降下は生じないので、トランジスタMos2の制御信号OG2
のHレベルの電位をVDDよりも高い電位にする必要がない。
状態に影響されない。これは、回路11に様々な順序回路を適用できることを示している
。このように、本実施の形態の保持回路は汎用性が高く、様々な順序回路にパワーゲーテ
ィングのためのデータ保持機能を追加することが可能である。
CLKの供給を再開し、半導体装置101を通常動作させる。CLK供給を再開する前の
期間T5において、信号RESETはHレベルにされている。期間T6の半導体装置10
1の駆動方法は、期間T1と同様であるため説明を省略する。
復帰動作において、トランジスタMos1−トランジスタMos3のしきい値電圧はRC
2またはFF31に書き込まれるデータの論理レベルに影響しない。そのため、トランジ
スタMos1−トランジスタMos3をOSトランジスタとしても、これらトランジスタ
の制御信号OG1−OG3のHレベルの電位を、回路11のVDDと同じ電位とすること
が可能となる。つまり、半導体装置101にRC2を設けても、動作に必要な電位の数が
増加することがない。
図3の駆動方法例では、RC2は端子INaに入力されるデータ信号D0をバックアップ
している。RC2は端子INbに入力される信号SCをバックアップすることも可能であ
る。そのような駆動方法例を図4に示す。図4の駆動方法例において、図3の駆動方法例
と同じ動作については、説明を省略し、図3の説明を援用する。
期間T11では、半導体装置101は通常動作モードである。図3の期間T1と異なる点
は、信号D0の論理レベルがLのままである点である。もちろん、期間T11において、
信号D0は、図3のように論理レベルが変化するようなデータ信号であってもよい。
端子INbに入力されるデータ信号のバックアップが行われる。CLKを遮断した後、ま
ず、ノードFN1の論理レベルがHになるようにその電位を昇圧する。そのため、トラン
ジスタMos1−Mos3を非導通状態にし、信号CSBをHレベルにする。次に、トラ
ンジスタMos2およびトランジスタMos3を導通状態にして、ノードFN1に信号S
Cを書き込む。
期間T13は、図3の期間T3と同様に半導体装置101を駆動する。トランジスタMo
s2およびトランジスタMos3を非導通状態にし、またVDDを遮断する。RC2は期
間T12に端子INbに入力されていたデータを保持する。
図3の期間T4、T5と同様に、半導体装置101が駆動される。VDDの供給を再開し
、RC2が保持しているデータをFF31の入力端子a30に書き込み、FF31の状態
を復帰する。そして、CLKの供給を再開し、半導体装置101を通常動作させる。
期間T16は、半導体装置101が通常動作している期間である。図3の期間T6と異な
るのは、トランジスタMos3により端子INbと端子a21間を導通状態としているこ
と、信号SELをHレベルにしてSELC1により端子a30と端子a21間を導通状態
としていることである。そのため、端子INbに入力されているデータ信号(SC)がF
F31に入力されることとなる。
端子INbにテストデータを入力すればよい。例えば、期間T12で、テストパターンを
半導体装置101(RC1)に設定するスキャンイン動作を行い、期間T16で、シフト
動作を行えばよい。この場合、図4に示すように半導体装置101を駆動することで、回
路11(スキャンFF)の出力信号Q0の論理値から、RC2で保持されていたデータが
正常であるか否かを判定することができるので、RC2の不具合の有無を判定することが
可能である。
スキャンフリップフロップ回路で構成することが可能であることを示し、図3、図4の駆
動方法例は、半導体装置101を一般的なスキャンFFとして動作させることが可能であ
ることを示している。
ランジスタで構成される保持回路(OSブロック)とを有する半導体装置とすることが可
能である。スキャンFFは一般的に用いられている回路が適用可能であるので、OSブロ
ックを追加することによる回路構成およびレイアウトの変更が生じないようにすることが
できる。OSブロックはOSトランジスタと容量素子によって構成することが可能である
ため、スキャンFF上に積層させることができる。半導体装置101のデバイス構造をス
キャンFF上にOSブロックが積層されている3次元的な構造とすることで、OSブロッ
クの追加に伴うレイアウト面積のオーバーヘッドをゼロにすることができ、通常動作時に
おける性能ペナルティーもゼロにすることが可能である。
よび面積オーバーヘッドをほとんど発生させることなく、パワーゲーティングにより半導
体装置101の動的消費電力を削減することが可能である。
以下、半導体装置100(図1)のいくつかの変形例を示す。
図1には、RC1の入力端子a1を回路10の入力端子a20(入力端子INa)と電気
的に接続している例を示している。端子a1の回路10との接続ノードは端子a20に限
定されない。そのような接続ノードとして、例えば、回路20の出力端子b20、回路3
0の入力端子a30、出力端子b30およびその内部ノード等がある。この場合の回路3
0の内部ノードとは、端子a30から端子b30間のデータ信号の伝送経路にあるノード
である。例えば、回路30を図2に示すFF31で構成する場合は、この内部ノードは、
LATaのクロックドインバータ回路の出力端子、同NANDゲート回路の出力端子、L
ATbのインバータ回路の出力端子が該当する。
5に示すように、この構成例でも、回路10の回路構成やレイアウトの変更が不要である
。
RC1の端子a1に入力される信号の論理レベルを補償するため、端子a1にバッファ部
を電気的に接続してもよい。このバッファ部は、1段のバッファ回路、カスケード接続さ
れている複数段のバッファ回路、1段のインバータ回路、およびカスケード接続されてい
る複数段のインバータ回路等で構成することができる。図1において、回路10の回路構
成等の制約により、信号D0の論理を反転したデータをRC1で保持させる必要がある場
合は、バッファ部を奇数段のインバータ回路で構成すればよい。
理を反転するため、端子b1にも、上記のバッファ部を電気的に接続してもよい。
た例である。図6Bに示す半導体装置113は、端子b1に1段のインバータ回路53を
電気的に接続した例である。
図1に示す回路RC1は、保持できる状態は1つである。複数の状態を保持することが可
能な保持回路を半導体装置に設けることもできる。図7にそのような構成例を示す。図7
に示す半導体装置114は、状態のバックアップ用の記憶回路として、回路RC1の代わ
りに、回路RC14を有する。
て、RC14は3つの状態を保持することが可能である。RC1cとRC1dはRC1と
同じ構成の回路であり、RC1と同様に動作させることができる。RC1cおよびRC1
dも、端子INaおよび端子INbから入力されるデータ信号を保持することができ、保
持している状態を回路10に書き込むことができる。ノードFN1c、ノードFN1dが
、それぞれ、RC1c、RC1dのデータ保持ノードである。
3、SW3c、SW3d)は、独立して導通状態が制御される。スイッチ(SW1、SW
1c、SW1d、SW2、SW2c、SW2d)はOSトランジスタで構成される。また
、スイッチ(SW3c、SW3d)は、SW3と同様に構成することができ、OSトラン
ジスタで構成してもよいし、アナログスイッチ等のスイッチ回路で構成してもよい。
される。あるいは、容量素子(CP1、CP1c、CP1d)の第2端子に互いに異なる
信号を入力できるようにして、ノード(FN1、FN1c、FN1d)の電位を独立して
昇圧できるようにしてもよい。
びRC1dの何れか1つの保持回路で回路30の状態の書き込み動作を行うことが可能に
なる。つまり、RC14は、通常動作している半導体装置114(回路30)の任意時間
の状態を最大3つ保持することが可能である。
本実施の形態では、半導体装置の一例としてOSトランジスタについて説明する。
図8にOSトランジスタの構成の一例を示す。図8AはOSトランジスタの構成の一例を
示す上面図である。図8Bはy1−y2線断面図であり、図8Cはx1−x2線断面図で
あり、図8Dはx3−x4線断面図である。デバイス構造を明確にするため、図8Aでは
、一部の構成要素が省略されている。ここでは、y1−y2線の方向をチャネル長方向と
、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図8Bは、OSト
ランジスタのチャネル長方向の断面構造を示す図になり、図8Cおよび図8Dは、OSト
ランジスタのチャネル幅方向の断面構造を示す図になる。
54および絶縁層655に覆われている。OSトランジスタは、絶縁層652、ゲート絶
縁層653、酸化物半導体(OS)層661−663、電極671、電極672、及びゲ
ート電極673を有する。ここでは、OS層661、OS層662およびOS層663を
まとめて、OS層660と呼称する。
で形成された酸化物半導体膜の積層が形成されている。電極671および電極672は該
積層と電気的に接続する。電極671および電極672は、それぞれ、OSトランジスタ
600のソース電極またはドレイン電極として機能することが可能な電極である。OS層
663はOS層661、OS層662、電極671および電極672を覆っている。OS
層663上にゲート絶縁層653が積層されている。ゲート電極673は、ゲート絶縁層
653を介してOS層661−663の積層部分と重なり、ゲート絶縁層653およびO
S層663の積層を介して電極671および電極672と重なっている。
図9にOSトランジスタの構成の一例を示す。図9AはOSトランジスタの構成の一例を
示す上面図である。図9Bはy1−y2線断面図であり、図9Cはx1−x2線断面図で
あり、図9Dはx3−x4線断面図である。デバイス構造を明確にするため、図9Aでは
、一部の構成要素が省略されている。
けたトランジスタに対応する。絶縁層651を介して、基板640上に導電層674が形
成されている。導電層674はゲート電極層としての機能する領域を有する。導電層67
4には、ゲート電極673と同じ電位または信号を供給できるようにしてもよいし、ゲー
ト電極673とは独立してその電位を制御できるようにしてもよい。前者の場合、ゲート
電極673と導電層674とを電気的に接続してもよい。
以下、さらには30nm以下のテクノロジーノードのOSトランジスタを提供することが
可能である。以下、OSトランジスタ600、601の構成要素について説明する。
OS層661−663の半導体材料は、代表的に、In−Ga酸化物、In−Zn酸化物
、In−M−Zn酸化物(Mは、Ti、Ga、Y、Zr、La、Ce、Nd、Snまたは
Hf)等である。OS層660は、In−M−Zn酸化物膜であることが好ましい。もち
ろん、OS層661−663は、インジウムを含む酸化物膜に限定されない。OS層66
1−663は、例えば、Zn−Sn酸化物膜、Ga−Sn膜で形成することができる。
、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)の場合、In−M−Zn
酸化物膜を成膜するために用いるターゲットの金属元素の原子数比は、In≧M、Zn≧
Mを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、In:
M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2
、In:M:Zn=2:1:3が好ましい。なお、スパッタリング法で成膜される酸化物
半導体膜の原子数比はそれぞれ、誤差として使用したスパッタリングターゲットに含まれ
る金属元素の原子数比のプラスマイナス40%の変動を含む。
化物膜を形成する場合、この酸化物半導体膜の成膜には、In−Ga−Zn酸化物(In
:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜
条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm
用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい
。
物半導体膜の成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子
数比])を含む多結晶ターゲットを用いることが好ましい。このようなターゲットを用い
ることで、CAAC−OS膜を形成することができる。CAAC−OS膜については後述
する。このターゲットを用いた成膜条件は、例えば、成膜ガスとしてアルゴンガスを30
sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃と
し、DC電力0.5kWとすることができる。また、多結晶のIn−Ga−Zn酸化物(
In:Ga:Zn=2:1:3[原子数比])をターゲットに用いてもよい。なお、CA
AC−OS膜は、c軸に配向した結晶部を有する酸化物半導体膜であり、これについては
後述する。半導体領域をCAAC−OS膜で形成することで、可視光や紫外光の照射によ
る電気特性の変動が小さいなど、信頼性の高いOSトランジスタを得ることができる。
次に、OS層661、OS層662、およびOS層663の積層により構成されるOS層
660の機能およびその効果について、図10Bに示すエネルギーバンド構造図を用いて
説明する。図10Aは、OSトランジスタ600のチャネルを拡大した図であり、図8B
の部分拡大図である。図10Bに、図10Aで点線z1−z2で示した部位(OSトラン
ジスタ600のチャネル)のエネルギーバンド構造を示す。
れ、絶縁層652、OS層661、OS層662、OS層663、ゲート絶縁層653の
伝導帯下端のエネルギーを示している。
価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギ
ャップを引いた値となる。エネルギーギャップは、分光エリプソメータ(HORIBA
JOBIN YVON社 UT−300)を用いて測定できる。また、真空準位と価電子
帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet P
hotoelectron Spectroscopy)装置(PHI社 VersaP
robe)を用いて測定できる。
形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約
4.5eVである。また、原子数比がIn:Ga:Zn=1:3:4のスパッタリングタ
ーゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.4eV
、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:6の
スパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャッ
プは約3.3eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Z
n=1:6:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物の
エネルギーギャップは約3.9eV、電子親和力は約4.3eVである。また、原子数比
がIn:Ga:Zn=1:6:8のスパッタリングターゲットを用いて形成したIn−G
a−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.4eVである
。また、原子数比がIn:Ga:Zn=1:6:10のスパッタリングターゲットを用い
て形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は
約4.5eVである。また、原子数比がIn:Ga:Zn=1:1:1のスパッタリング
ターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.2e
V、電子親和力は約4.7eVである。また、原子数比がIn:Ga:Zn=3:1:2
のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャ
ップは約2.8eV、電子親和力は約5.0eVである。
c661、Ec662、およびEc663よりも真空準位に近い(電子親和力が小さい)
。
c662よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15e
V以上真空準位に近く、かつ2eV以下、1eV以下、0.5eV以下または0.4eV
以下真空準位に近いことが好ましい。
c662よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15e
V以上真空準位に近く、かつ2eV以下、1eV以下、0.5eV以下または0.4eV
以下真空準位に近いことが好ましい。
との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化
する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
として移動することになる。そのため、OS層661と絶縁層652との界面、または、
OS層663とゲート絶縁層653との界面に準位が存在したとしても、当該準位は電子
の移動にほとんど影響しない。また、OS層661とOS層662との界面、およびOS
層663とOS層662との界面に準位が存在しないか、ほとんどないため、当該領域に
おいて電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有する
OSトランジスタ600は、高い電界効果移動度を実現することができる。
とゲート絶縁層653の界面近傍には、不純物や欠陥に起因したトラップ準位Et600
が形成され得るものの、OS層661およびOS層663があることにより、OS層66
2と当該トラップ準位とを遠ざけることができる。
S層662の上面と側面がOS層663と接し、OS層662の下面がOS層661と接
して形成されている(図8C参照)。このように、OS層662をOS層661とOS層
663で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる
。
S層662の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ
準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジス
タのしきい値電圧はプラス方向にシフトしてしまう。従って、Ec661、およびEc6
63と、Ec662とのエネルギー差を、それぞれ0.1eV以上、好ましくは0.15
eV以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気
特性を良好なものとすることができるため、好ましい。
ャップよりも広いほうが好ましい。
n、La、CeまたはHfをOS層662よりも高い原子数比で含む材料を用いることが
できる。具体的には、当該原子数比を1.5倍以上、好ましくは2倍以上、さらに好まし
くは3倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に
生じることを抑制する機能を有する。すなわち、OS層661およびOS層663は、O
S層662よりも酸素欠損が生じにくいということができる。
びM(Al、Ti、Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)を含
むIn−M−Zn酸化物であるとき、OS層661をIn:M:Zn=x1:y1:z1
[原子数比]、OS層662をIn:M:Zn=x2:y2:z2[原子数比]、OS層
663をIn:M:Zn=x3:y3:z3[原子数比]とすると、y1/x1およびy
3/x3がy2/x2よりも大きくなることが好ましい。y1/x1およびy3/x3は
y2/x2よりも1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする
。このとき、OS層662において、y2がx2以上であるとトランジスタの電気特性を
安定させることができる。ただし、y2がx2の3倍以上になると、トランジスタの電界
効果移動度が低下してしまうため、y2はx2の3倍未満であることが好ましい。
、好ましくはInが50atomic%未満、Mが50atomic%以上、さらに好ま
しくはInが25atomic%未満、Mが75atomic%以上とする。また、OS
層662のZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが25
atomic%以上、Mが75atomic%未満、さらに好ましくはInが34ato
mic%以上、Mが66atomic%未満とする。
m以上50nm以下とする。また、OS層662の厚さは、3nm以上200nm以下、
好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする
。また、OS層662は、OS層661およびOS層663より厚い方が好ましい。
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が1×1
017/cm3未満であること、または1×1015/cm3未満であること、または1
×1013/cm3未満であることを指す。
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不
純物準位はトラップとなり、OSトランジスタの電気特性を劣化させることがある。した
がって、OS層661、OS層662およびOS層663の層中や、それぞれの界面にお
いて不純物濃度を低減させることが好ましい。
て、または、酸化物半導体のある領域において、シリコン濃度は1×1019atoms
/cm3未満、または5×1018atoms/cm3未満、または1×1018ato
ms/cm3未満であることが好ましい。また、酸化物半導体のある深さにおいて、また
は、酸化物半導体のある領域において、水素濃度は2×1020atoms/cm3以下
、または5×1019atoms/cm3以下、または1×1019atoms/cm3
以下、または5×1018atoms/cm3以下であることが好ましい。また、酸化物
半導体のある深さにおいて、または、酸化物半導体のある領域において、窒素濃度は、5
×1019atoms/cm3未満、または5×1018atoms/cm3以下、また
は1×1018atoms/cm3以下、または5×1017atoms/cm3以下で
あることが好ましい。
の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、酸化
物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度
は1×1019atoms/cm3未満、または5×1018atoms/cm3未満、
または1×1018atoms/cm3未満である部分を有していることが好ましい。ま
た、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素
濃度が1×1019atoms/cm3未満、または5×1018atoms/cm3未
満、または1×1018atoms/cm3未満である部分を有していることが好ましい
。
値である。上述のように高純度化された酸化物半導体を用いることで、OSトランジスタ
のオフ電流を低減することができる。例えば、ソース−ドレイン間の電圧が0.1V乃至
10V程度の場合に、チャネル幅で規格化したオフ電流を数yA/μm乃至数zA/μm
にまで低減することが可能となる。
方向を電気的に取り囲むようにゲート電極673が形成されているため、OS層660に
対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される(
図8C参照)。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり
、電流はチャネルとなるOS層662全体に流れるようになり、さらにオン電流を高めら
れる。以下、OSトランジスタ600、601の構成要素について説明する。
まず、OS層660を構成する酸化物半導体の構造について説明する。また、本明細書に
おいて、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体とは、CAAC−OS(C Axis Aligned Crystall
ine Oxide Semiconductor)、多結晶酸化物半導体、微結晶酸化
物半導体、nc−OS(nanocrystalline Oxide Semicon
ductor)、擬似非晶質酸化物半導体(a−like OS:amorphous
like Oxide Semiconductor)、非晶質酸化物半導体などをいう
。
て不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離
秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
ely amorphous)酸化物半導体と呼ぶことはできない。また、等方的でない
(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物
半導体と呼ぶことはできない。ただし、a−like OSは、微小な領域において周期
構造を有するものの、鬆(ボイドともいう。)を有し、不安定な構造である。そのため、
物性的には非晶質酸化物半導体に近いといえる。
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半
導体の一つである。透過型電子顕微鏡(TEM:Transmission Elect
ron Microscope)によって、CAAC−OSの明視野像および回折パター
ンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認す
ることができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶
粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAA
C−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
晶部において金属原子が層状に配列していることを確認できる。金属原子の各層はCAA
C−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であ
り、CAAC−OSの被形成面または上面と平行に配列する。
れている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「垂直
」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。した
がって、85°以上95°以下の場合も含まれる。
さは1nm以上のものや、3nm以上のものがあり、結晶部と結晶部との傾きにより生じ
る隙間の大きさは0.8nm程度であることがわかる。したがって、結晶部を、ナノ結晶
(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CA
NC(C−Axis Aligned nanocrystals)を有する酸化物半導
体と呼ぶこともできる。
晶部において金属原子が三角形状または六角形状に配列していることを確認できる。しか
しながら、異なる結晶部間で金属原子の配列に規則性は見られない。
の構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OSのout−
of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合
がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、
CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向
を向いていることが確認できる。
析では、2θが31°近傍のピークの他に2θが36°近傍にもピークが現れる場合があ
る。2θが36°近傍のピークは、CAAC−OS中の一部にc軸配向性を有さない結晶
が含まれることを示している。CAAC−OSは2θが31°近傍にピークを示し、2θ
が36°近傍にピークを示さないことが好ましい。
ン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの
、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体か
ら酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。ま
た、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半
径)が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結
晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラッ
プやキャリア発生源となる場合がある。
体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は
、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当
該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノー
マリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ
る。
nc−OSは、高分解能TEM像において、結晶部を確認することのできる領域と、明確
な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、
1nm以上10nm以下、または1nm以上3nm以下の大きさであることが多い。なお
、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化
物半導体と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を
明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと
起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼
ぶ場合がある。
nm以下の領域)において原子配列に周期性を有する。また、nc−OSは異なる結晶部
間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがっ
て、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区
別が付かない場合がある。例えば、nc−OSに対し、結晶部よりも大きい径のX線を用
いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では
、結晶面を示すピークが検出されない。また、nc−OSに対し、結晶部よりも大きいプ
ローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう
。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OSに
対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム
電子回折を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折
を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また
、nc−OSに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
OSを、RANC(Random Aligned nanocrystals)を有す
る酸化物半導体、またはNANC(Non−Aligned nanocrystals
)を有する酸化物半導体と呼ぶこともできる。
c−OSは非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは異
なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OSはCAAC−OS
と比べて欠陥準位密度が高くなる。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
晶質酸化物半導体に対し、XRD装置を用いた構造解析を行うと、out−of−pla
ne法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体
に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に
対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測され
る。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。a−like OSは、高分解能TEM像において鬆が観察される場合があ
る。また、高分解能TEM像において明確に結晶部を確認することのできる領域と、結晶
部を確認することのできない領域とを有する。鬆を有するため、a−like OSは、
不安定な構造である。a−like OSは、TEMによる観察程度の微量な電子照射に
よって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS
であれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、In
−O層の間にGa−Zn−O層を2層有する。InGaZnO4の結晶の単位格子はIn
−O層を3層有し、Ga−Zn−O層を6層有する、計9層がc軸方向に層状に重なった
構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(
d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められて
いる。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28n
m以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnO4の
結晶のa−b面に対応する。
体、CAAC−OSのうち、二種以上を有する積層であってもよい。
基板640は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、OSトランジスタ600のゲート電極673、電極67
1、および電極672の一つは、上記の他のデバイスと電気的に接続されていてもよい。
絶縁層652は、基板640からの不純物の拡散を防止する役割を有するほか、OS層6
60に酸素を供給する役割を担うことができる。したがって、絶縁層652は酸素を含む
絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがよ
り好ましい。例えば、昇温脱離ガス(TDS)分析にて、酸素原子に換算しての酸素の放
出量が1.0×1019atoms/cm3以上である膜とする。ここでは、TDS分析
での膜の表面温度が100℃以上700℃以下とする。また、上述のように基板640が
他のデバイスが形成された基板である場合、絶縁層652は、表面が平坦になるようにC
MP(Chemical Mechanical Polishing)法等で平坦化処
理を行うことが好ましい。
リコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの
酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒化物絶
縁膜、またはこれらの混合材料を用いて形成することができる。
ゲート電極673は、クロム(Cr)、銅(Cu)、アルミニウム(Al)、金(Au)
、銀(Ag)、亜鉛(Zn)、モリブデン(Mo)、タンタル(Ta)、チタン(Ti)
、タングステン(W)、マンガン(Mn)、ニッケル(Ni)、鉄(Fe)、コバルト(
Co)、ルテニウム(Ru)から選ばれた金属元素、並びに、これら1種または複数種の
金属元素を成分とする合金および導電性化合物等を用いて形成することができる。導電性
化合物としては、窒化チタン、ニッケルシリサイド等が挙げられる。
ンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、
窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層
する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する
二層構造、チタン膜、アルミニウム膜、チタン膜の順に積層する3層構造、Cu−Mn合
金膜の単層構造、Cu−Mn合金膜上にCu膜を積層する二層構造、Cu−Mn合金膜、
Cu膜、Cu−Mn合金膜の順に積層する三層構造等がある。特にCu−Mn合金膜は、
電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Cuの拡散
を防ぐことができるため好ましい。
を含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを
含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、
酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料で形成するこ
ともできる。例えば、上記透光性を有する導電性材料と上記金属元素の積層膜でゲート電
極673を形成してもよい。
ゲート絶縁層653は単層構造または積層構造の絶縁膜で形成される。この絶縁膜は、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等の絶縁材料で
形成すればよい。ゲート絶縁層653に、ランタン(La)、窒素、ジルコニウム(Zr
)などを、不純物として含んでいてもよい。絶縁層651はゲート絶縁層653と同様に
形成することができる。
化ハフニウム膜と酸化窒化シリコン膜との積層膜で形成することができる。酸化ハフニウ
ムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリ
コンに対して膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすること
ができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶
構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電
率を備える。したがってOSトランジスタのオフ電流を低減するには、ゲート絶縁層65
3が結晶構造を有する酸化ハフニウムを含むことが好ましい。結晶構造の例としては、単
斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない
。
電極671、電極672および導電層674は、ゲート電極673と同様に形成すること
ができる。Cu−Mn合金膜は電気抵抗が低く、且つ、OS層660との界面に酸化マン
ガンを形成し、Cuの拡散を防ぐことができるため、電極671、電極672に用いるこ
とが好ましい。
絶縁層654は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有する。絶縁層654を設けることで、OS層660からの酸素の外部への拡
散と、外部からOS層660への水素、水等の入り込みを防ぐことができる。絶縁層65
4としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒
化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等が
ある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を
有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶
縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜として
は、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム
膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニ
ウム膜等がある。
ない遮断効果が高いので、絶縁層654に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物のOS層660への混入防止、OS層660
を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層652からの酸
素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化
アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
また、絶縁層654上には絶縁層655が形成されていることが好ましい。絶縁層655
は単層または積層の絶縁膜で形成することができる。当該絶縁膜は、例えば、酸化マグネ
シウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリ
ウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネ
オジム、酸化ハフニウムおよび酸化タンタル等でなる膜とすればよい。
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、
プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成するこ
とも可能である。熱CVD法として、例えば、MOCVD(Metal Organic
Chemical Vapor Deposition)法やALD(Atomic
Layer Deposition)法を使用することができる。
されることが無いという利点を有する。熱CVD法は、チャンバー内を大気圧または減圧
下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応さ
せて基板上に堆積させることで成膜を行ってもよい。
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り換えて2種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原
料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第
2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後
、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の単原
子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なFETを作製する場合に適している。
導電膜や半導体膜を形成することができ、例えば、InGaZnOX(X>0)膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、(CH3)3Inである。また、ジエチル亜
鉛の化学式は、(C2H5)2Znである。また、これらの組み合わせに限定されず、ト
リメチルガリウムに代えてトリエチルガリウム(化学式(C2H5)3Ga)を用いるこ
ともでき、ジエチル亜鉛に代えてジメチル亜鉛(化学式(CH3)2Zn)を用いること
もできる。
スとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6
ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代え
てSiH4ガスを用いてもよい。
>0)膜を成膜する場合には、(CH3)3InガスとO3ガスを順次繰り返し導入して
InO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO
層を形成し、更にその後Zn(CH3)2とO3ガスを同時に導入してZnO層を形成す
る。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGa
O2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物
層を形成してもよい。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得ら
れたH2Oガスを用いてもよいが、Hを含まないO3ガスを用いる方が好ましい。また、
(CH3)3Inガスにかえて、In(C2H5)3ガスを用いてもよい。また、Ga(
CH3)3ガスにかえて、(C2H5)3Gaガスを用いてもよい。また、(CH3)2
Znガスを用いてもよい。
実施の形態1の半導体装置のデバイス構造について説明する。図11は、半導体装置のデ
バイス構造の一例を示す断面図である。図11に示す半導体装置は、は、OSトランジス
タおよび容量素子を含む回路ブロックを、Siトランジスタを含む回路ブロック上に積層
することで形成された半導体装置であり、図11は、半導体装置のICチップダイの模式
的な断面図である。なお、図11はICチップダイを特定の切断線で切った図ではなく、
ICチップダイの積層構造を説明するための図である。
2、および容量素子2303を有する。図11において、左側にトランジスタ2301及
びトランジスタ2302のチャネル長方向の断面を、右側に、それらのチャネル幅方向の
断面を示す。もちろん、実際の半導体装置において、トランジスタ2301及びトランジ
スタ2302のチャネル長方向がそろっていなくてもよい。
により電気的に接続されている。トランジスタ2302の一の電極と容量素子2303の
一の電極が同じ導電膜で形成されているため、トランジスタ2302と容量素子2303
とが電気的に接続されることとなる。
れた領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、
酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン
、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタ
ン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体
を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリ
ル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもで
きる。
はSiトランジスタである。トランジスタ2302はOSトランジスタである。図11に
示す半導体装置が半導体装置101(図2)を有する場合、例えば、トランジスタ230
1は回路11を構成し、トランジスタ2302および容量素子2303は回路RC2を構
成する。より具体的には、トランジスタ2301は回路SELC1の端子a20と電気的
に接続しているアナログスイッチを構成する。トランジスタ2302、容量素子2303
は、それぞれ回路RC1の、スイッチSW1、スイッチSW2、スイッチSW3、容量素
子CP1に対応する。
板上に回路を3次元的に集積することができるため、OSトランジスタを含む回路を半導
体装置に追加しても、面積オーバーヘッドをゼロにすることも可能である。
ている。例えば、容量素子2303をOSトランジスタ2302上に積層することも可能
であり、これにより回路面積を増加させずに容量素子2303の静電容量を大きくするこ
とができる。
導体基板、多結晶半導体基板、SOI(Silicon on Insulator)基
板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作
が容易である。なお、基板2201としてp型の単結晶シリコン基板を用いた場合、基板
2201の一部にn型を付与する不純物元素を添加してn型のウェルを形成し、n型のウ
ェルが形成された領域にp型トランジスタを形成することも可能である。n型を付与する
不純物元素としては、リン(P)、砒素(As)等を用いることができる。p型を付与す
る不純物元素としては、ボロン(B)等を用いることができる。
該導電体基板としては、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイ
ルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられ
る。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板
、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガ
ラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又は
ソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレー
ト(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES
)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼
り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、
ポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、
ポリイミド、アラミド、エポキシ、無機蒸着フィルム、紙類などがある。
、トランジスタ2301は、半導体領域が単結晶シリコンで形成されているSiトランジ
スタである。以下では、トランジスタ2301をSiトランジスタ2301と呼び、トラ
ンジスタ2302をOSトランジスタ2302と呼ぶ場合がある。
2001、不純物領域2002、ゲート電極2003、ゲート絶縁膜2004、および側
壁絶縁層2005を有する。不純物領域2001は、ソース領域またはドレイン領域とし
て機能する。不純物領域2002はLDD(Lightly Doped Drain)
領域あるいはエクステンション領域として機能する。
レーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。
例えば、FIN(フィン)型、TRI−GATE(トライゲート)型などの半導体領域が
3次元構造をとるトランジスタなどとすることができる。図11の例では、OSトランジ
スタ2302にバックゲートを設けているが、バックゲートを設けない構成であってもよ
い。
ダングリングボンドを終端し、Siトランジスタ2301の信頼性を向上させる効果があ
る。一方、上層に設けられるOSトランジスタ2302の酸化物半導体層にとって、絶縁
膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。したがって、図
11に示すように、Siトランジスタ2301の上方にOSトランジスタ2302を積層
して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜2207を設け
ることは特に効果的である。絶縁膜2207により、下層に(基板2201側に)、水素
を閉じ込めることで、Siトランジスタ2301およびOSトランジスタ2302の双方
の信頼性を向上させることができる。
を、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化
イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリ
ア安定化ジルコニア(YSZ)等でなる膜で形成すればよい。
の拡散を防止する機能を有する絶縁膜で形成することが好ましい。特に、絶縁膜2208
を酸化アルミニウム膜とすることが好ましい。酸化アルミニウム膜は、水素、水分などの
不純物および酸素の双方に対して膜を透過させない遮断(ブロッキング)効果が高い。し
たがって、OSトランジスタ2302を酸化アルミニウム膜で覆うことで、OSトランジ
スタ2302の酸化物半導体層からの酸素の脱離を防止し、かつ酸化物半導体層への水お
よび水素の混入を防止することができる。図11の例では、絶縁膜2208は容量素子2
303の誘電体としても用いられている。
フリップフロップ回路等の順序回路は、デジタル信号処理、ソフトウェア無線、アビオニ
クス(通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子
機器)、ASICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフ
ォマティクス(生物情報科学)、機械装置のエミュレータ、バッテリー(2次電池)を制
御する、及び/又は保護するためのIC、及び電波天文学における電波望遠鏡等、幅広い
分野の電子機器の集積回路に用いられている。また、実施の形態1に示した保持回路は、
順序回路の状態(データ)をバックアップするための記憶装置に適用することが可能であ
る。よって、実施の形態1等に示す半導体装置は、様々な半導体装置に組み込むことが可
能である。本実施の形態では、このような半導体装置の一例としてデータを処理するプロ
セッシングユニットについて説明する。
図12にCPUの構成の一例を示す。図12に示すCPU300は、CPUコア301、
パワーマネージメントユニット321および周辺回路322を有する。パワーマネージメ
ントユニット321は、パワーコントローラ302、およびパワースイッチ303を有す
る。周辺回路322は、キャッシュメモリを有するキャッシュ304、バスインターフェ
ース(BUS I/F)305、及びデバッグインターフェース(Debug I/F)
306を有する。CPUコア301は、データバス323、制御装置307、PC(プロ
グラムカウンタ)308、パイプラインレジスタ309、パイプラインレジスタ310、
ALU(Arithmetic logic unit)311、及びレジスタファイル
312を有する。CPUコア301と、キャッシュ304等の周辺回路322とのデータ
のやり取りは、データバス323を介して行われる。
10、ALU311、レジスタファイル312、キャッシュ304、バスインターフェー
ス305、デバッグインターフェース306、及びパワーコントローラ302の動作を統
括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令を
デコードし、実行する機能を有する。
ュ304は、使用頻度の高いデータを一時的に記憶しておく機能を有する。PC308は
、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図12で
は図示していないが、キャッシュ304には、キャッシュメモリの動作を制御するキャッ
シュコントローラが設けられている。
ある。レジスタファイル312は、汎用レジスタを含む複数のレジスタを有しており、メ
インメモリから読み出されたデータ、またはALU311の演算処理の結果得られたデー
タ、などを記憶することができる。パイプラインレジスタ310は、ALU311の演算
処理に利用するデータ、またはALU311の演算処理の結果得られたデータなどを一時
的に記憶する機能を有するレジスタである。
間におけるデータの経路としての機能を有する。デバッグインターフェース306は、デ
バッグの制御を行うための命令をCPU300に入力するための信号の経路としての機能
を有する。
回路への、電源電位の供給を制御する機能を有する。上記各種回路は、幾つかのパワード
メインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッ
チ303によって電源電位の供給の有無が制御される。また、パワーコントローラ302
はパワースイッチ303の動作を制御する機能を有する。このような構成を有することで
、CPU300は、パワーゲーティングを行うことが可能である。パワーゲーティング制
御について、一例を挙げて説明する。
止するタイミングを設定する。次いで、CPUコア301からパワーコントローラ302
へパワーゲーティングを開始する旨の命令を送る。次いで、CPU300内に含まれる各
種レジスタとキャッシュ304が、データの退避を開始する。次いで、CPU300が有
するパワーコントローラ302以外の各種回路への電源電位の供給が、パワースイッチ3
03により停止される。次いで、割込み信号がパワーコントローラ302に入力されるこ
とで、CPU300が有する各種回路への電源電位の供給が開始される。なお、パワーコ
ントローラ302にカウンタを設けておき、電源電位の供給が開始されるタイミングを、
割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、
各種レジスタとキャッシュ304が、データの復帰を開始する。次いで、制御装置307
における命令の実行が再開される。
グユニットを構成する一つ、または複数の論理回路において行うことができる。本実施の
形態1等の半導体装置を適用することで、空間的にあるいは時間的に細かい粒度でパワー
ゲーティングを行うことが可能となり、プロセッシングユニット全体の消費電力を削減す
ることができる。
に係る半導体装置は、様々なプロセッシングユニットに適用することができる。例えば、
RFIDタグ、GPU(Graphics Processing Unit)、PLD
(Programmable Logic Device)、DSP(Digital
Signal Processor)、MCU(Microcontroller Un
it)、カスタムLSIなどにも適用可能である。
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機
器等について説明する。
図13Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パ
ッケージ、またはIC用パッケージともいう。この電子部品は、端子取り出し方向や、端
子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例
について説明することにする。
に脱着可能な部品が複数合わさることで完成する。後工程については、図13Aに示す各
工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完
成(ステップS1)した後、基板の裏面を研削する(ステップS2)。この段階で基板を
薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。
的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。
ができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することが
できる。
、QFP(Quad Flat Package)の斜視模式図を示している。図13B
に示すように、電子部品700は、リード701及び回路部703を有する。電子部品7
00は、例えばプリント基板702に実装される。このような電子部品700が複数組み
合わされて、それぞれがプリント基板702上で電気的に接続されることで電子機器の内
部に搭載することができる。完成した回路基板704は、電子機器等の内部に設けられる
。例えば、電子部品700は、データを記憶するランダムアクセスメモリ、および、MC
U(マイクロコントローラユニット)やRFIDタグ、等の各種の処理を実行するプロセ
ッシングユニットとして用いることができる。
機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器)、A
SICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティク
ス(生物情報科学)、機械装置のエミュレータ、および電波天文学における電波望遠鏡等
、幅広い分野の電子機器の電子部品(ICチップ)に適用することが可能である。このよ
うな電気機器としては、表示機器、パーソナルコンピュータ(PC)、記録媒体を備えた
画像再生装置(代表的にはDVD:Digital Versatile Disc等の
記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることがで
きる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として
、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ(ビデオカ
メラ、デジタルスチルカメラ等)、ウエアラブル型表示装置(ヘッドマウント型、ゴーグ
ル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等)ナビゲーションシステム、音
響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミ
リ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが
挙げられる。これら電子機器の具体例を図14に示す。
部904、マイクロホン905、スピーカ906、操作キー907、およびスタイラス9
08等を有する。
14、接続部915、および操作キー916等を有する。表示部913は筐体911に設
けられ、表示部914は筐体912に設けられている。接続部915により筐体911と
筐体912は接続されており、筐体911と筐体912の間の角度は、接続部915によ
り変更可能となっている。そのため、表示部913における映像を、接続部915におけ
る筐体911と筐体912との間の角度に従って、切り換える構成としてもよい。また、
表示部913および/または表示部914としてタッチパネル付の表示装置を使用しても
よい。
およびポインティングデバイス924等を有する。
用扉933等を有する。
ー944、レンズ945、および接続部946等を有する。操作キー944およびレンズ
945は筐体941に設けられており、表示部943は筐体942に設けられている。そ
して、筐体941と筐体942は、接続部946により接続されており、筐体941と筐
体942の間の角度は、接続部946により変えることが可能な構造となっている。筐体
941に対する筐体942の角度によって、表示部943に表示される画像の向きの変更
や、画像の表示/非表示の切り換えを行うことができる。
輪952、ダッシュボード953、およびライト954等を有する。
が搭載されている。このため、消費電力の低減、及び小型化が図られた電子機器を提供す
ることが可能になる。
Z1を介して(または介さず)、Xと電気的に接続され、トランジスタのドレイン(また
は第2の端子など)が、Z2を介して(または介さず)、Yと電気的に接続されている場
合や、トランジスタのソース(または第1の端子など)が、Z1の一部と直接的に接続さ
れ、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(または第2の端
子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されて
いる場合では、以下のように表現することができる。
第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(ま
たは第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
(または第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(または
第2の端子など)はYと電気的に接続され、X、トランジスタのソース(または第1の端
子など)、トランジスタのドレイン(または第2の端子など)、Yは、この順序で電気的
に接続されている」と表現することができる。または、「Xは、トランジスタのソース(
または第1の端子など)とドレイン(または第2の端子など)とを介して、Yと電気的に
接続され、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイ
ン(または第2の端子など)、Yは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース(または第1の端子など)と、ドレイン(また
は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これら
の表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、
Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)で
あるとする。
子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、
当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特
定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が
、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に
記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース
考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって
、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)な
どが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態
を構成することが可能な場合がある。
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定され
た発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形
態として開示されているものであり、発明の一形態を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として
開示されているものであり、発明の一形態を構成することが可能である。
10、20、30、RC1 回路
Claims (1)
- 保持回路、および第1回路を有する半導体装置であって、
前記保持回路は、
第1、第2および第3入力端子と、
第1出力端子と、
第1、第2および第3スイッチと、
容量素子と、
第1ノードと、を有し、
前記第1スイッチは、前記第1ノードと前記第1入力端子間の導通状態を制御できる機能を有し、
前記第2スイッチは、前記第1ノードと前記第1出力端子間の導通状態を制御できる機能を有し、
前記第3スイッチは、前記第2入力端子と前記第1出力端子間の導通状態を制御できる機能を有し、
前記容量素子の第1端子は前記第1ノードと電気的に接続され、
前記容量素子の第2端子は前記第3入力端子と電気的に接続され、
前記第1回路は、
第4入力端子、第5入力端子、および第2出力端子と、
選択回路と、
順序回路と、を有し、
前記選択回路の出力端子は、前記順序回路の入力端子と電気的に接続され、
前記第4入力端子および前記第5入力端子は、それぞれ前記選択回路の入力端子と電気的に接続され、
前記第2出力端子は、前記順序回路の出力端子と電気的に接続され、
前記第1入力端子は、前記第4入力端子と電気的に接続され、
前記第1出力端子は、前記第5入力端子と電気的に接続される半導体装置。
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