JP5771505B2

JP5771505B2 - 受信回路

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Publication number: JP5771505B2
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Inventors: 康一郎鎌田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-10-29
Filing date: 2011-10-25
Publication date: 2015-09-02
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Description

本発明は、電磁誘導を利用した無線通信に用いる受信回路に関する。本発明は、電磁誘導を利用した無線通信が可能なＬＳＩ（半導体集積回路）チップに関する。本発明は、電磁誘導を利用した無線通信が可能な記憶媒体に関する。

ＬＳＩチップなどの半導体素子とコイルを組み合わせ、電磁誘導を利用して無線通信を行う電子回路が提案されている（特許文献１）。例えばＬＳＩチップ同士や、電子機器とＬＳＩチップ間での相互通信を行うことが出来、ＬＳＩの積層技術や、ＩＣチップなどへの応用が期待されている。

例えば複数のＬＳＩチップを積層して電気的に接続する際、従来では、ＬＳＩチップ同士をワイヤボンディングなどの接続方法により接続する、またはスルーホールと呼ばれるチップ自体を貫通する通信路を物理的に形成して接続する技術が知られている。しかし、これらは高度な配線接続工程を要するためにコストがかかるのに加え、何層もの積層構造を実現するには物理的な限界があった。さらに従来の方法では、このような接続部における接続不良などの不良は、歩留まりや信頼性を低下させる原因の一つとなっている。

しかし積層された、または隣接のＬＳＩチップ同士を無線通信により電気的に接続することにより、複雑な配線接続工程を要しないため、当該配線接続工程で生じていた歩留まりや信頼性の悪化が抑制され、低コストで回路の大規模化、高集積化が容易となる。

また、このような電磁誘導を利用した無線通信の技術は小型のＩＣチップやフラッシュメモリなどの記憶媒体などに応用することができる。この技術を記憶媒体などに応用することにより、それまで必要であった接触電極の露出部をなくすことで大幅な面積縮小が可能となり、記憶媒体の更なる小型化が期待される。さらに、露出した電極が不要となるため、ＩＣチップや記憶媒体を樹脂等で覆うことにより完全防水化が可能となるほか、電子機器側も記憶媒体を挿入するスロットを無くせるなど、様々な面で効果が期待される。

ここで、このような電磁誘導を利用した無線通信に用いられる従来の受信回路の構成と、その動作について、図１０及び図１１を用いて説明する。図１０は、送信回路の一部と、従来用いられる受信回路の構成の一例を示す回路図であり、図１１は信号を送受信する際のタイミングチャートの一例である。

送信回路１０は、コイル１１を有し、コイル１１の一方の端子は接地電位線に接続され、他方の端子から送信信号（ＴＸＤＡＴＡ）が入力される。一方、受信回路２０は、コイル２１、２つのコンパレータ（コンパレータ２３ａ、コンパレータ２３ｂ）、及びＮＡＮＤ回路素子から構成されるラッチ回路２５から構成される。コイル２１の一方の端子は接地電位線に接続され、他方の端子はコンパレータ２３ａの反転入力端子（以降、−端子とも呼ぶ）と、コンパレータ２３ｂの非反転入力端子（以降、＋端子とも呼ぶ）に接続される。コンパレータ２３ａの＋端子とコンパレータ２３ｂの−端子にはそれぞれ基準電圧ＶＨ、基準電圧ＶＬが入力される。基準電圧ＶＨには０Ｖより大きい電圧、基準電圧ＶＬには０Ｖ未満であることを満たす電圧をそれぞれ用いる。コンパレータ２３ａ及びコンパレータ２３ｂのそれぞれの出力端子はラッチ回路２５に接続され、ラッチ回路２５からは受信信号（ＲＸＤＡＴＡ）が出力される。

ここで、送信回路１０及び受信回路２０が有する２つのコイルの相対的な位置関係を明確にするため、図１０のコイルの一端に黒丸を記している。具体的には、結合係数が正の場合、一次側のコイルの黒丸を記した一端に対する電流の向きと、二次側のコイルの黒丸を記した一端に対する電流の向きとが一致するとする。なお、本構成では、これら２つのコイル間の結合係数は正であるとする。

次に受信動作について図１０に加え図１１に示したタイミングチャートも参照して説明する。図１１（Ａ）は、送信信号（ＴＸＤＡＴＡ）、図１１（Ｂ）はコイル２１の両端に生じる電位差（ＶＲ）、図１１（Ｃ）は受信信号（ＲＸＤＡＴＡ）の、時間に対する電圧の推移をそれぞれ示している。ここでＶＲは図１０のコイル２１において、黒丸を記した一端の向きを正として表記しており、コンパレータ２３ａの−端子、及びコンパレータ２３ｂの＋端子に入力される電圧に等しい。

ＴＸＤＡＴＡがハイレベル電圧とローレベル電圧を推移する際、電磁誘導現象によりコイル２１には電位差ＶＲが生じ、図１１（Ｂ）に示したようなパルス形状の電圧波形を示す。ＶＲがコンパレータ２３ａに入力される上限電圧ＶＨを超えると、ラッチ回路２５の出力電圧ＲＸＤＡＴＡとしてハイレベル電圧が出力され、一方、ＶＲがコンパレータ２３ｂに入力される下限電圧ＶＬを下回ると、ＲＸＤＡＴＡは反転しローレベル電圧が出力される。またラッチ回路２５は、ＴＸＤＡＴＡの電圧が変化するまで、直前の出力電圧を保持する。

上記のような構成と動作方法により、受信回路２０は送信回路１０からの送信信号ＴＸＤＡＴＡを受信し、受信信号ＲＸＤＡＴＡとして復元することが出来る。

特開２００５−２２８９８１号公報

上記に示した従来の受信回路の構成の一例では、２つのコンパレータと、２つのＮＡＮＤ回路素子を用い、さらにここでは示さなかったが、基準電圧ＶＨ、及び基準電圧ＶＬを生成する２つの定電圧電源回路が必要となってくる。このように、上記に示した構成を有する従来の受信回路に限らず、他の従来の受信回路も回路規模が大きく、回路規模及び回路サイズの縮小化、高集積化が困難であった。

本発明は、このような技術的背景のもとでなされたものである。したがって、本発明の一態様は、電磁誘導を利用した無線通信を行なうための、回路構成が簡易な受信回路を提供することを課題とする。また電磁誘導を利用した無線通信の機能を有し、回路規模やサイズの縮小が可能なＬＳＩチップ及び記憶媒体を提供することを課題とする。

上記目的を達成するために、本発明は、回路規模の増大を招くコンパレータ及びラッチ回路を用いずに、受信コイルの両端に生じる電圧の向きの情報を電圧信号として出力すると共に、電圧の向きが反転するまでの間、この情報を保持できる回路構成を有する受信回路とすればよい。具体的には、２つのダイオード素子を逆向き且つ並列に接続した並列回路を構成し、当該並列回路の一端を、一端が接地電位線に接続されたコイルの他端と接続し、並列回路の他端に容量素子を直列に接続する構成を有する受信回路とする。

すなわち、本発明の一態様は、２つのダイオード素子を並列且つ逆向きに電気的に接続した並列回路と、一端を並列回路の一端と直列に電気的に接続し、他端を接地したコイルと、一端を並列回路の他端と直列に電気的に接続し、他端を接地した容量素子と、並列回路と容量素子とが接続するノードの電圧を検知する比較回路と、を有する受信回路である。

２つのダイオード素子からなる並列回路にコイルに生じた電圧が印加され、並列回路の両端に当該ダイオード素子のしきい値電圧を越える電位差が生じると、高電圧側から低電圧側へ電流が流れ、並列回路と直列に接続される容量素子に電圧が保持される。その後、並列回路への電圧印加がなくなると、容量素子に保持された電圧によって並列回路に上記電流とは逆向きに電流が流れるが、並列回路の両端の電位差がダイオード素子のしきい値電圧より小さくなると当該電流は止まり、並列回路と容量素子との間のノードには、当該しきい値電圧に近い大きさの電圧が保持される。ここで、保持される電圧の正負は並列回路に印加される電圧の正負に依存し、コイルに正の電圧が生じた場合には当該ノードに正の電圧が保持され、負の電圧が生じた場合には負の電圧が保持される。

したがって、コイルに生じる電圧の向きの情報は、上記並列回路と容量素子との間のノードに保持される電圧の正負として保持される。このノードに例えば電圧の正負を判定する比較回路などを接続し、保持された電圧を所望の電圧に増幅することにより、送信回路からの送信信号を復元した受信信号を生成することが出来る。

また、本発明の一態様は、上記受信回路内の２つのダイオード素子はトランジスタを用いてなり、当該トランジスタのチャネルを構成する半導体層は、酸化物半導体からなる受信回路である。

本発明の受信回路に用いるダイオード素子に、ソース又はドレインの一方とゲートを接続したトランジスタを用い、当該トランジスタのチャネルを形成する半導体層に酸化物半導体を用いる。適切な工程を経て作製された酸化物半導体を用いたトランジスタは、オフ時のリーク電流が極めて小さい特徴を有し、上記並列回路と容量素子との間のノードに保持される電荷のリークを極めて小さいものとすることが出来る。このような特徴を持つトランジスタをダイオード素子に適用することにより、受信回路に用いる容量素子のサイズを小さくし、回路サイズを縮小化が図れる。これに加えて、容量成分が小さくなるため充放電に要する時間が短縮され、高周波数の信号にも適用可能となる。さらにダイオード素子のリークが極めて小さいという特徴により、当該ノードには極めて長い時間電圧を保持することができるため、周波数の極めて低い信号に関しても適用可能な受信回路とすることが出来る。

また、本発明の一態様は、電磁誘導を利用した無線通信の機能を有するＬＳＩチップであって、上記受信回路を有する、ＬＳＩチップである。

また、本発明の一態様は、電磁誘導を利用した無線通信の機能を有する記憶媒体であって、上記受信回路を有する、記憶媒体である。

本発明の一態様の受信回路をＬＳＩチップに搭載することにより、積層したチップ間で電磁誘導を利用した無線通信を行うことが出来、さらに回路規模、チップサイズが縮小されたＬＳＩチップとすることが出来る。また、本発明の一態様の受信回路をメモリカードなどの記憶媒体に搭載することにより、回路規模やその大きさを小さくしつつ、電子機器との無線通信が可能な記憶媒体とすることができる。

本発明によれば、電磁誘導を利用した無線通信を行なうための、回路構成が簡易な受信回路を提供できる。また当該受信回路を用いることにより、電磁誘導を利用した無線通信の機能を有し、回路規模やサイズの縮小が可能なＬＳＩチップ及び記憶媒体を提供できる。

本発明の一態様の、受信回路を説明する図。本発明の一態様の、信号を送受信する際のタイミングチャート。本発明の一態様の、受信回路を説明する図。本発明の一態様の、受信回路の断面模式図。本発明の一態様の、受信回路の作製方法を説明する図。本発明の一態様の、ＬＳＩチップを説明する図。本発明の一態様の、メモリカードを説明する図。本発明の実施例に係る、受信回路の回路図。本発明の実施例に係る、受信回路の入出力特性の計算結果。従来技術の受信回路の構成例を説明する図。従来技術の信号を送受信する際のタイミングチャート。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。

なお、本明細書等において、ダイオード素子の２つの電極をそれぞれ「第１の電極」、「第２の電極」や、「第１電極」「第２電極」、または「第１端子」「第２端子」などと呼ぶことがある。ここで、第１電極から第２電極に向かって電流が流れる向きをダイオード素子の順方向、その逆を逆方向とする。また、これらの電極の一つを単純に「端子」や「一端」、「一方」などと呼ぶこともある。

また、本明細書等において、コイルの２つの電極をそれぞれ「第１の電極」、「第２の電極」や、「第１電極」「第２電極」、または「第１端子」「第２端子」などと呼ぶことがある。また、これらの電極の一つを単純に「端子」や「一端」、「一方」などと呼ぶこともある。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。

なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、配線をＡと同電位と見なせれば同じノードであるとする。

（実施の形態１）
本実施の形態では、本発明の一態様の受信回路について図１及び図２を用いて説明する。図１は、送信回路の一部と、本実施の形態で示す受信回路の構成の一例を示す回路図であり、図２は信号を送受信する際のタイミングチャートの一例である。

≪回路構成例≫
まず、本実施の形態で説明する送信回路１１０、及び受信回路１２０の回路構成について図１を用いて説明する。

送信回路１１０は、コイルを用いて送信信号を送信する機能を有する回路である。本実施の形態の送信回路１１０はコイル１１１を有し、コイル１１１の一方の端子は接地電位線に接続され、他方の端子には送信信号（ＴＸＤＡＴＡ）が入力される。なお、本実施の形態ではコイルの一方の端子を接地する構成としているが、これに限定されず他の機能素子や回路などと接続されていても良い。

本実施の形態の受信回路１２０は、コイル１２１、並列回路１２３、容量素子１２５、及び比較回路１２７を有する。

並列回路１２３は、ダイオード素子１２３ａ及びダイオード素子１２３ｂを有し、これらが並列且つ逆向きに接続されている。ダイオード素子１２３ａとダイオード素子１２３ｂとは、少なくともそのしきい値電圧Ｖｔｈが正の値をとればよく、両者の特性は必ずしも同じである必要はない。Ｖｔｈは例えばシリコンダイオードであれば約０．７Ｖ、ゲルマニウムダイオードであれば約０．２Ｖであることが知られている。また、ダイオード素子１２３ａ及びダイオード素子１２３ｂとして、トランジスタのゲートとソース又はドレインの一方とを接続した構成を用いた場合、Ｖｔｈはトランジスタの作製工程により任意の値に設定することが出来る。ここで、ダイオード素子１２３ａのしきい値電圧をＶｔｈ（ａ）、ダイオード素子１２３ｂのしきい値電圧をＶｔｈ（ｂ）と呼ぶこととする。

コイル１２１は、送信回路１１０内のコイル１１１が出力する信号に応じて、電磁誘導現象によりその両端に電位差が生じる。本実施の形態ではコイル１２１は一方の端子が接地電位線と接続され、他方の端子が並列回路と接続されている。

ここでコイル１１１とコイル１２１との相対的な位置関係を明確にするため、図１に示すそれぞれのコイルの一方の端子には黒丸を記している。具体的には、結合係数が正の場合、それぞれの黒丸を記した一方の端子に対して、コイル１１１の流す電流の向きと、コイル１２１の流す電流の向きとが一致するとする。なお、本実施の形態では、コイル間の結合係数は正であるとする。

容量素子１２５は、並列回路１２３と比較回路１２７との間のノードの電圧を保持する機能を有する。容量素子１２５は一方の電極が接地電位線と接続し、他方の電極は並列回路、及び比較回路に接続される。ここで、並列回路１２３と、比較回路１２７との間のノードをｎｏｄｅ（Ａ）と呼ぶ。

比較回路１２７は、ｎｏｄｅ（Ａ）の電圧と基準電圧Ｖｒｅｆとを比較し、この結果に基づく受信信号（ＲＸＤＡＴＡ）を出力する機能を有する。本実施の形態では比較回路１２７としてコンパレータを用い、コンパレータの＋端子がｎｏｄｅ（Ａ）と接続し、−端子に基準電圧Ｖｒｅｆが入力される構成とした。ここで基準電圧Ｖｒｅｆは、Ｖｔｈ（ｂ）より小さく、且つ−Ｖｔｈ（ａ）よりも大きい値を設定すればよく、好ましくはこれらの値の中央値とすればよい。例えばＶｔｈ（ａ）とＶｔｈ（ｂ）が等しい場合は、Ｖｒｅｆとして０Ｖを用いればよい。比較回路１２７の構成としてはこの構成に限定されることはなく、少なくとも上記目的を果たす構成であればなにを用いても良い。

≪回路動作例≫
次に、図１に加えて図２を用いて、受信時の回路動作について説明する。図２（Ａ）は、送信回路１１０のコイル１１１に出力される送信信号（ＴＸＤＡＴＡ）、図２（Ｂ）はコイル１２１の両端に生じる電位差（ＶＲ）、図２（Ｃ）はｎｏｄｅ（Ａ）の電圧、図２（Ｄ）は比較回路１２７から出力される受信信号（ＲＸＤＡＴＡ）の、時間に対する推移をそれぞれ示している。ここでＶＲは図１のコイル１２１において、黒丸を記した一端の向きを正として表記しており、並列回路１２３とコイル１２１との間のノードにおける電圧と等しい。

まず、ＴＸＤＡＴＡがローレベル電圧からハイレベル電圧に推移した場合について説明する。ＴＸＤＡＴＡがハイレベル電圧に推移する間、電磁誘導現象によりコイル１２１の両端に電位差ＶＲが生じる。上記で説明したとおり、コイル１１１とコイル１２１との間の結合係数は正であるため、図２（Ｂ）に示したようにＶＲは正の値のパルス的な波形を示す。

並列回路１２３のコイル１２１側のノードに正の電圧が印加されると、当該電圧の向きに対して順方向に接続されたダイオード素子１２３ａを介してｎｏｄｅ（Ａ）に電流が流れ、ｎｏｄｅ（Ａ）の電圧が上昇する。

その後、ＶＲが０Ｖに収束すると、電圧の高いｎｏｄｅ（Ａ）からコイル１２１に向かってダイオード素子１２３ｂを介して電流が流れ、ｎｏｄｅ（Ａ）の電圧が低下する。一方、この電圧の向きに対して逆方向接続となるダイオード素子１２３ａには電流は流れない。ｎｏｄｅ（Ａ）の電圧がダイオード素子１２３ｂのしきい値電圧Ｖｔｈ（ｂ）を下回るとダイオード素子１２３ｂがオフ状態となり電流が遮断され、ｎｏｄｅ（Ａ）にはＶｔｈ（ｂ）に近い電圧が保持される。

比較回路１２７は、ｎｏｄｅ（Ａ）の電圧と基準電圧Ｖｒｅｆとを比較し、これに応じてＲＸＤＡＴＡを出力する。本実施の形態の比較回路１２７は、ｎｏｄｅ（Ａ）の電圧が基準電圧Ｖｒｅｆよりも高い場合、ハイレベル電圧を出力する。

続いて、ＴＸＤＡＴＡがハイレベル電圧からローレベル電圧に推移する場合について説明する。ＴＸＤＡＴＡがハイレベル電圧からローレベル電圧に推移する間、電磁誘導現象によりコイル１２１には上記とは逆向きの電位差ＶＲがパルス的に生じる。つまり、並列回路１２３のコイル１２１側のノードには負の電圧ＶＲが印加される。

並列回路１２３のコイル１２１側のノードに負の電圧が印加されると、ダイオード素子１２３ｂを介してｎｏｄｅ（Ａ）からコイル側に向かって電流が流れ、ｎｏｄｅ（Ａ）の電圧は低下する。

その後ＶＲが収束すると、コイル１２１側から電圧の低いｎｏｄｅ（Ａ）に向かってダイオード素子１２３ａを介して電流が流れ、ｎｏｄｅ（Ａ）の電圧は上昇する。一方、ダイオード素子１２３ｂは、この電位差に対して逆方向接続となるため、電流は流れない。ｎｏｄｅ（Ａ）の電圧が−Ｖｔｈ（ａ）を上回ると、ダイオード素子１２３ａがオフ状態となり電流が遮断され、ｎｏｄｅ（Ａ）には−Ｖｔｈ（ａ）に近い電圧が保持される。

比較回路１２７は上記と同様、ｎｏｄｅ（Ａ）の電圧と基準電圧Ｖｒｅｆとを比較し、これに応じてＲＸＤＡＴＡを出力する。本実施の形態の比較回路１２７は、ｎｏｄｅ（Ａ）の電圧が基準電圧Ｖｒｅｆよりも小さい場合、ＲＸＤＡＴＡとしてローレベル電圧を出力する。

以上のような構成とすることにより、並列回路と比較回路との間のノードに、コイルに発生する電位差の向きの情報を保持することが出来、これを受信信号として出力することが出来る。

ここで、コイルの両端に発生する電位差ＶＲが小さい場合、ｎｏｄｅ（Ａ）に保持される電圧はダイオード素子のしきい値電圧まで達しない場合がある。また、受信回路が正常動作する最低限のＶＲの値は、比較回路の構成によって異なるが、本実施の形態の受信回路１２０の場合はＶｔｈ（ａ）より大きく、且つＶｔｈ（ｂ）より高い電圧が必要となる。なお、２つのダイオード素子のしきい値電圧が異なる場合には、コイルに発生する電圧の向きによって、ｎｏｄｅ（Ａ）には絶対値の異なる電圧が保持されることにも留意する。

なお、本実施の形態では、コイル間の結合係数が正であるとしたが、例えばこれが負であった場合は、コイルに発生する電圧の向きが反転し、出力される受信信号も反転する。反転した受信信号では不都合がある場合は、比較回路の入力側、または比較回路の出力側にインバータを設けるなどし、受信信号を再度反転させることができる。

なお、本実施の形態では、並列回路に２つのダイオードを用いた構成としたが、ダイオードの数はこれに限られず、直列に接続した複数のダイオードを、逆向き且つ並列に接続した構成としてもよい。その場合、並列回路が電流を流し始めるしきい値電圧が、直列接続したそれぞれのダイオードのしきい値電圧の和となるため、より高い電圧を並列回路と比較回路との間のノードに保持することができる。その結果、ダイオードのリーク電流による電圧低下の影響を抑制でき、パルス電圧が入力される間の期間を長くすることが出来るため低周波数の送信信号に適用できる。

以上のような構成の受信回路は、回路構成が簡易で、回路規模及び回路サイズの縮小化に適している。したがってこのような受信回路を例えばＬＳＩチップの受信回路に適用することにより、チップサイズが縮小された、無線通信可能なＬＳＩチップとすることができる。また、受信回路を同一チップに複数設けて、複数の信号の送受信を同時に行うような場合には、本発明の受信回路を適用することにより、より回路の縮小化に寄与することができる。

本実施の形態は、本明細書で例示する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。

（実施の形態２）
本実施の形態では、実施の形態１で示した受信回路のダイオード素子に、リーク電流の極めて低減されたトランジスタを適用した構成について図３乃至図５を用いて説明する。

≪回路構成例≫
図３は本実施の形態で示す送信回路１１０、及び受信回路２２０の回路構成の一例を示す図である。

送信回路１１０は、実施の形態１で示したものと同じ構成である。また、受信回路２２０は、実施の形態１で示した受信回路１２０において、並列回路１２３内のダイオード素子１２３ａ、及びダイオード素子１２３ｂを、トランジスタ２２３ａ、及びトランジスタ２２３ｂに置き換えた以外は同様の構成である。すなわち、コイル２２１、容量素子２２５、及び比較回路２２７はそれぞれ、受信回路１２０内のコイル１２１、容量素子１２５、及び比較回路２２７と同様のものを用いる。

並列回路２２３はトランジスタ２２３ａ、及びトランジスタ２２３ｂを有する。トランジスタ２２３ａは、ゲート及び第１電極がコイル２２１の一方の端子と接続し、第２電極が比較回路２２７、及び容量素子２２５の一方の電極と接続している。一方トランジスタ２２３ｂは、ゲート及び第１電極が比較回路２２７、及び容量素子２２５の一方の電極と接続し、第２電極がコイル２２１の一方の端子と接続している。したがって各々のトランジスタはゲートと第１電極とが接続され、ダイオード素子としての機能を有する。

トランジスタ２２３ａ、及びトランジスタ２２３ｂには、オフ時のリーク電流が極めて低減されたトランジスタを用いてもよい。このようなトランジスタとしては、例えばトランジスタのチャネルを形成する半導体層に、酸化物半導体を用いたトランジスタが挙げられる。一方、それ以外の回路を構成するトランジスタなどの半導体素子には、単結晶シリコンなどの半導体を用いればよい。

特に、酸化物半導体の中でも、バンドギャップが３電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を１×１０^１２ｃｍ^−３以下とすることにより、オフ時の抵抗を極めて高くできる。例えばこのようなトランジスタは、ゲートの電位を最適化することにより、ソースとドレイン間の抵抗を１×１０^２４Ω以上とすることができる。したがってダイオード接続したトランジスタであっても、例えばシリコンを半導体層に用いたトランジスタに比べてオフ時のリーク電流を極めて小さくすることができる。

このようなトランジスタを受信回路２２０に適用することにより、並列回路２２３のリーク電流が極めて低減されるため、ｎｏｄｅ（Ａ）に電圧を保持できる時間を極めて長くすることが出来る。したがって、容量素子２２５にサイズの小さい素子を用いることができるため、さらなる回路サイズの縮小化が実現できる。さらに容量成分が小さくなることによって、ｎｏｄｅ（Ａ）への充放電にかかる時間が短縮されるため、高い周波数の送信信号に対して適用可能な受信回路とすることが出来る。また、ｎｏｄｅ（Ａ）に電圧を保持できる時間が極めて長いことから、周波数の極めて低い信号に関しても適用可能となる。すなわち、上述のようなトランジスタを受信回路に適用することにより、回路サイズを縮小できるのに加え、広い周波数帯に適用可能な受信回路とすることが可能となる。

次に、受信回路２２０の具体的な構成の一例について図４を用いて説明する。

図４は、単結晶半導体基板４０１上に、トランジスタ４３１ａ、トランジスタ４３１ｂ、及びトランジスタ４３５、並びに容量素子４３３が形成された断面概略図である。

トランジスタ４３１ａは受信回路２２０内のトランジスタ２２３ａに相当し、ゲートとソース又はドレインの一方が接続されている。一方トランジスタ４３１ｂはトランジスタ２２３ｂに相当し、同様にゲートとソース又はドレインの一方が接続されている。ここで、トランジスタ４３１ｂのゲートとソース又はドレインの一方に接続される配線が受信回路２２０のｎｏｄｅ（Ａ）に相当する。

トランジスタ４３５は、比較回路２２７の入力部にあるトランジスタを想定したものである。本実施の形態では、トランジスタ４３５のゲートがｎｏｄｅ（Ａ）と接続する構成とした。なお、明瞭化のため、トランジスタ４３５のソース又はドレインに接続されるコンタクトプラグは省略している。また、図４及び後に説明する図５には、比較回路２２７に用いる他のトランジスタに接続するコンタクトプラグ及び第１配線の一部を図示している。

容量素子４３３は、受信回路２２０内の容量素子２２５に相当し、上部電極、または下部電極が図示されない配線によって上記ｎｏｄｅ（Ａ）と接続している。また容量素子は後に説明する第１の配線、トランジスタ４３１ａ及びトランジスタ４３１ｂのゲート絶縁層、並びにゲート配線と同じ材料で構成されている。なお、容量は必ずしもこの構成でなくともよく、単結晶半導体基板４０１に形成された不純物領域や、第２の配線などを電極として用いた構成としてもよい。

なお、図４及び図５に示す断面概略図では明瞭化のため、トランジスタ４３５の直上にトランジスタ４３１ａ及びトランジスタ４３１ｂが形成されるよう表記しているが、必ずしもこれに限定されず、これらを接続する配線の引き回し等によってこれらの相対的な位置関係を適宜決めればよい。

また、図４及び図５に示す断面概略図では、コイル２２１は図示していないが、第１配線、ゲート配線、又は第２配線のいずれかに銅などの低抵抗な材料を用いることにより、同時に作製することができる。または、これらの配線の二以上をコンタクトプラグで接続したものを用いるとより低抵抗化できる。またコイルは、外付けのコイルを接続する構成としてもよい。

≪作製工程例≫
次に、作製工程の一例について図５を用いて順に説明する。まず、公知の半導体加工技術を用いて、珪素、砒化ガリウムなどの単結晶半導体の基板４０１の一表面に、素子分離層４０３を形成し、さらに不純物領域４０７ａ乃至４０７ｃ、及びトランジスタのゲート４０５を形成する。さらに、第１層間絶縁層４０９を形成し、第１コンタクトプラグ４１１ａ及び４１１ｂを形成する（図５（Ａ）参照）。不純物領域４０７ａ乃至４０７ｃの表面には、シリサイド層などを設けて導電性を高めても良い。

次に、第１埋め込み絶縁層４１３と第１配線４１５ａ乃至４１５ｅを形成する（図５（Ｂ）参照）。第１配線４１５ａ乃至４１５ｅには、導電性を高めるために銅を用いても良い。その場合は、ダマシン法を用いて作製するとよい。なお、第１配線４１５ａ乃至４１５ｃの上表面は、その後に形成する酸化物半導体と直接接するため、その目的に好ましい材料を用いると良い。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いると良い。

その後、酸化物半導体層４１７を形成する。酸化物半導体としては、インジウムが金属元素に占める比率が２０原子％以上のものを用いると良い。形成時には水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気や、ターゲット中、並びにターゲット及び装置表面の水素や水を十分に低減したスパッタリング法で行うことが好ましい。また、酸化物半導体を成膜した後に水、水素が低減された雰囲気下で加熱処理を行い膜中の水、水素を脱離させてもよい。

また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。なおこの場合、コンタクトプラグや配線に用いる材料は、加熱処理の温度に耐えうる材料を用いる。

また、酸化物半導体層を成膜する際に、酸化物半導体がｃ軸に配向する温度に基板を加熱しながら成膜を行うことにより、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成してもよい。このような成膜方法を用いることにより、プロセスを短縮することができる。基板を加熱する温度は、成膜装置によって他の成膜条件が異なるためこれに合わせて適宜設定すればよいが、例えば、スパッタリング装置で成膜する際の基板温度を２５０℃以上として成膜すればよい。

さらに、ゲート絶縁層４１９を形成する。ゲート絶縁層４１９の材料としては、酸化珪素、酸化窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムなどを用いることができる。また、その厚さは６ｎｍ乃至２０ｎｍ、好ましくは１０ｎｍ乃至１６ｎｍとするとよい。

その後、ゲート配線４２１ａ乃至４２１ｃを形成する（図５（Ｃ）参照）。ゲート配線４２１ａ乃至４２１ｃの材料としては、タングステン、ニッケル、パラジウム、オスミウム、白金などのように仕事関数が酸化物半導体の電子親和力より大きい材料を用いると良い。あるいは、ゲート絶縁層４１９と接する部分にのみそのような材料を用いても良い。

以上の工程により、トランジスタ４３１ａ、トランジスタ４３１ｂ、及びトランジスタ４３５、並びに容量素子４３３が形成される。

次に、第２層間絶縁層４２３、第２コンタクトプラグ４２５ａ乃至４２５ｆを形成した後、第２配線４２７ａ乃至４２７ｄを形成する（図５（Ｄ）参照）。第２配線に用いる材料としては、第１配線に用いたものと同様のものを用いることができる。

第２配線４２７ａを、第１配線４１５ａ及びゲート配線４２１ａと接続するように形成することにより、トランジスタ４３１ａをダイオード接続することが出来る。同様に第２配線４２７ｂを、第１配線４１５ｂ及びゲート配線４２１ｂと接続するように形成することにより、トランジスタ４３１ｂをダイオード接続することが出来る。

また、容量素子４３３の下部電極である第１配線４１５ｄと、第１配線４１５ｂとを同一層上で接続しても良いし、容量素子４３３の上部電極であるゲート配線４２１ｃに接続された第２配線４２７ｄと、第２配線４２７ｂとを接続する構成としてもよい。また、第１配線４１５ｄと第２配線４２７ｂ、又は第２配線４２７ｄと第１配線４１５ｂとをコンタクトプラグを用いて接続する構成としてもよい。その際、ｎｏｄｅ（Ａ）に相当する配線に接続されていない他方の電極は、図示しない接地電位線と接続される。

以上の工程により、受信回路２２０におけるトランジスタ２２３ａ、トランジスタ２２３ｂ、容量素子２２５、コイル２２１、及び比較回路２２７の一部を形成することができる。

このように作製されたトランジスタ４３１ａ及びトランジスタ４３１ｂは、オフ時のリーク電流が極めて低減されたトランジスタとすることができる。したがってこのようなトランジスタを受信回路２２０のダイオード素子に適用することにより、回路サイズを縮小できるのに加え、広い周波数帯に適用可能な受信回路とすることが可能となる。

（実施の形態３）
本実施の形態では、本発明の一態様の受信回路を搭載したＬＳＩチップの一例について図６を用いて説明する。

図６は、積層した３個のＬＳＩチップにおいて、それぞれの構成と信号のやり取りを説明するための模式図である。図６に示すＬＳＩチップ３０１乃至３０３は、それぞれ受信回路と送信回路とを複数個具備し、図６中の矢印は、送信回路から受信回路へ送信される信号の向きを示している。

ＬＳＩチップ間の信号の送受信は、それぞれのＬＳＩチップに搭載された一対の送信回路及び受信回路の間で行われる。そのためＬＳＩチップを積層した際、一対の送信回路と受信回路とのそれぞれの有するコイル同士をほぼ重なるようにして配置すると、コイル間の結合係数を高めることが出来るため好ましい。送信回路及び受信回路の有するコイルのサイズや形状はＬＳＩのチップサイズや積層した際のＬＳＩチップ間距離によって適宜設定すればよいが、例えば対角１０μｍ〜数１００μｍのコイルを用いればよい。

それぞれのＬＳＩチップには、電源電圧を供給する電源線が接続される。または、電源線に接続されたＬＳＩチップから電力を供給するための正弦波などの信号を送信し、他のＬＳＩチップがこれを受信した後、整流回路や定電圧回路等を用いて電源電圧を生成してもよい。

また、それぞれのＬＳＩチップの動作を同期させるためのクロック信号を入力する配線が接続される。または、ＬＳＩチップからこのようなクロック信号を送信し、他のＬＳＩチップがこれを受信することにより、ＬＳＩチップ間の動作を同期させる構成としてもよい。

ＬＳＩチップ３０１とＬＳＩチップ３０２の間では、送信回路３１２ａから受信回路３１２ｂに、また送信回路３２１ａから受信回路３２１ｂに信号が送信される。また、ＬＳＩチップ３０２とＬＳＩチップ３０３の間では、送信回路３２３ａから受信回路３２３ｂに、また送信回路３３２ａから受信回路３３２ｂに信号が送信される。さらに、ＬＳＩチップ３０１とＬＳＩチップ３０３の間では、送信回路３１３ａから受信回路３１３ｂに、また送信回路３３１ａから受信回路３３１ｂに信号が送信される。

また、図６に示すように、ＬＳＩチップ３０２の送信回路３２４ａから送信された信号を、受信回路３２４ｂと受信回路３２４ｃとがそれぞれ受信することにより、ＬＳＩチップ３０１とＬＳＩチップ３０３とが同じ信号を受信することも出来る。

このように、複数のＬＳＩチップを、送信回路と受信回路とが重なるように積層することにより、ＬＳＩチップ間に他のＬＳＩチップが挟まれた状態でも配線を引き回すことなく通信が可能となる。

本実施の形態ではＬＳＩチップを３個積層した形態としたが、もちろんこれに限定されず、２個でも良いし、４個以上積層しても良い。

ここでＬＳＩチップを４個以上積層した場合、送信回路と受信回路の対と、これとはコイルの形状の異なる送信回路と受信回路の対を、複数重ねて配置することにより、チップサイズの増大を抑制することができる。例えば一方の送信回路と受信回路の対のコイルは１つのループを持つように形成し、もう一方は２つのループを持ち、且つそれぞれのループの発生する磁界を磁界強度が等しく位相が逆になるように形成する。このような２種類のコイルは重ねても、それぞれの発生する磁界に干渉されることがないため、２対以上の送信回路と受信回路の対を重ねて配置しても誤動作せずに通信することが出来る。

なお、ＬＳＩチップの形態として樹脂などの薄膜上に形成した薄膜トランジスタを用いた構成としても良い。このような構成のＬＳＩチップは、厚さを数μｍ〜数十μｍ程度と薄く出来るため、これに受信回路と送信回路を設けることによりコイル間の結合係数を高めることが出来る。したがってコイルサイズを小さくできるほか、低消費電力での無線通信が可能となるため好ましい。このような薄膜のＬＳＩチップは、例えば耐熱性の樹脂基板上に直接設ける、または、剥離層を設けたガラス基板上にＬＳＩチップを作製し、その後これを剥離して樹脂などの薄膜に転置して形成することができる。

以上のようなＬＳＩチップに搭載する受信回路に、上記実施の形態に示した受信回路を適用することにより、チップサイズが縮小された、無線通信可能なＬＳＩチップの積層とすることができる。さらに上記受信回路をＬＳＩチップに複数設けることにより、効果的にＬＳＩチップサイズを縮小することができる。

（実施の形態４）
本実施の形態では、本発明の一態様の受信回路を搭載した記憶媒体の一例として、メモリカードの構成例について図７を用いて説明する。

図７（Ａ）は、本実施の形態で例示するメモリカード３５０の模式図である。メモリカード３５０は、２つの受信回路（受信回路３５１ａ、受信回路３５１ｂ）と一つの送信回路（送信回路３５２）を有する。

受信回路３５１ａは、電源電圧を生成するための信号を受信する。一方、受信回路３５１ｂは、電子機器からの情報信号を受信する。送信回路３５２は、メモリカードに書き込まれた情報などを電子機器に送信する。

メモリカード３５０は、図示しない制御回路を有し、受信回路３５１ａ、受信回路３５１ｂ及び送信回路３５２と接続されている。当該制御回路は、受信回路３５１ａ、受信回路３５１ｂで受信した信号にしたがって後に説明する記憶素子への書き込み、読出し等の動作を制御し、必要に応じて送信信号を送信回路３５２から出力するよう送信回路３５２の動作を制御する。

メモリカード３５０は記憶素子を有しており、電子機器からの書き込み信号にしたがって、情報を書き込むことが出来る。また、電子機器からの読出し信号にしたがって、メモリカード３５０に書き込まれた情報を読み出すことが出来る。メモリカード３５０が有する記憶素子には、フラッシュメモリ、強誘電体メモリ、磁気抵抗メモリ、相変化メモリ、抵抗変化型メモリなどの書き込み、消去が可能なメモリや、一度だけ書き込みが可能なＯＴＰ（ＯｎｅＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅ）メモリなどの不揮発性のメモリが挙げられる。また、メモリカード内に電池などの電源が搭載されている場合は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリも搭載してもよい。

図７（Ｂ）は、電子機器３６０によってメモリカード３５０と送受信を行う際の断面模式図であり、図７（Ｂ）に示す鎖線Ｘ−Ｙは、図７（Ａ）に示す鎖線Ｘ−Ｙに対応する。

電子機器３６０は、受信回路３６１、及び送信回路３６２と、図示しない送信回路を有する。また、メモリカード３５０の受信回路３５１ａ、３５１ｂ、及び送信回路３５２と、電子機器３６０の送信回路３６２、図示しない送信回路、及び受信回路３６１とが、通信可能な範囲で重畳するようにメモリカード３５０が設置されるよう、電子機器３６０には窪みが設けられている。

このようなメモリカードと、電子機器を用いることにより、接触電極の露出部をなくすことで大幅な面積縮小が可能となり、メモリカードの更なる小型化が可能となる。さらに、露出する電極が不要となるため、樹脂等で覆うことによる完全防水化や、電子機器側もカードを挿入するスロットを無くせるなどの効果を奏する。

なお、本実施の形態では、メモリカードに２つの受信回路と１つの送信回路とを備えた構成としたが、この数には限定されない。例えば受信回路を複数設置し、並行して信号を受信する構成とすることにより、信号の送受信の速度を速めることが出来る。

また、本実施の形態では、メモリカードの備える送信回路、受信回路及び電子機器の備える送信回路、受信回路を並べて配置する構成としたが、実施の形態３で説明した場合と同様、コイル形状を異ならせることによりこれらを積層しても良い。

また、本実施の形態では、メモリカードと電子機器との相対位置を合わせるために電子機器に窪みを設ける構成としたが、これらの相対位置がずれないのであれば、どのような構成としてもよい。例えば、メモリカード側に窪みを設け、これと嵌合するような形状の凸部を電子機器に設けても良い。

また、本実施の形態では、メモリカードの表裏や向きを明瞭化するため一端に切り欠き部を設けているが、その表裏や向きが明瞭であれば、どのような構成としても良い。例えばメモリカード表面に凹凸を設けたり、文字や印を用いたりしても良い。

以上のようなメモリカードに搭載する受信回路に、上記実施の形態に示した受信回路を適用することにより、従来のメモリカードに比べてサイズの縮小された、無線通信可能なメモリカードとすることができる。また電子機器の受信回路にも適用することにより、電子機器のサイズも小さくすることが出来る。さらに上記受信回路を複数設けることにより、効果的にメモリカードまたは電子機器のサイズを縮小することができる。

本実施例では、実施の形態１で示した受信回路を想定し、入出力特性を計算した結果について図８及び図９を用いて説明する。図８は本実施例で入出力特性の計算に用いた回路モデルを示す回路図であり、図９は入出力電圧及び回路内部の電圧の推移についての計算結果である。

≪回路構成≫
まず、本実施例で計算に用いた回路について図８を用いて説明する。ここで、送信回路５１０、及び受信回路５２０内の比較回路以外の部分については、図３の送信回路１１０、及び受信回路２２０と同様の構成であるため、説明を省略し、ここでは比較回路５３０についてのみ説明することとする。

並列回路５２３及び容量素子５２５が接続されるノード（ｎｏｄｅ（Ａ））は、比較回路５３０に入力される。

比較回路５３０は、８つのトランジスタ（トランジスタ５３１乃至５３８）、及び一つの抵抗素子（抵抗素子５３９）で構成される。トランジスタ５３１は、ゲートがｎｏｄｅ（Ａ）と接続し、第１電極がトランジスタ５３６の第２電極、並びにトランジスタ５３５及びトランジスタ５３８のそれぞれのゲートと接続され、第２電極がトランジスタ５３４の第１電極、及びトランジスタ５３２の第２電極と接続する。トランジスタ５３２は、ゲートが接地され、第１電極がトランジスタ５３６のゲート、並びにトランジスタ５３７のゲート及び第２電極と接続する。トランジスタ５３３は、ゲート及び第１電極が、抵抗素子５３９の第２端子、及びトランジスタ５３４のゲートと接続し、第２電極が低電圧電源線ＶＳＳと接続する。トランジスタ５３４は、第２電極が低電圧電源線ＶＳＳと接続する。トランジスタ５３５は、第１電極がトランジスタ５３８の第２電極と接続し、第２電極が接地されている。トランジスタ５３６、トランジスタ５３７、及びトランジスタ５３８はそれぞれ、第１電極が高電圧電源線ＶＤＤと接続する。また抵抗素子５３９は、第１端子が高電圧電源線ＶＤＤと接続する。

ここで、トランジスタ５３１乃至５３５はｎチャネル型のトランジスタであり、トランジスタ５３６乃至５３８は、ｐチャネル型のトランジスタである。

ここでトランジスタ５３８の第２電極と、トランジスタ５３５の第１電極との間のノードから、受信信号ＲＸＤＡＴＡが出力される。

したがって比較回路５３０は、差動増幅回路とインバータ回路を組み合わせた構成となっている。また基準電圧はトランジスタ５３２のゲートに入力される電圧で決まり、本実施例においては接地電位（０Ｖ）が基準電圧となる。

≪入出力特性結果≫
次に、図８に示した回路を用いて計算した、入出力電圧及び回路内部の電圧特性について説明する。

本実施例では、ｎチャネル型のトランジスタのしきい値電圧を０．５Ｖとし、ｐチャネル型のトランジスタのしきい値電圧を−０．５Ｖとして計算を行った。トランジスタの他の特性の詳細については説明を省略するが、多結晶シリコンを半導体層としたトランジスタを作製し、その実測から見積もった値を用いた。また、容量素子５２５の容量の大きさを０．３ｐＦ、抵抗素子５３９の抵抗の大きさを１．６ＭΩとしている。またコイル５１１及びコイル５２１のインダクタンスを１０ｎＨ、抵抗成分を０．１Ωとし、これらの結合係数を０．７とした。さらに、高電圧電源線ＶＤＤ、及び低電圧電源線ＶＳＳに入力される電圧をそれぞれ３Ｖ、−３Ｖとした。

図９（Ａ）は送信回路５１０のコイル５１１に入力される送信信号ＴＸＤＡＴＡ、図９（Ｂ）はコイル５２１に発生する電位差ＶＲ、図９（Ｃ）はｎｏｄｅ（Ａ）の電圧、図９（Ｄ）は比較回路５３０から出力される受信信号ＲＸＤＡＴＡの、それぞれ時間に対する電圧値の推移を示している。

送信信号ＴＸＤＡＴＡには図９（Ａ）に示すような、幅が０．２５μｓ、周期が０．８μｓ、振幅５Ｖの矩形波を用いた。送信信号ＴＸＤＡＴＡの立ち上がり、及び立ち下がりに対応して、コイル５２１の両端には図９（Ｂ）に示すように、およそ１．５Ｖの振幅を有するパルス的な電位差ＶＲが生じた。電位差ＶＲによってｎｏｄｅ（Ａ）の電圧は、図９（Ｃ）のように急峻に上昇した後に減少するものの、絶対値０．３５Ｖ程度の電圧が保持されることが確認された。これに伴い、比較回路５３０からの出力である受信信号ＲＸＤＡＴＡとして、ＴＸＤＡＴＡとほぼ等しい周期と幅をもった振幅３Ｖの矩形波が出力されることが確認された。

以上の結果から、本発明の一態様の受信回路は、極めて簡略化された回路構成にも関わらず、送信回路からの送信信号を受信信号として正常に復元することができることが確認できた。

本実施例は、本明細書で例示する実施の形態と適宜組み合わせて実施することが出来る。

１０送信回路
１１コイル
２０受信回路
２１コイル
２３ａコンパレータ
２３ｂコンパレータ
２５ラッチ回路
１１０送信回路
１１１コイル
１２０受信回路
１２１コイル
１２３並列回路
１２３ａダイオード素子
１２３ｂダイオード素子
１２５容量素子
１２７比較回路
２２０受信回路
２２１コイル
２２３並列回路
２２３ａトランジスタ
２２３ｂトランジスタ
２２５容量素子
２２７比較回路
３０１ＬＳＩチップ
３０２ＬＳＩチップ
３０３ＬＳＩチップ
３１２ａ送信回路
３１２ｂ受信回路
３１３ａ送信回路
３１３ｂ受信回路
３２１ａ送信回路
３２１ｂ受信回路
３２３ａ送信回路
３２３ｂ受信回路
３２４ａ送信回路
３２４ｂ受信回路
３２４ｃ受信回路
３３１ａ送信回路
３３１ｂ受信回路
３３２ａ送信回路
３３２ｂ受信回路
３５０メモリカード
３５１ａ受信回路
３５１ｂ受信回路
３５２送信回路
３６０電子機器
３６１受信回路
３６２送信回路
４０１基板
４０３素子分離層
４０５ゲート
４０７ａ不純物領域
４０７ｂ不純物領域
４０７ｃ不純物領域
４０９第１層間絶縁層
４１１ａ第１コンタクトプラグ
４１１ｂ第１コンタクトプラグ
４１３第１埋め込み絶縁層
４１５ａ第１配線
４１５ｂ第１配線
４１５ｃ第１配線
４１５ｄ第１配線
４１５ｅ第１配線
４１７酸化物半導体層
４１９ゲート絶縁層
４２１ａゲート配線
４２１ｂゲート配線
４２１ｃゲート配線
４２３第２層間絶縁層
４２５ａ第２コンタクトプラグ
４２５ｂ第２コンタクトプラグ
４２５ｃ第２コンタクトプラグ
４２５ｄ第２コンタクトプラグ
４２５ｅ第２コンタクトプラグ
４２５ｆ第２コンタクトプラグ
４２７ａ第２配線
４２７ｂ第２配線
４２７ｃ第２配線
４２７ｄ第２配線
４３１ａトランジスタ
４３１ｂトランジスタ
４３３容量素子
４３５トランジスタ
５１０送信回路
５１１コイル
５２０受信回路
５２１コイル
５２３並列回路
５２３ａトランジスタ
５２３ｂトランジスタ
５２５容量素子
５３０比較回路
５３１トランジスタ
５３２トランジスタ
５３３トランジスタ
５３４トランジスタ
５３５トランジスタ
５３６トランジスタ
５３７トランジスタ
５３８トランジスタ
５３９抵抗素子

Claims

第１及び第２のトランジスタと、コイルと、容量素子と、比較回路と、を有し、
前記第１のトランジスタの第１の電極は、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第１のトランジスタの第２の電極は、前記第２のトランジスタの第２の電極と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタの第２の電極と電気的に接続され、
前記コイルの一端は、前記第１のトランジスタの第１の電極と電気的に接続され、
前記容量素子の一端は、前記第１のトランジスタの第２の電極と電気的に接続され、
前記コイルの他端は、前記容量素子の他端と電気的に接続され、
前記比較回路は、前記第１のトランジスタの第２の電極の電圧を検知する機能を有し、
前記第１及び第２のトランジスタは、酸化物半導体層にチャネル形成領域を有することを特徴とする受信回路。
請求項１において、
絶縁層を有し、
前記比較回路は、第３のトランジスタを有し、
前記絶縁層は、前記第３のトランジスタのゲートの形成後に形成されたものであり、
前記第１及び第２のトランジスタは、前記絶縁層上方に設けられていることを特徴とする受信回路。