JP2022172178A - 半導体装置 - Google Patents

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Abstract

【課題】リーク電流が低減された回路を提供する。【解決手段】第１トランジスタ、第３トランジスタ、第２トランジスタの順に直列に電気的に接続され、第２トランジスタのドレインと第３のトランジスタのソースは互いに電気的に接続され、かつ出力ノードに電気的に接続されている。第１トランジスタはｐ型トランジスタである。第２、第３トランジスタはｎ型トランジスタであり、半導体領域が酸化物半導体で形成されている。第３トランジスタは、第１トランジスタのドレインと回路の出力ノード間の電気的な接続を制御するスイッチとして機能する。待機状態では、第３トランジスタは非導通状態とされる。【選択図】図１

Description

本発明の一態様は半導体装置およびその駆動方法等に関する。
本出願の明細書、図面、及び特許請求の範囲（以下、本明細書等と呼ぶ。）で開示する発
明の一態様は上記の技術分野に限定されない。本発明の一態様は物、方法、または製造方
法に関する。または、本発明の一態様はプロセス、マシン、マニュファクチャ、または組
成物（コンポジション・オブ・マター）に関する。本発明の一態様の技術分野は、半導体
装置、表示装置、発光装置、照明装置、蓄電装置および記憶装置などの装置、同装置の駆
動方法、および、同装置の作製方法を一例として挙げることができる。
半導体装置のトランジスタの微細化により、リーク電流により静的消費電力が増加すると
いう問題がある。半導体装置の消費電力削減技術として、動作に不要な回路へのクロック
信号の入力を停止するクロックゲーティング技術と、電源供給を遮断するパワーゲーティ
ング技術が知られている。クロックゲーティングでは、動的消費電力を削減できるが、静
的消費電力を十分に削減できない。
一のクロック信号を複数の回路に供給するためクロックツリーが用いられている。例えば
、クロックツリーを構成する論理ゲート回路の電源電位の供給を制御することで、クロッ
クツリーのリーク電流を小さくすることが提案されている（例えば、特許文献１―３参照
）。
半導体領域が酸化物半導体で形成されているトランジスタ（以下、”ＯＳトランジスタ”
と呼ぶ。）が適用されている様々な半導体装置が提案されている。例えば、待機状態でオ
フ状態にされるトランジスタをＯＳトランジスタとすることで、論理回路の待機電力を低
減することが可能であるとされている（例えば、特許文献４参照）。
特開２００６－２８７５５２号公報 特開２００８－０５３９７６号公報 特開２０１１－１１４８１７号公報 特開２０１１－１２０２２２号公報
本発明の一態様は、新規な半導体装置、または同駆動方法、または、同作製方法を提供す
ることを課題の一とする。例えば、本発明の一態様の課題は、消費電力を低減することが
可能な半導体装置を提供すること、または、面積オーバーヘッドを抑えることが可能な半
導体装置を提供することである。
本明細書等の記載から、列記された課題以外の課題も自ずと明らかとなるものであり、ま
た、本発明の各形態について、これら以外の課題を抽出することが可能である。複数の課
題の記載は、互いの課題の存在を妨げるものではなく、また、本発明の一態様は、これら
の課題の全てを解決する必要はない。
本発明の一態様は、出力ノードと、第１、および第２ノードと、第１乃至第３トランジス
タと、を有し、１または複数の第１信号を演算処理して、第２信号を出力ノードから出力
することができる機能を有し、第１ノードには、第１電源電位が入力され、第２ノードに
は、第２電源電位が入力され、第１電源電位は第２電源電位よりも高く、第１トランジス
タはｐ型トランジスタであり、第２および第３トランジスタはｎ型トランジスタであり、
第２および第３トランジスタの半導体領域は酸化物半導体層を有し、第１トランジスタ、
第３トランジスタ、第２トランジスタの順に直列に電気的に接続され、第１トランジスタ
のソースは第１ノードに電気的に接続され、第２トランジスタのドレインは出力ノードに
電気的に接続され、第２トランジスタのソースは第２ノードに電気的に接続され、第１、
および第２トランジスタのゲートの電位は１または複数の第１信号により制御され、第３
トランジスタのゲートには第３信号が入力される回路である。
上記態様において、第３トランジスタに換えて、ｐ型トランジスタを設けることができる
。また、回路は、否定、否定論理積、否定論理和等の論理演算を行う回路とすることがで
きる。
本明細書等において、”第１”、”第２”、”第３”という序数詞は構成要素の混同を避
けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定す
るものでもない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つのノード（端子）を有
する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードで
ある。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタの型及
び各ノード（端子）に与えられる電位の高低によって、一方がソースとなり他方がドレイ
ンとなる。一般的に、ｎ型トランジスタでは、低い電位が与えられるノードがソースと呼
ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐ型トランジスタでは
、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソー
スと呼ばれる。
本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出
力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、
駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、
ソースとドレインが入れ替わる場合がある。したがって、本発明の一態様において、トラ
ンジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものでは
ない。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例
えば、本明細書等に記載されている接続関係に限定されず、本明細書等に示された接続関
係以外のものも含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている接続関係の一例としては、ＸとＹとの電気的な接続を
可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、
ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されるこ
とが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、
スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流
すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選
択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている
場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を
挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、
ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとす
る。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されてい
る、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
本明細書等において、能動素子（例えば、トランジスタ、ダイオードなど）、受動素子（
例えば、容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特
定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つま
り、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特
定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が
、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先
が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はな
い。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵
抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって
、発明の一態様を構成することが可能な場合がある。
本明細書等において、ある回路について、少なくとも接続先を特定すれば、当業者であれ
ば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機
能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機
能が特定できれば、発明の態様が明確であると言える。そして、機能が特定された発明の
一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって
、ある回路について、機能を特定しなくても接続先を特定すれば、発明の一態様が開示さ
れているものであり、発明の一態様を構成することが可能である。または、ある回路につ
いて、接続先を特定しなくても、機能を特定することで、発明の一態様が開示されている
ものであり、発明の一態様を構成することが可能である。
本発明の一態様は、新規な半導体装置、または同駆動方法、または、同作製方法を提供す
ることが可能である。例えば、本発明の一態様により、半導体装置の消費電力を低減する
ことが可能になる、または面積オーバーヘッドを抑えることが可能になる。
これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は
、必ずしも、これらの効果の全てを有する必要はない。また、本発明の一態様はこれらの
効果に限定されるものではない。例えば、場合によって、または、状況に応じて、本発明
の一態様はこれらの効果以外の効果を有する場合もあり、あるいは、これらの効果を有さ
ない場合もある。本発明の一態様について、上記以外の課題、効果、および新規な構成に
ついては、本明細書等の記載から自ずと明らかになるものである。
Ａ、Ｂ：半導体装置の構成の一例を示すブロック図。 Ａ、Ｂ：半導体装置の構成の一例を示すブロック図。 Ａ－Ｅ：回路の構成の一例を示す回路図。 Ａ－Ｄ：回路の構成の一例を示す回路図。 Ａ－Ｄ：回路の構成の一例を示す回路図。 Ａ、Ｂ：回路の構成の一例を示す回路図。 Ａ、Ｂ：半導体装置の構成の一例を示す回路図。 Ａ、Ｂ：半導体装置の構成の一例を示す回路図。 Ａ、Ｂ：半導体装置の構成の一例を示す回路図。 Ａ：クロックツリーを有する半導体装置の構成の一例を示す図。Ｂ：インバータ回路の回路記号。 Ａ、Ｂ：クロックツリーの構成の一例を示す回路図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１－ｙ２線断面図。Ｃ：ｘ１－ｘ２線断面図。Ｄ：ｘ３－ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１－ｙ２線断面図。Ｃ：ｘ１－ｘ２線断面図。Ｄ：ｘ３－ｘ４線断面図。 Ａ：図１３Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 半導体装置のレイアウトの一例を示す平面図。 図１５のｄ１－ｄ２線による断面図。 プロセッシングユニット（ＣＰＵ）の一例を示すブロック図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す斜視模式図。 Ａ－Ｈ：電子機器の一例を説明する図。
図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明の一態様は
以下の説明に限定されず、本発明の一態様の趣旨およびその範囲から逸脱することなくそ
の形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したが
って、本発明の一態様は、以下に示す実施の形態の記載内容に限定して解釈されるもので
はない。
以下に、いくつかの実施の形態を示す。１つの実施の形態に記載された構成は他の実施の
形態に記載された構成と適宜組み合わせることが可能である。また、１つの実施の形態に
いくつかの構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を
有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、本
明細書において、例えば、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して
記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、
電極、配線等）についても同様である。
なお、本明細書等では、信号が高レベル電位であることを”Ｈ”と記載し、低レベル電位
であることを”Ｌ”と記載する場合がある。
（実施の形態１）
＜＜半導体装置の構成例＞＞
パワーゲーティングが可能な半導体装置について説明する。図１、図２は半導体装置の構
成例を説明するための図である。図１、図２に示す半導体装置は、出力ノードへの高電源
電位ＶＤＤの供給を遮断できるスイッチを設けることで、待機状態でのリーク電流を削減
することを可能にしたものである。本明細書では、回路への電源電位の供給を制御するこ
とができる機能を有するスイッチを”パワースイッチ”と呼ぶ。
＜構成例１＞
図１Ａに示す回路２１には、高電源電位ＶＤＤおよび低電源電位ＶＳＳが供給される。回
路２１は、ｎ型トランジスタおよびｐ型トランジスタ双方を含むＣＭＯＳ回路であり、少
なくとも、２つのｎ型トランジスタ（トランジスタＱｎ１、トランジスタＱｎ２）、およ
び１つのｐ型トランジスタ（トランジスタＱｐ１）を有する。トランジスタＱｎ２は、回
路２１のパワーゲーティングを制御するパワースイッチとして機能することができる。
つまり回路２１は、パワースイッチを備えた機能回路である。機能回路には、基本論理演
算を行うことが可能な論理ゲート回路を適用することができる。例えば、回路２１に適用
される論理ゲート回路には、インバータ回路（ＮＯＴゲート回路）、ＮＡＮＤゲート回路
、ＮＯＲゲート回路、ＡＮＤゲート回路、ＯＲゲート回路、およびバッファ回路などがあ
る。
図１Ａの例では、回路２１は、１入力１出力の論理回路として機能することが可能であり
、入力ノードａ１から入力される信号Ａ１を処理して、信号Ｂ１を出力ノードｂ１から出
力する。回路２１の入力ノードの数は１よりも多くてもよい。回路２１はノードｐ１、ノ
ードｐ２を有する。ノードｐ１にはＶＤＤが入力され、ノードｐ２にはＶＳＳが入力され
る。
トランジスタＱｐ１とトランジスタＱｎ１は、回路２１の論理回路部を構成するトランジ
スタであり、トランジスタＱｐ１とトランジスタＱｎ１は互いのドレインが電気的に接続
され、かつ、これらのドレインは出力ノードｂ１に電気的に接続されている。トランジス
タＱｎ１のソースはノードｐ２に電気的に接続されている。トランジスタＱｎ１のソース
とノードｐ２の電気的な接続は、直接的でもよいし、トランジスタなどの他の素子を介す
る間接的な接続でもよい。トランジスタＱｐ１およびトランジスタＱｎ１のゲートの電位
は信号Ａ１により決定され、トランジスタＱｐ１およびトランジスタＱｎ１のゲートの電
位に応じて、ノードｂ１の論理レベルが決定される。
トランジスタＱｎ２は、トランジスタＱｐ１のソースへのＶＤＤの供給を遮断できるよう
に設けられている。トランジスタＱｎ２はトランジスタＱｐ１のソースへのＶＤＤの供給
を制御するパワースイッチとして機能することができる。トランジスタＱｎ２のドレイン
はノードｐ１と電気的に接続されている。トランジスタＱｎ２のソースはトランジスタＱ
ｐ１のソースと電気的に接続されている。トランジスタＱｎ１のソースとトランジスタＱ
ｐ１のソース間の電気的な接続は、直接的でもよいし、トランジスタなどの他の素子を介
する間接的な接続でもよい。信号ＳＬＰはトランジスタＱｎ２の導通状態を制御する制御
信号である。
また、トランジスタＱｎ２は、ＶＤＤを供給するための配線と回路２１との電気的な接続
を制御するパワースイッチとして機能させることもできる。
回路２１が通常動作しているときは、信号ＳＬＰを高レベル電位（”Ｈ”）にしてトラン
ジスタＱｎ２を導通状態にする。回路２１では論理演算が実行される。回路２１を待機状
態にするときは、信号ＳＬＰを低レベル電位（”Ｌ”）にしてトランジスタＱｎ２を非導
通状態にする。トランジスタＱｐ１のゲートが”Ｈ”であり、トランジスタＱｐ１が非導
通状態であるときに待機状態になる場合、トランジスタＱｐ１のソースへの高レベル電位
の供給が遮断されているので、トランジスタＱｐ１のソースードレイン間のリーク電流を
無くすまたは削減することができる。
トランジスタＱｎ１のゲートが”Ｌ”のときに回路２１が待機状態になる場合、トランジ
スタＱｎ１のソースードレイン間のリーク電流を無くすまたは低減するため、トランジス
タＱｎ１には、オフ電流が極めて小さなトランジスタが用いられる。オフ電流とは、非導
通状態でのドレイン電流のことをいう。
トランジスタのオフ電流を下げるには、例えば、半導体領域をエネルギーキャップが広い
半導体で形成すればよい。この場合、半導体のエネルギーギャップは、２．５ｅＶ以上、
または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体とし
て酸化物半導体が挙げられる。例えば、チャネル幅で規格化したＯＳトランジスタのオフ
電流は、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０－２
１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。
我々の研究において、現状、半導体領域が酸化物半導体で形成されたＯＳトランジスタで
、Ｓｉトランジスタと共に同一の回路に組み込むことができる実用的な特性を有するもの
は、ｎ型トランジスタのみである。そこで、トランジスタＱｎ１およびトランジスタＱｎ
２をＯＳトランジスタとする。また、回路２１のリーク電流をより効果的に低減するには
、回路２１が有する全てのｎ型トランジスタがＯＳトランジスタであることが好ましい。
回路２１が有するＯＳトランジスタのリーク電流は８５℃にて１×１０－１５Ａ以下、ま
たは１×１０－１８Ａ以下、または１×１０－２１Ａ以下であることが好ましい。
回路２１が有するｐ型トランジスタの半導体領域の材料に特段の制約はない。例えば、回
路２１が有するｐ型トランジスタの半導体領域は、Ｓｉ、Ｇｅ、Ｃ等の第１４族元素を１
つまたは複数含む半導体で形成されていてもよいし、窒化ガリウムなどの窒化物半導体で
形成されていてもよい。代表的には、ｐ型トランジスタは、シリコンでなる半導体領域を
有するＳｉトランジスタとすればよい。
トランジスタＱｎ２が導通状態であるとき、トランジスタＱｎ２のしきい値電圧の影響に
より、トランジスタＱｐ１のソースの状態が、”Ｈ”と”Ｌ”の中間状態となる場合は、
信号ＳＬＰの高レベルの電位をＶＤＤよりも高くすることが好ましい。これにより、回路
２１が通常動作モードである期間、トランジスタＱｐ１のソースを確実に”Ｈ”にするこ
とができるため、回路２１の誤動作を防止できる。
＜構成例２＞
図１Ｂに示す回路２２は、回路２１の変形例である。パワーゲーティング用のスイッチ回
路として、トランジスタＱｎ２に換えて、トランジスタＱｎ３を設けている。トランジス
タＱｎ３もトランジスタＱｎ２と同様、ｎ型トランジスタであり、かつＯＳトランジスタ
である。
トランジスタＱｐ１のソースはノードｐ１に電気的に接続されている。トランジスタＱｐ
１のソースとノードｐ１の電気的な接続は、直接的でもよいし、トランジスタなどの他の
素子を介する間接的な接続でもよい。
トランジスタＱｎ３のゲートには信号ＳＬＰが入力される。トランジスタＱｎ３は、トラ
ンジスタＱｎ１のドレインとトランジスタＱｐ１のドレイン間の導通状態を制御するスイ
ッチとして機能する。トランジスタＱｎ３のドレインはトランジスタＱｐ１のドレインと
電気的に接続され、同ソースはトランジスタＱｎ１のドレインと電気的に接続されている
。
回路２２は、トランジスタＱｎ１のゲートの状態が”Ｈ”である時に、待機状態にするこ
とで、回路２２の消費電力を効果的に削減できる。トランジスタＱｎ１のゲートが”Ｈ”
のときに待機状態になるため、待機状態の間ノードｂ１の”Ｌ”が維持される。そのため
、回路２２が通常動作の再開時にノードｂ１の状態を復帰させるための電力が不要になる
。
ノードｂ１の状態が”Ｈ”であるべきときに、トランジスタＱｎ３のしきい値電圧の影響
により、ノードｂ１の状態が”Ｈ”と”Ｌ”の中間状態となる場合は、信号ＳＬＰの高レ
ベルの電位をＶＤＤよりも高くするとよい。これにより、回路２２が通常動作モードのと
き、回路２２の出力信号Ｂ１が入力される回路の誤動作を防止できる。
＜構成例３、４＞
図２Ａは回路２１の変形例である。図２Ａに示す回路２３は、トランジスタＱｎ２に換え
てｐ型トランジスタ（トランジスタＱｐ２）が設けられている。図２Ｂに示す回路２４は
回路２２の変形例であり、トランジスタＱｎ３に換えてｐ型トランジスタ（トランジスタ
Ｑｐ３）が設けられている。
また、回路２２、２４には出力ノードｂ１とトランジスタＱｐ１のドレインとの間にパワ
ースイッチを設けているため、待機状態でトランジスタＱｐ１にゲートリークが生じた場
合でも、出力ノードｂ１の電位は影響を受けにくい。
ＯＳトランジスタは非導通状態でのリーク電流をほぼゼロとみなすことができるため、Ｏ
Ｓトランジスタが、パワースイッチに適用されている回路２１、２２の方が、回路２３、
２４よりも待機状態でのリーク電流をより削減することが可能である。
＜構成例５＞
回路２１において、パワースイッチとして機能するトランジスタＱｎ２にバックゲートを
設けてもよい。例えば、トランジスタＱｎ２のゲート（フロントゲート）と独立して、バ
ックゲートの電位を制御できるようにするとよい。また、回路２１において、その他のＯ
Ｓトランジスタも同様である。ＯＳトランジスタが導通状態と、非導通状態とでバックゲ
ートの電位を異ならせて、導通状態では適切な大きさのドレイン電流が流れ、非導通状態
ではリーク電流を非常に小さくすることが可能となる。なお、導通状態でのドレイン電流
をオン電流と呼ぶ場合がある。
回路２１の動的消費電力を削減するにはＶＤＤを下げることが効果的である。そのため、
低いＶＤＤでも回路２１が所定の処理を実行できるように、ＯＳトランジスタは十分なオ
ン電流特性を備えていることが好ましい。そのようなオン電流特性を持つＯＳトランジス
タでは、ゲートの電位をＶＳＳにしてもリーク電流が大きくなる場合がある。このような
場合、待機モードでは、バックゲートの電位を制御してＯＳトランジスタのリーク電流が
小さくなるようにすればよい。また、通常動作モードでは、ＯＳトランジスタのオン電流
が大きくなるようにバックゲートの電位を制御してもよい。以上のことは、回路２２－回
路２４に含まれるＯＳトランジスタについても同様である。
上掲したように、演算処理を行う回路にＶＤＤの遮断を制御するパワースイッチを設ける
ことで、待機状態で非導通状態となるｐ型トランジスタのリーク電流を削減することがで
きる。また、ｎ型トランジスタにＯＳトランジスタを適用することで、待機状態で非導通
状態となるｎ型トランジスタのリーク電流を削減することができる。また、ＶＳＳを遮断
するためのパワースイッチを設ける必要がないため、このＶＳＳ遮断用のパワースイッチ
の追加による回路面積の増加が抑制されたり、このパワースイッチを制御するため電力が
不要となる。
以上述べたように、上掲した構成例では、パワーゲーティング機能を回路に追加すること
による面積オーバーヘッドを抑えつつ、待機状態での電力消費を効果的に削減することが
可能である。
＜＜回路構成例＞＞
以下、上掲した構成例のより具体的な回路構成を説明する。図３は１入力１出力回路の具
体例であり、インバータ回路が示されている。図４、図５は２入力１出力回路の具体例で
あり、それぞれ、ＮＡＮＤゲート回路、ＮＯＲゲート回路が示されている。以下では、イ
ンバータ回路、ＮＡＮＤゲート回路およびＮＯＲゲート回路を、それぞれ、ＩＮＶ、ＮＡ
ＮＤ、ＮＯＲと呼ぶ場合がある。
＜インバータ回路＞
図３Ａは回路２１の具体例である。図３Ａに示すＩＮＶ３１は、ｐ型トランジスタＭｐ１
、ｎ型トランジスタＭｏｓ１、およびｎ型トランジスタＭｏｓ２を有する。トランジスタ
Ｍｏｓ１、Ｍｏｓ２はＯＳトランジスタである。トランジスタＭｐ１とトランジスタＭｏ
ｓ１により、ＣＭＯＳ型のインバータ回路が構成されている。トランジスタＭｏｓ２が図
１ＡのトランジスタＱｎ２に相当するトランジスタである。
図３Ｂは回路２２の具体例である。図３Ｂに示すＩＮＶ３２は、トランジスタＭｐ１、ト
ランジスタＭｏｓ１、およびトランジスタＭｏｓ３を有する。トランジスタＭｐ１はｐ型
であり、トランジスタＭｏｓ１、Ｍｏｓ３はｎ型であり、またＯＳトランジスタである。
トランジスタＭｏｓ３が図１ＢのトランジスタＱｎ３に相当するトランジスタである。
図３Ｃは回路２３の具体例である。図３Ｃに示すＩＮＶ３３は、トランジスタＭｐ１、ト
ランジスタＭｐ２，およびトランジスタＭｏｓ１を有する。トランジスタＭｐ２が図２Ａ
のトランジスタＱｐ２に相当するトランジスタである。
図３Ｄは回路２４の具体例である。図３Ｄに示すＩＮＶ３４は、トランジスタＭｐ１、ト
ランジスタＭｐ３、トランジスタＭｏｓ１を有する。トランジスタＭｐ３が図２Ｂのトラ
ンジスタＱｐ３に相当するトランジスタである。
図３Ｅに示すＩＮＶ３５は、上掲の構成例５に対応する回路であり、ＩＮＶ３２の変形例
である。トランジスタＭｏｓ１、Ｍｏｓ３に換えて、バックゲートを有するトランジスタ
Ｍｏｓｂ１、Ｍｏｓｂ３が設けられている。トランジスタＭｏｓｂ１のバックゲートには
信号ＯＳＢ１が入力され、トランジスタＭｏｓｂ３のバックゲートには信号ＯＳＢ３が入
力される。トランジスタＭｏｓｂ１、Ｍｏｓｂ３のそれぞれのバックゲートに共通の制御
信号を入力してもよい。
＜ＮＡＮＤゲート回路＞
図４Ａは回路２１の具体例である。図４Ａに示すＮＡＮＤ４１は２つの入力ノードａ１、
ａ２を有する。ＮＡＮＤ４１は、２つのｐ型トランジスタ（Ｍｐ１１、Ｍｐ１２）および
２つのｎ型トランジスタ（Ｍｏｓ１１、Ｍｏｓ１２）で構成されるＮＡＮＤゲート回路に
、トランジスタＭｏｓ２を追加したものである。ＮＡＮＤ４１が有するｎ型トランジスタ
（Ｍｏｓ２、Ｍｏｓ１１、Ｍｏｓ１２）は、ＯＳトランジスタである。トランジスタＭｏ
ｓ２は、ノードｐ１とトランジスタＭｐ１１、Ｍｐ１２のソースとの間の電気的な接続を
制御するスイッチとして機能し、またＮＡＮＤ４１へのＶＤＤの供給を遮断できるスイッ
チとしても機能する。
図４Ｂは回路２２の具体例である。図４Ｂに示すＮＡＮＤ４２は、２つのｐ型トランジス
タ（Ｍｐ１１、Ｍｐ１２）および２つのｎ型トランジスタ（Ｍｏｓ１１、Ｍｏｓ１２）で
構成されるＮＡＮＤゲート回路に、トランジスタＭｏｓ３およびトランジスタＭｏｓ４を
追加したものである。トランジスタＭｏｓ３は、トランジスタＭｐ１１のドレインとノー
ドｂ１との電気的な接続を制御するスイッチとして機能する。トランジスタＭｏｓ４は、
トランジスタＭｐ１２のドレインとノードｂ１との間の電気的な接続を制御するスイッチ
として機能する。トランジスタＭｏｓ３およびトランジスタＭｏｓ４のゲートには信号Ｓ
ＬＰが入力されている。つまり、トランジスタＭｏｓ３、Ｍｏｓ４は、ノードｂ１へのＶ
ＤＤの供給を遮断することができるパワースイッチの機能を有している。
図４Ｃは回路２３の具体例であり、ＮＡＮＤ４１の変形例である。図４Ｃに示すＮＡＮＤ
４３は、トランジスタＭｏｓ２に換えて、トランジスタＭｐ２を有する。
図４Ｄは回路２４の具体例であり、ＮＡＮＤ４２の変形例である。図４Ｄに示すＮＡＮＤ
４４は、トランジスタＭｏｓ３、Ｍｏｓ４に換えて、トランジスタＭｐ３、Ｍｐ４を有す
る。
ＮＡＮＤ４１－４４が有するＯＳトランジスタの全てまたは一部を、図３Ｅのトランジス
タＭｏｓｂ１のようなバックゲートを有するトランジスタとしてもよい。
＜ＮＯＲゲート回路＞
図５Ａは回路２１の具体例である。図５Ａに示すＮＯＲ５１は、２つのｐ型トランジスタ
（Ｍｐ２１、Ｍｐ２２）および２つのｎ型トランジスタ（Ｍｏｓ２１、Ｍｏｓ２２）で構
成されるＮＯＲゲート回路にｎ型トランジスタＭｏｓ２を追加したものである。ＮＯＲ５
１が有するｎ型トランジスタ（Ｍｏｓ２、Ｍｏｓ２１、Ｍｏｓ２２）は、ＯＳトランジス
タである。トランジスタＭｏｓ２は、ノードｐ１とトランジスタＭｐ２２のソースとの間
の電気的な接続を制御するスイッチとして機能する。
図５Ｂは回路２２の具体例である。図５Ｂに示すＮＯＲ５２は、２つのｐ型トランジスタ
（Ｍｐ２１、Ｍｐ２２）および２つのｎ型トランジスタ（Ｍｏｓ２１、Ｍｏｓ２２）で構
成されるＮＯＲゲート回路にトランジスタＭｏｓ３が追加されたものである。トランジス
タＭｏｓ３は、トランジスタＭｐ２１のドレインとトランジスタＭｏｓ２１のドレインと
の間の電気的な接続を制御するスイッチとして機能する。
図５Ｃは回路２３の具体例であり、ＮＯＲ５１の変形例である。図５Ｃに示すＮＯＲ５３
は、トランジスタＭｏｓ２に換えて、トランジスタＭｐ２を有する。
図５Ｄは回路２４の具体例であり、ＮＯＲ５２の変形例である。図５Ｄに示すＮＯＲ５４
は、トランジスタＭｏｓ３に換えて、トランジスタＭｐ３を有する。
ＮＯＲ５１－５４が有するＯＳトランジスタの全てまたは一部を、図３Ｅのトランジスタ
Ｍｏｓｂ１のようなバックゲートを有するトランジスタとしてもよい。
図３－図５に示す基本論理ゲート回路のように論理セル（スタンダードセルとも呼ばれる
）にパワーゲーティング機能を付加することで、細粒度のパワーゲーティングが可能とな
る。また、論理セルのｎ型トランジスタをＯＳトランジスタとすることで、ＶＳＳ遮断用
のパワースイッチを設けなくても、待機状態の論理セルのリーク電流を効果的に削減する
ことができる。
集積回路のような半導体装置には、複数の論理セルが組み込まれている。以下に、図１、
図２に示す回路２１－２４を適用することで、半導体装置の消費電力を効果的に削減し、
かつ回路面積の増大を抑えることが可能な半導体装置の構成例、および動作例を説明する
。具体的には、カスケード接続された２段の回路のうち、一方にＶＤＤ遮断用パワースイ
ッチを設け、他方の回路にはパワースイッチを設けない。また、２段の回路が有するｎ型
トランジスタをＯＳトランジスタとする。このような回路構成とすることで、半導体装置
にパワーゲーティング機能を組み込むことで生じる面積オーバーヘッドを低減できること
、待機状態での消費電力を効果的に削減することを可能としている。以下、図面を参照し
て、これらを説明する。
＜＜半導体装置の構成例＞＞
＜構成例１－１＞
図６に、半導体装置の一例として、カスケード接続されている２段のインバータ回路の例
を示す。
図６Ａに示す半導体装置１０１は、ＩＮＶ３１とＩＮＶ３０を有する。半導体装置１０１
には、高電源電位ＶＤＤおよび低電源電位ＶＳＳが供給される。
ＩＮＶ３０は、ＶＤＤおよびＶＳＳの遮断機能を有していない、通常のＣＭＯＳ型インバ
ータ回路である。半導体装置１０１が待機状態となっても、トランジスタＭｐ５のソース
にはＶＤＤが供給され、トランジスタＭｏｓ５のソースにはＶＳＳが供給される。ＩＮＶ
３０は、入力ノードａ１１、出力ノードｂ１１、ｐ型トランジスタＭｐ５、およびｎ型ト
ランジスタＭｏｓ５を有する。ｎ型トランジスタＭｏｓ５もＯＳトランジスタである。こ
れにより、ＶＳＳ遮断用のパワースイッチを設けていなくても、待機状態で、ゲートが”
Ｌ”であれば、ｎ型トランジスタＭｏｓ５のリーク電流をほぼ０にすることができる。
ノードａ１が”Ｈ”であるときに待機状態になる場合の動作例を説明する。信号ＳＬＰを
”Ｈ”から”Ｌ”にする直前では、ノードａ１が”Ｈ”であり、ノードｂ１が”Ｌ”であ
り、ノードｂ１１が”Ｈ”である。よって、ＩＮＶ３０では、トランジスタＭｐ５は導通
状態であり、トランジスタＭｏｓ５は非導通状態であるので、待機状態ではＩＮＶ３０で
はリーク電流が殆ど流れない。他方、ＩＮＶ３１では、トランジスタＭｐ１が非導通状態
であり、トランジスタＭｏｓ１が導通状態である。信号ＳＬＰを”Ｌ”とすることで、ト
ランジスタＭｐ１のリーク電流を低減することができる。これにより、トランジスタＭｐ
１のリーク電流による出力ノードｂ１の電位が上昇することが抑えることができるため、
後段のＩＮＶ３０でリーク電流や貫通電流が発生することが抑えられる。よって、待機状
態での半導体装置１０１全体の消費電力を低減することができる。
また、この場合は、半導体装置１０１は、待機状態において、ノードｂ１１の状態”Ｈ”
を記憶していることになる。よって、半導体装置１０１が通常動作に復帰する際に、ノー
ドｂ１１を充電するための電力が不要であるため、半導体装置１０１の消費電力の削減に
なる。
ノードａ１が”Ｌ”であるときに待機状態になる場合の動作例を説明する。ＩＮＶ３１で
は、トランジスタＭｏｓ１が非導通状態であるため、ＩＮＶ３１ではリーク電流をほぼゼ
ロとすることが可能である。他方、ＩＮＶ３０のノードａ１１には”Ｈ”が入力されるた
め、トランジスタＭｐ５にリーク電流が流れ、出力ノードｂ１１の電位が上昇してしまう
恐れがある。例えば、出力ノードｂ１１にインバータ回路が接続されている場合は、その
インバータ回路に貫通電流が流れてしまう。
このように、半導体装置１０１では、２つのインバータ回路のうち、１つのインバータ回
路のみにパワースイッチを設けているため、ノードａ１が”Ｈ”と”Ｌ”の場合で待機状
態でのリーク電流の削減効果が異なり、ノードａ１が”Ｌ”の場合はその効果は低くなっ
てしまう。その一方で、半導体装置１０１は２段のＣＭＯＳ型インバータ回路の一方に対
してＶＤＤ遮断用の１つのスイッチを設けることで、ノードａ１が”Ｈ”のときに待機状
態にすることで、リーク電流の低減と共に、状態の記憶という新規な性能を発現すること
ができる。図６Ａの半導体装置１０１は、２段のＣＭＯＳインバータ回路に、１個のパワ
ースイッチ用トランジスタを追加した回路構成を有することで、上記のような優れた効果
を奏することができる。つまり、本実施の形態は、素子や制御信号の数を可能な限り少な
くして、消費電力を効果的に削減することを可能にするものである。
一般なクロックゲーティングでは、待機状態になるとき論理回路の入力ノードの状態は不
定になる。そのため、半導体装置１０１の性能を最大限に利用するには、待機状態になる
ときに、ノードａ１が”Ｈ”となるように動作させればよい。このような半導体装置１０
１の態様には、複数のインバータ回路でなるクロックツリーが挙げられる。クロックツリ
ーについては、後述する。
＜構成例１－２＞
図６Ａの例では、ＶＤＤ用のパワースイッチを有するインバータ回路として、ＩＮＶ３１
を適用しているが、実施の形態１に示す他の構成例のインバータ回路（例えば、ＩＮＶ３
２－３５）を適用することができる。また、入力側にＩＮＶ３０を設け、出力側にＩＮＶ
３１等のＶＤＤ用のパワースイッチを有するインバータ回路を設けてもよい。図６Ｂに半
導体装置１０１の変形例を示す。図６Ｂに示す半導体装置１０２は、ＩＮＶ３２とＩＮＶ
３０を有している。半導体装置１０２も半導体装置１０１と同様に動作する。
図６は２段のインバータ回路の一例であり、本発明の態様はこれに限定されない。インバ
ータ回路の他に、ＮＡＮＤゲート回路、ＮＯＲゲート回路など他の論理セルを適用するこ
とができる。図７、図８に他の構成例を示す。
＜構成例１－３＞
図７Ａに示す半導体装置１０３は、ＮＡＮＤ４０とＩＮＶ３３を有し、ＡＮＤゲート回路
として機能する。ＮＡＮＤ４０はＶＤＤおよびＶＳＳの遮断機能を有していない、通常の
ＮＡＮＤゲート回路である。ＮＡＮＤ４０は、２つのｐ型トランジスタ（Ｍｐ１５、Ｍｐ
１６）および２つのｎ型トランジスタ（Ｍｏｓ１５、Ｍｏｓ１６）を有する。トランジス
タＭｏｓ１５、Ｍｏｓ１６はＯＳトランジスタである。ＮＡＮＤ４０の出力ノードｂ１に
、ＩＮＶ３３の入力ノードａ１１が電気的に接続されている。ＩＮＶ３３の代わりに、図
３に示すＩＮＶ３１、ＩＮＶ３２、またはＩＮＶ３４を設けることもできる。
ノードａ１およびノードａ２双方とも”Ｌ”であるときに待機状態にすることで、半導体
装置１０３のパワーゲーティング機能を効果的に利用できる。ＮＡＮＤ４０では、トラン
ジスタＭｏｓ１５、Ｍｏｓ１６が非導通状態であるため、リーク電流が殆ど流れない。Ｉ
ＮＶ３３では、入力ノードａ１１が”Ｈ”であるためトランジスタＭｐ１が非導通状態で
あるが、トランジスタＭｐ２を非導通状態することで、トランジスタＭｐ１のリーク電流
を低減することができる。
＜構成例１－４＞
図７Ｂに示す半導体装置１０４は半導体装置１０３の変形例であり、半導体装置１０４は
、半導体装置１０３と同様にＮＡＮＤゲート回路およびインバータ回路を有する。半導体
装置１０４は、ＶＤＤ用のパワースイッチを備えたＮＡＮＤ４３、および、パワースイッ
チを有していないＩＮＶ３０を有する。ＮＡＮＤ４３の代わりに、図４に示すＮＡＮＤ４
１、ＮＡＮＤ４２、またはＮＡＮＤ４４を設けてもよい。
ノードａ１およびノードａ２双方とも”Ｈ”であるときに待機状態にすることで、半導体
装置１０４のパワーゲーティング機能を効果的に利用できる。ＮＡＮＤ４３では、トラン
ジスタＭｐ２により、トランジスタＭｐ１１のソースへのＶＤＤの供給が遮断されるため
、トランジスタＭｐ１１およびＭｐ１２のリーク電流を低減することができる。入力ノー
ドａ１１は”Ｌ”であるため、ＩＮＶ３０のリーク電流はほぼゼロとすることができる。
また、出力ノードｂ１を”Ｌ”に維持できるため、出力ノードｂ１１を”Ｈ”の状態に維
持することもできる。そのため、待機状態から通常動作状態に短時間で復帰させることが
可能である。
＜構成例１－５＞
図８Ａに示す半導体装置１０５は、ＮＯＲ５０とＩＮＶ３４を有し、ＯＲゲート回路とし
て機能する。ＮＯＲ５０は、ＶＤＤおよびＶＳＳの遮断機能を有していない、通常のＮＯ
Ｒゲート回路である。ＮＯＲ５０は、２つのｐ型トランジスタ（Ｍｐ１７、Ｍｐ１８）お
よび２つのｎ型トランジスタ（Ｍｏｓ１７、Ｍｏｓ１８）を有する。トランジスタＭｏｓ
１７、Ｍｏｓ１８はＯＳトランジスタである。ＮＯＲ５０の出力ノードｂ１にＩＮＶ３４
の入力ノードａ１１が電気的に接続されている。ＩＮＶ３４の代わりに、図３に示すＩＮ
Ｖ３１、ＩＮＶ３２、またはＩＮＶ３３を設けることもできる。
ノードａ１およびノードａ２が”Ｌ”であるときに待機状態にすることで、半導体装置１
０５のパワーゲーティング機能を効果的に利用できる。ＮＯＲ５０では、トランジスタＭ
ｏｓ１７、Ｍｏｓ１８が非導通状態であるため、リーク電流が殆ど流れない。ＩＮＶ３４
では、入力ノードａ１１が”Ｈ”であり、トランジスタＭｐ３を非導通状態にすることで
、トランジスタＭｐ１のリーク電流を低減することができる。そのため、待機状態におい
て、出力ノードｂ１１の状態を”Ｌ”に維持することができる。
＜構成例１－６＞
図８Ｂに示す半導体装置１０６は半導体装置１０５の変形例であり、半導体装置１０５と
同様にＮＯＲゲート回路およびインバータ回路を有する。半導体装置１０６において、Ｎ
ＯＲゲート回路は、ＶＤＤ用のパワースイッチを備えたＮＯＲ５２であり、インバータ回
路はパワースイッチを有していないＩＮＶ３０である。ＮＯＲ５２の代わりに、図５のＮ
ＯＲ５１、ＮＯＲ５３またはＮＯＲ５４を設けてもよい。
ノードａ１およびノードａ２が”Ｈ”であるときに待機状態にすることで、半導体装置１
０６のパワーゲーティング機能を効果的に利用できる。ＮＯＲ５２では、トランジスタＭ
ｏｓ３を非導通状態にすることで、トランジスタＭｐ２１、トランジスタＭｐ２２のリー
ク電流を削減できる。ＩＮＶ３０では、入力ノードａ１１が”Ｌ”であるため、リーク電
流をほぼゼロに抑えることができる。また、出力ノードｂ１を”Ｌ”に維持できるため、
出力ノードｂ１１を”Ｈ”に維持できる。
＜構成例１－７＞
図９Ａに示す半導体装置１０７は、半導体装置１０３の変形例であり、入力側にＩＮＶ３
３が設けられ、出力側にＮＡＮＤ４０が設けられている。ここでは、ＩＮＶ３３の出力ノ
ードｂ１とＮＡＮＤ４０の入力ノードａ１１とを電気的に接続している。ＩＮＶ３３の代
わりに、ＩＮＶ３１、ＩＮＶ３２またはＩＮＶ３４を設けることができる。
ノードａ１が”Ｈ”であり、ノードａ１２が”Ｌ”であるときに待機状態にすることで、
半導体装置１０７のパワーゲーティング機能を効果的に利用できる。ＩＮＶ３３では、ト
ランジスタＭｐ２を非導通状態にすることで、トランジスタＭｐ１のリーク電流を削減で
きる。ＮＡＮＤ４０では、トランジスタＭｏｓ１５およびトランジスタＭｏｓ１６が非導
通状態となるため、リーク電流をほぼゼロに抑えることができる。
＜構成例１－８＞
図９Ｂに示す半導体装置１０８は、半導体装置１０５の変形例であり、入力側にＩＮＶ３
２が設けられ、出力側にＮＯＲ５０が設けられている。ここでは、ＩＮＶ３２の出力ノー
ドｂ１とＮＯＲ５０の入力ノードａ１１とを電気的に接続している。ＩＮＶ３２の代わり
に、ＩＮＶ３１、ＩＮＶ３３またはＩＮＶ３４を設けることができる。
ノードａ１が”Ｈ”であり、ノードａ１２が”Ｌ”であるときに待機状態にすることで、
半導体装置１０８のパワーゲーティング機能を効果的に利用できる。ＩＮＶ３２では、ト
ランジスタＭｏｓ３を非導通状態にすることで、トランジスタＭｐ１のリーク電流を削減
できる。ＮＯＲ５０では、トランジスタＭｏｓ１７およびトランジスタＭｏｓ１８が非導
通状態となるため、リーク電流をほぼゼロに抑えることができる。
＜＜半導体装置の構成例２＞＞
ここでは、半導体装置の一例としてクロックツリーについて説明する。
＜クロックツリーの構成例＞
図１０Ａは、クロックツリーを有する半導体装置の一例を示す。図１０Ａに示すクロック
ツリー１２０はインバータ回路で構成される二分木のツリー構造を有し、深さ（段数）が
６段であり、出力数は６である。クロックツリー１２０の初段には、回路ＣＧＢの出力が
接続されている。６つの出力端子（出力ノード）には、それぞれ、フリップフロップ回路
（以下、ＦＦと呼ぶ場合がある。）１４１－１４６が電気的に接続されている。
回路ＣＧＢはクロックゲーテッド回路として機能することができる。回路ＣＧＢは、信号
ＥＮがアクティブである期間、クロック信号ＣＬＫに同期するゲーテッドクロック信号Ｃ
ＬＫＧを生成する。図１０Ａの例では、回路ＣＧＢはＦＦ１３１とＮＡＮＤ１３２を有す
る。ＦＦ１３１は、信号ＥＮを保持する記憶回路として機能する。ＮＡＮＤ１３２は、信
号ＥＮと信号ＣＬＫの否定論理積を演算することで信号ＣＬＫＧを生成し、出力する。図
１０Ａの例では、回路ＣＧＢは、ＦＦ１３１の出力が”Ｈ”である期間、信号ＣＬＫと同
期して電位レベルが変化する信号ＣＬＫＧをクロックツリー１２０に出力する。信号ＥＮ
が”Ｌ”である場合、信号ＣＬＫＧの電位レベルは”Ｈ”となる。
クロックツリー１２０において、奇数段のインバータ回路は、ＩＮＶ９０であり、偶数段
のインバータ回路はＩＮＶ９１である。ＩＮＶ９０は、パワースイッチにより、出力ノー
ドへのＶＤＤ供給を遮断することが可能となっている。このようなインバータ回路の回路
記号に図１０Ｂに示す回路記号を使用することとする。図１０Ｂの回路記号は、信号ＳＬ
ＰによりＶＤＤの供給を制御できることを表している。
ＩＮＶ９０には、図３に示すＩＮＶ３１－３４を適用することができる。ＩＮＶ９１は、
ＩＮＶ３０と同様に、ＶＤＤおよびＶＳＳを遮断するためのパワースイッチを備えていな
い、通常のＣＭＯＳ型インバータ回路である。ＩＮＶ９０にＩＮＶ３１またはＩＮＶ３３
に適用する場合、ＶＤＤ遮断用のパワースイッチを複数のＩＮＶ９０で共有することがで
きる。そのような例を図１１に示す。
図１１Ａに示すクロックツリー１２１には、奇数段のＩＮＶ９３に対して、共通のパワー
スイッチ１５０が設けられている。ＩＮＶ９３もＩＮＶ９１と同様に、ｎ型トランジスタ
とｐ型トランジスタでなる通常のＣＭＯＳ型インバータ回路である。ここでは、パワース
イッチ１５０をｎ型トランジスタＭｏｓ５０で構成している。トランジスタＭｏｓ５０は
ＯＳトランジスタである。トランジスタＭｏｓ５０のチャネル幅や、信号ＳＬＰの高レベ
ルの電位等はパワースイッチ１５０で制御されるＩＮＶ９３の数等で決定される。
図１１Ａにおいて、配線１６０は電源電位ＶＳＳを供給する電源線として機能する。配線
１６１は電源電位ＶＤＤを供給する電源線として機能する。配線１６２は、仮想電源電位
ＶＶＤＤを供給する仮想電源線として機能する。パワースイッチ１５０は、配線１６１と
配線１６２間の導通状態を制御する機能を有する。ＩＮＶ９１およびＩＮＶ９３のｎ型ト
ランジスタのソースは配線１６０と電気的に接続されている。ＩＮＶ９１のｐ型トランジ
スタのソースは配線１６１と電気的に接続されている。ＩＮＶ９３のｐ型トランジスタの
ソースは配線１６２と電気的に接続されている。
図１１Ｂに、同じ段に設けられているインバータ回路を共通のパワースイッチで制御する
例を示す。図１１Ｂに示すクロックツリー１２２は、第１段、第３段、第５段に、それぞ
れパワースイッチ１５１、パワースイッチ１５２、パワースイッチ１５３が設けられてい
る。パワースイッチ１５１、パワースイッチ１５２、パワースイッチ１５３、それぞれ、
トランジスタＭｏｓ５１、Ｍｏｓ５２、Ｍｏｓ５３で構成されている。トランジスタＭｏ
ｓ５１、Ｍｏｓ５２、Ｍｏｓ５３はＯＳトランジスタとすればよい。パワースイッチ１５
１－１５３をｐ型トランジスタで構成してもよい。図１１Ｂにおいて配線１６３、配線１
６４、配線１６５は、それぞれ、仮想電源電位ＶＶＤＤを供給する仮想電源線として機能
する。
パワースイッチ１５１は、配線１６１と配線１６３間の導通状態を制御する。第１段のイ
ンバータ回路９３のｐ型トランジスタのソースが配線１６３と電気的に接続されている。
パワースイッチ１５２は、配線１６１と配線１６４間の導通状態を制御する。第３段のイ
ンバータ回路９３のｐ型トランジスタのソースが配線１６４と電気的に接続されている。
パワースイッチ１５３は、配線１６１と配線１６５間の導通状態を制御する。第５段のイ
ンバータ回路９３のｐ型トランジスタのソースが配線１６５と電気的に接続されている。
トランジスタＭｏｓ５１－Ｍｏｓ５３のゲートには信号ＳＬＰが入力される。トランジス
タＭｏｓ５１－Ｍｏｓ５３のゲートに、同じタイミングで信号ＳＬＰが入力されるように
してもよいし、異なるタイミングで信号ＳＬＰが入力されるようにしてもよい。
また、図１０Ａに示すクロックツリー１２０において、ＩＮＶ９０をＩＮＶ３２で構成す
る場合、クロックツリー１２０に設けられている全てのＩＮＶ３２に同じタイミングで信
号ＳＬＰが入力されるようにしてもよいし、クロックツリー１２０の段（深さ）ごとに、
信号ＳＬＰの入力タイミングを異ならせてもよい。これは、ＩＮＶ９０をＩＮＶ３４で構
成する場合も同様である。
＜動作例＞
図１０Ａに示す半導体装置の動作例を説明する。ここでは、クロックツリー１２０に図１
１Ａのクロックツリー１２１が適用されているとする。
信号ＥＮが”Ｈ”である期間にＦＦ１４１－１４６に信号ＣＬＫＧが供給される。この期
間、信号ＳＬＰが”Ｈ”であり、トランジスタＭｏｓ５０が導通状態であり、ＩＮＶ９１
およびＩＮＶ９３にＶＤＤが供給されている。
ＦＦ１４１－１４６に対して信号ＣＬＫＧを遮断するには、信号ＥＮを”Ｌ”にする。こ
れにより、回路ＣＧＢの出力が”Ｈ”に固定される。よって、奇数段のＩＮＶ９３の出力
は”Ｌ”に固定され、偶数段のＩＮＶ９１の出力は”Ｈ”に固定される。クロックツリー
１２１を待機状態にするため、信号ＥＮを”Ｌ”にした後、信号ＳＬＰを”Ｌ”にして、
トランジスタＭｏｓ５０を非導通状態にする。これにより、奇数段のＩＮＶ９３へのＶＤ
Ｄの供給が遮断される。ＩＮＶ９３のｎ型トランジスタはＯＳトランジスタで構成されて
いるため、リーク電流はほぼゼロとみなすことができるので、ＩＮＶ９３の出力を”Ｌ”
に維持することができる。これに伴い、偶数段のＩＮＶ９１の出力を”Ｈ”に維持するこ
とができる。したがって、待機状態においてクロックツリー１２１の６つの出力ノードは
、待機状態直前の状態を維持することができる。
よって、クロックツリー１２１を通常動作の状態に復帰させる際、クロックツリー１２１
の偶数段のＩＮＶ９１の出力を”Ｈ”にするための電力が不要である。また、待機状態か
ら通常状態に復帰するのに要するオーバーヘッド時間を短くすることができる。クロック
ツリー１２１を通常動作状態に復帰する場合、ＳＬＰを”Ｈ”にして、信号ＥＮを”Ｈ”
にすればよい。
（実施の形態２）
本実施の形態では、ＯＳトランジスタ、およびＯＳトランジスタを有する半導体装置につ
いて説明する。
＜＜ＯＳトランジスタ構成例１＞＞
図１２にＯＳトランジスタの構成の一例を示す。図１２ＡはＯＳトランジスタの構成の一
例を示す上面図である。図１２Ｂは、ｙ１－ｙ２線断面図であり、図１２Ｃはｘ１－ｘ２
線断面図であり、図１２Ｄはｘ３－ｘ４線断面図である。ここでは、ｙ１－ｙ２線の方向
をチャネル長方向と、ｘ１－ｘ２線方向をチャネル幅方向と呼称する場合がある。よって
、図１２Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１２Ｃ
および図１２Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお
、デバイス構造を明確にするため、図１２Ａでは、一部の構成要素が省略されている。
図１２に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０
１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１
は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶
縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１
の構成要素とみなすこともできる。ＯＳトランジスタは、絶縁層５１２、絶縁層５１３、
酸化物半導体（ＯＳ）層５２１－５２３、導電層５３０、導電層５３１、導電層５４１、
および導電層５４２、を有する。ここでは、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５
２３をまとめて、ＯＳ層５２０と呼称する。
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極と
して機能する。導電層５３１はバックゲート電極として機能する。導電層５３１に、一定
の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異
なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ
、ソース電極またはドレイン電極として機能する。
図１２Ｂ－Ｃに示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２
３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層
５３１は、絶縁層５１２を介して、積層部分と重なる。導電層５４１および導電層５４２
は、ＯＳ層５２１およびＯＳ層５２２とでなる積層膜上に設けられており、これらは、こ
の積層膜上面、および積層膜のチャネル長方向の側面に接している。また図１２の例では
、導電層５４１、５４２は、絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２
１、５２２、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の
下面はＯＳ層５２２の上面と接している。
導電層５３０をマスクに、ＯＳ層５２３および絶縁層５１３をエッチングしてもよい。こ
の場合、ＯＳ層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致するこ
とになる。
ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１－５２３の積層部分のチャ
ネル幅方向を取り囲むように、導電層５３０が形成されている（図１２Ｃ参照）。このた
め、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加
される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極
層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって
、ＯＳ層５２１－５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５
２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジス
タ５０１は高いオン電流特性を有することができる。
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるト
ランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）”
構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ－ｃｈａｎｎｅｌ構造である。ｓ－ｃｈａｎ
ｎｅｌ構造では、トランジスタのソース－ドレイン間に大電流を流すことができ、導通状
態でのドレイン電流を高くすることができる。
ＯＳトランジスタ５０１をｓ－ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に
対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層
５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優
れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ
値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従っ
て、微細化に適した構造である。
図１２に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構
造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを
微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎ
ｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチ
ャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における
、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタ
において、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラン
ジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チ
ャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値また
は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合が
ある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅
を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチ
ャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析す
ることなどによって、値を決定することができる。
＜＜ＯＳトランジスタの構成例２＞＞
図１３に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１
３ＡはＯＳトランジスタ５０２の上面図である。図１３Ｂは、ｙ１－ｙ２線断面図であり
、図１３Ｃは、ｘ１－ｘ２線断面図であり、図１３Ｄは、ｘ３－ｘ４線断面図である。な
お、デバイス構造を明確にするため、図１３Ａでは、一部の構成要素が省略されている。
図１３に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ－ｃｈａ
ｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５３１を有していない。導電層
５４１および導電層５４２の形状がＯＳトランジスタ５０１と異なる。ＯＳトランジスタ
５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５２２の積層膜を形
成するために使用されるハードマスクから作製されている。そのため、導電層５４１およ
び導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接していない（図１３Ｄ）
。
次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製することが
できる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導
体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマス
クを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、Ｏ
Ｓ層５２１とＯＳ層５２２の積層膜を形成する。次に、ハードマスクをエッチングして、
導電層５４１および導電層５４２を形成する。
以下、ＯＳトランジスタ５０１、５０２の構成要素について説明する。
＜酸化物半導体層＞
ＯＳ層５２１－５２３の半導体材料としては、代表的には、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚ
ｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が
ある。また、ＯＳ層５２１－５２３は、インジウムを含む酸化物層に限定されない。ＯＳ
層５２１－５２３は、例えば、Ｚｎ－Ｓｎ酸化物層、Ｇａ－Ｓｎ酸化物層で形成すること
ができる。ＯＳ層５２２は、Ｉｎ－Ｍ－Ｚｎ酸化物層で形成することが好ましい。
ＯＳ層５２１－５２３をスパッタリング法で成膜されたＩｎ－Ｍ－Ｚｎ酸化物層で形成す
る場合について説明する。ＯＳ層５２２の形成に用いられるＩｎ－Ｍ－Ｚｎ酸化物の成膜
用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とし、ＯＳ層
５２１、ＯＳ層５２３の形成に用いられるターゲットの金属元素の原子数比をＩｎ：Ｍ：
Ｚｎ＝ｘ２：ｙ２：ｚ２とする。
ＯＳ層５２２の形成には、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であ
って、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下のＩｎ－Ｍ－Ｚｎ酸化物
の多結晶ターゲットを用いることが好ましい。ｚ１／ｙ１を１以上６以下とすることで、
ＣＡＡＣ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、
Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ＣＡＡＣ－
ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについては後
述する。
ＯＳ層５２１、ＯＳ層５２３の形成に用いられるターゲットは、ｘ２／ｙ２＜ｘ１／ｙ１
であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好まし
い。ｚ２／ｙ２を１以上６以下とすることで、ＣＡＡＣ－ＯＳ膜が形成されやすくなる。
ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：
Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある
。
（エネルギーバンド構造）
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層
５２０の機能およびその効果について、図１４Ｂに示すエネルギーバンド構造図を用いて
説明する。図１４Ａは、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図
１３Ｂの部分拡大図である。図１４Ｂに、図１４Ａで線ｚ１－ｚ２で示した部位（ＯＳト
ランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトラ
ンジスタ５０２を例に説明するが、ＯＳトランジスタ５０１でも同様である。
図１４Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞ
れ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯
下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形
成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４
．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングター
ゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、
電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のス
パッタリングターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップ
は約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエ
ネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ－Ｇａ
－Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて
形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約
４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングタ
ーゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ
、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の
スパッタリングターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャッ
プは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、ＯＳ層５２１とＯＳ層５２２との界面近傍、および、ＯＳ層５２２とＯＳ層５２３
との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化
する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子はＯＳ層５２２を主
として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面、または、
ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、当該準位は電子の移動
にほとんど影響しない。また、ＯＳ層５２１とＯＳ層５２２との界面、およびＯＳ層５２
３とＯＳ層５２２との界面に準位が存在しないか、ほとんどないため、当該領域において
電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳト
ランジスタ５０２は、高い電界効果移動度を有することができる。
なお、図１４Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面、およびＯＳ層５２３
と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成
され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、ＯＳ層５２２と
当該トラップ準位とを遠ざけることができる。
ＯＳトランジスタ５０２は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ
層５２３と接し、ＯＳ層５２２の下面がＯＳ層５２１と接して形成されている（図１３Ｃ
参照）。このように、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすること
で、上記トラップ準位の影響をさらに低減することができる。
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、Ｏ
Ｓ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ
準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジス
タのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい
。
また、ＯＳ層５２１、およびＯＳ層５２３のバンドギャップは、ＯＳ層５２２のバンドギ
ャップよりも広いほうが好ましい。
ＯＳ層５２１およびＯＳ層５２３には、例えば、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄをＯ
Ｓ層５２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子
数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元
素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有
する。すなわち、ＯＳ層５２１およびＯＳ層５２３は、ＯＳ層５２２よりも酸素欠損が生
じにくいということができる。
ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３が、少なくともインジウム、亜鉛およびＭ（
Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ－Ｍ－Ｚｎ酸化物である場
合、ＯＳ層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、ＯＳ層５２２をＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、ＯＳ層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：
ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大き
くなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、
好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、ＯＳ層５２２におい
て、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし
、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため
、ｙ２はｘ２の３倍未満であることが好ましい。
このような条件を満たすＩｎ－Ｍ－Ｚｎ酸化物膜は、上述した金属元素の原子数比を満た
すＩｎ－Ｍ－Ｚｎ酸化物のターゲットを用いることで形成することができる。
ＯＳ層５２１およびＯＳ層５２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は
、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さら
に好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。
また、ＯＳ層５２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくは
Ｉｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくは
Ｉｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
ＯＳ層５２１およびＯＳ層５２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎ
ｍ以上５０ｎｍ以下とする。また、ＯＳ層５２２の厚さは、３ｎｍ以上２００ｎｍ以下、
好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする
。また、ＯＳ層５２３は、ＯＳ層５２１およびＯＳ層５２２より薄い方が好ましい。
なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するに
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×
１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さ
らに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面に
おいて不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、二次イオン質量分析（ＳＩＭＳ
）において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領
域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満と
する。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半
導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、
酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下とする。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
＜酸化物半導体の結晶構造＞
以下に、ＯＳ層５２０を構成する酸化物半導体膜の構造について説明する。
本明細書において、”平行”とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、”略平
行”とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。ま
た、”垂直”とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、”略垂直”とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶
酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａ
ｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶
酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕ
ｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などを
いう。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－Ｏ
Ｓ、多結晶酸化物半導体、ｎｃ－ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であっ
て不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離
秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔ
ｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない
（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物
半導体と呼ぶことはできない。ただし、ａ－ｌｉｋｅ ＯＳは、微小な領域において周期
構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、
物性的には非晶質酸化物半導体に近いといえる。
（ＣＡＡＣ－ＯＳ）
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。ＣＡＡＣ－ＯＳの結晶部は、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａ
ｌ）と呼ぶこともできる。ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ
ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像および回折パターンの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一
方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒
界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を観察すると、結
晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層の配列
は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ－ＯＳの被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ－ＯＳの平面の高分解能ＴＥＭ像を観察する
と、結晶部において、金属原子が三角形状または六角形状に配列していることを確認でき
る。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ－
ＯＳについて説明する。例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、
ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピ
ークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属
されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面
に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。ＣＡＡＣ－ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍に
ピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ
コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど
の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体
から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子
半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ
ップやキャリア発生源となる場合がある。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単
結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０
）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた
構造解析から、ＣＡＡＣ－ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認でき
る。
上述したように、ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結
晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をする
とＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとな
る場合や、水素を捕獲することによってキャリア発生源となる場合がある。
ＣＡＡＣ－ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の
酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生
源となることがある。
高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトラ
ンジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）にな
ることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キ
ャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特
性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアト
ラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のよう
に振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体
を用いたトランジスタは、電気特性が不安定となる場合がある。
ＣＡＡＣ－ＯＳを用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。
（ｎｃ－ＯＳ、微結晶酸化物半導体）
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に
含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさ
であることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結
晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ－Ｏ
Ｓ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼
ぶ。また、ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できな
い場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なる結晶
部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したが
って、ｎｃ－ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合が
ある。例えば、ｎｃ－ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用
いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピー
クが検出されない。また、ｎｃ－ＯＳに対し、結晶部よりも大きいプローブ径（例えば５
０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハロ
ーパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳに対し、結晶部の大き
さと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、
スポットが観測される。また、ｎｃ－ＯＳに対しナノビーム電子回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ－ＯＳに対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ－
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ－ＯＳ
は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳは、ＣＡＡ
Ｃ－ＯＳと比べて欠陥準位密度が高くなる。
（ａ－ｌｉｋｅ ＯＳ、非晶質酸化物半導体膜）
非晶質酸化物半導体は、中における原子配列が不規則であり、結晶部を有さない酸化物半
導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非
晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａ
ｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体
に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に
対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測され
る。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）
が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認するこ
とのできる領域と、結晶部を確認することのできない領域と、を有する。ａ－ｌｉｋｅ
ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成
長が見られる場合がある。一方、良質なｎｃ－ＯＳであれば、ＴＥＭによる観察程度の微
量な電子照射による結晶化はほとんど見られない。
ａ－ｌｉｋｅ ＯＳおよびｎｃ－ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用
いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ－Ｏ層
の間に、Ｇａ－Ｚｎ－Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－
Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を６層有する、計９層がｃ軸方向に層状に重なっ
た構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔
（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められ
ている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８
ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４
の結晶のａ－ｂ面に対応する。
酸化物半導体は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体の組成
がわかれば、該組成と同じ組成における単結晶酸化物半導体の密度と比較することにより
、その酸化物半導体の構造を推定することができる。例えば、単結晶酸化物半導体の密度
に対し、ａ－ｌｉｋｅ ＯＳの密度は７８．６％以上９２．３％未満となる。また、例え
ば、単結晶酸化物半導体の密度に対し、ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は
９２．３％以上１００％未満となる。なお、単結晶酸化物半導体の密度に対し密度が７８
％未満となる酸化物半導体は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の
密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［
原子数比］を満たす酸化物半導体において、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ
３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］を満たす酸化物半導体において、ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度
は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体が存在しない場合がある。その場合、任意の割合で
組成の異なる単結晶酸化物半導体を組み合わせることにより、所望の組成の単結晶酸化物
半導体に相当する密度を算出することができる。所望の組成の単結晶酸化物半導体の密度
は、組成の異なる単結晶酸化物半導体を組み合わせる割合に対して、加重平均を用いて算
出すればよい。ただし、密度は、可能な限り少ない種類の単結晶酸化物半導体を組み合わ
せて算出することが好ましい。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ
、微結晶酸化物半導体、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい
。
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１
、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２
はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１
２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜
であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以
上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１
．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成
された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ま
しい。
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタ
ル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこ
れらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物と
は、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有
量が多い材料である。
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、
アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の
低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成する
ことが好ましい。
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積
層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、Ｃｕ－Ｍｎ合金膜の単層構造、Ｃｕ－Ｍｎ合金膜上にＣｕ膜
を積層する二層構造、Ｃｕ－Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ－Ｍｎ
合金膜を積層する三層構造等がある。特にＣｕ－Ｍｎ合金膜は、電気抵抗が低く、且つ、
酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため
好ましい。
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。な
お、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物と
して含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができ
る。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的
には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンに対して膜厚を大きくできるため、トンネル電流によるリーク電流を小
さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べ
て高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、
結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜
晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製すること
ができる。Ｃｕ－Ｍｎ合金膜は、電気抵抗が低く、且つ、ＯＳ層５２０との界面に酸化マ
ンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５４２に用
いることが好ましい。
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２
０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐ
ことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該
窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化
アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブ
ロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果
を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸
化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０
を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸
素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化
アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５
は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができ
る。
＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、
プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成するこ
とも可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧
下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応さ
せて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチル
ガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ
３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代え
てトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛
に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ
層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成す
る。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａ
Ｏ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物
層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得ら
れたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、
Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（
ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３
）２ガスを用いてもよい。
＜＜半導体装置の構成例＞＞
以下では、ＯＳトランジスタを有する半導体装置のデバイス構造について説明する。実施
の形態１で述べたように、半導体装置に含まれるｐ型トランジスタをＳｉトランジスタと
し、ｎ型トランジスタをＯＳトランジスタで構成することが可能である。このような構成
例においては、ｐ型トランジスタ上にＯＳトランジスタを積層することで、半導体装置を
小型化することが可能である。図１５、図１６を参照して、このような積層構造を有する
半導体装置の構成例について説明する。ここでは、半導体装置の一例として、図６Ｂに示
す半導体装置１０２のデバイス構造について説明する。
図１５は、半導体装置１０２のデバイス構造の一例を示す平面図であり、図１６は、同断
面図である。図面の明確化のため、図１５には、半導体装置１０２の回路レイアウトを３
つの平面図に分解して示し、構成要素の一部（絶縁層やプラグ等）は省略されている。図
１５Ｃには、トランジスタＭｐ１、Ｍｐ５の平面図を示し、図１５Ｂには、トランジスタ
Ｍｏｓ１―Ｍｏｓ５、および電源電位を供給する配線の平面図を示し、図１５Ａには、信
号の入力端子、および出力端子の平面図を示す。図１６はｄ１－ｄ２線で切った図１５の
断面図であり、半導体装置１０２が有するトランジスタのチャネル長方向の断面図に相当
する。
図１６の例では、半導体装置１０２は、単結晶シリコンウエハ４００に形成されている。
絶縁層４０３は、トランジスタＭｐ１とトランジスタＭｐ５を素子分離するための層であ
る。領域４０１はトランジスタＭｐ１が形成される素子領域であり、領域４０２はトラン
ジスタＭｐ５が形成される素子領域である。トランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５
には、図１３に示すＯＳトランジスタ５０２と同様のデバイス構造を有しており、同様に
作製することが可能である。
図１６において、絶縁層４０４－４１０は、単層または積層構造の絶縁膜から形成されて
いる。この絶縁膜は、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化
ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸
化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体で形成することができ
る。また、当該絶縁膜に、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン
樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂膜を用いることができる。
＜トランジスタＭｐ１、Ｍｐ５＞
半導体装置１０２は単結晶シリコンウエハ４００に形成されている。絶縁層４０３は、ト
ランジスタＭｐ１とトランジスタＭｐ５を素子分離するための層である。領域４０１はト
ランジスタＭｐ１が形成されている素子領域であり、領域４０２はトランジスタＭｐ５が
形成されている素子領域である。図１６の例では、トランジスタＭｐ１、Ｍｐ５はプレー
ナ型の電界効果トランジスタである。もちろん、トランジスタＭｐ１、Ｍｐ５のデバイス
構造は図１６の例に限定されるものではない。例えば、３Ｄトランジスタ（フィン型、ト
ライゲート型など）とすることが可能である。また、単結晶シリコン層を有するＳＯＩ型
半導体基板から、トランジスタＭｐ１、Ｍｐ５を作製してもよい。
トランジスタＭｐ１は、導電層４１１、ゲート絶縁層４１５、不純物領域４２１、不純物
領域４２２、不純物領域４２５および不純物領域４２６を有する。これら不純物領域は素
子領域４０１に形成される。素子領域４０１は、トランジスタＭｐ１のチャネル領域を含
む。不純物領域４２１、４２２は、ソース領域またはドレイン領域として機能する。不純
物領域４２５、４２６は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエ
クステンション領域として機能する。ここでは不純物領域４２１、４２２、４２５、４２
６の導電型はｐ型である。導電層４１１は、トランジスタＭｐ１のゲート電極として機能
する。導電層４１１の側面には、絶縁層４１３が形成されている。絶縁層４１３を形成す
ることで、素子領域４０１に不純物領域４２１、４２２、４２５、４２６を自己整合的に
形成することができる。
トランジスタＭｐ５は、導電層４１２、絶縁層４１４、ゲート絶縁層４１６、不純物領域
４２３、不純物領域４２４、不純物領域４２７および不純物領域４２８を有する。これら
不純物領域は素子領域４０２に形成され、ｐ型の導電型である。素子領域４０２は、トラ
ンジスタＭｐ５のチャネル領域を含む。トランジスタＭｐ５はトランジスタＭｐ１と同様
のデバイス構造を有する。
トランジスタＭｐ１、Ｍｐ５は、絶縁層４０４に覆われている。絶縁層４０４上に絶縁層
４０５が形成され、絶縁層４０６上にトランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５が形成
されている。
トランジスタＭｐ１、Ｍｐ５の半導体膜の近傍に設けられる絶縁層４０４中の水素はシリ
コンのダングリングボンドを終端し、トランジスタＭｐ１、Ｍｐ５の信頼性を向上させる
効果がある。一方、この水素は、トランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５の酸化物半
導体膜中にキャリアを生成する要因となり、トランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５
の信頼性を低下させる場合がある。したがって、トランジスタＭｐ１、Ｍｐ５と、トラン
ジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５との間の絶縁層４０５は水素の拡散を防止する機能
を有することが好ましい。絶縁層４０５により、下層に水素を閉じ込めて上層への拡散を
防止することで、トランジスタＭｐ１、Ｍｐ５およびトランジスタＭｏｓ１、Ｍｏｓ３、
Ｍｏｓ５の信頼性を向上させることができる。
絶縁層４０５としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。また
、絶縁層４０６は、図１３の絶縁層５１２と同様に、酸化物半導体膜に酸素を供給する機
能を有する絶縁体で形成すればよい。
＜トランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５＞
トランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５は、図１３に示すＯＳトランジスタ５０２と
同様のデバイス構造を有しており、３層構造のＯＳ層を備えたｓ－ｃｈａｎｎｅｌ型トラ
ンジスタである。
絶縁層４０７はトランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５のゲート絶縁層を構成する。
トランジスタＭｏｓ１とＭｏｓ３は、ＯＳ層４９０および導電層４３２を共有している。
ＯＳ層４９０は、ＯＳ層４９０ａ、ＯＳ層４９０ｂおよびＯＳ層４９０ｃの３層構造であ
る。導電層４３１、導電層４３２、および導電層４４１は、それぞれ、トランジスタＭｏ
ｓ１のソース電極、ドレイン電極、およびゲート電極として機能する。導電層４３２、導
電層４３３、および導電層４４２は、それぞれ、トランジスタＭｏｓ３のソース電極、ド
レイン電極、およびゲート電極として機能する。
トランジスタＭｏｓ５のＯＳ層４９１は、ＯＳ層４９１ａ、ＯＳ層４９１ｂおよびＯＳ層
４９０ｃの３層構造である。ＯＳ層４９０ｃはＯＳ層４９０とＯＳ層４９１で共有されて
いる。導電層４３４、導電層４３５、および導電層４４３は、それぞれ、トランジスタＭ
ｏｓ５のソース電極、ドレイン電極、およびゲート電極として機能する。
＜配線、電極＞
トランジスタＭｏｓ１、Ｍｏｓ３、Ｍｏｓ５を覆って絶縁層４０８が形成されている。絶
縁層４０８を覆って絶縁層４０９が形成されている。絶縁層上には、配線４５１、配線４
５２、電極４５３－４５７が形成されている。配線４５１は高電源電位ＶＤＤ用の電源線
である。配線４５２は高電源電位ＶＳＳ用の電源線である。
トランジスタＭｐ１のソース（不純物領域４２１）は、プラグ４７１およびプラグ４７９
により配線４５１と電気的に接続されている。トランジスタＭｐ５のソース（不純物領域
４２４）は、プラグ４７４およびプラグ４８３により配線４５１と電気的に接続されてい
る。トランジスタＭｏｓ１はプラグ４７８により配線４５２と電気的に接続され、トラン
ジスタＭｏｓ５はプラグ４８２により配線４５２と電気的に接続されている。
トランジスタＭｏｓ１のゲート電極（導電層４４１）と、トランジスタＭｐ１のゲート電
極（導電層４１１）は、それぞれ、図示しないプラグにより電極４５５と電気的に接続さ
れている。トランジスタＭｏｓ３のゲート電極（導電層４４２）は図示しないプラグによ
り電極４５６と電気的に接続されている。ドレイン電極（導電層４３２）はプラグ４７９
により電極４５４と電気的に接続されている。トランジスタＭｏｓ５のゲート電極（導電
層４４３）、トランジスタＭｐ５のゲート電極（導電層４１２）はそれぞれ、図示しない
プラグにより電極４５４と電気的に接続されている。
トランジスタＭｐ１のドレイン（不純物領域４２２）およびトランジスタＭｏｓ３のソー
ス電極（導電層４３３）はプラグ４７２およびプラグ４７５により電気的に接続されてい
る。トランジスタＭｏｓ５のソース電極（導電層４３５）とトランジスタＭｐ５のドレイ
ン（不純物領域４２３）はプラグ４７３およびプラグ４７７により電気的に接続されてい
る。導電層４３５はプラグ４８１により電極４５７と電気的に接続されている。
配線４５１、配線４５２、電極４５４－４５７を覆って絶縁層４１０が形成されている。
絶縁層４１０上に電極４６１－４６３が形成されている。電極４６１は半導体装置１０２
の入力端子として機能する。電極４６２は出力端子として機能する。電極４６３は信号Ｓ
ＬＰの入力端子として機能する。電極４６１は図示しないプラグにより電極４５５と電気
的に接続されている。電極４６２はプラグ４８４により電極４５７と電気的に接続されて
いる。電極４６３は図示しないプラグにより電極４５６と電気的に接続されている。
配線４５２、電極４５４－４５７、電極４６１－４６３、ならびにプラグ４７０等のプラ
グは、単層構造または積層構造の導電層から形成することができる。この導電層は、銅（
Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）
、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（
Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）
、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）から選ばれた金属もしく
は合金、またはこれらを主成分とする化合物で形成することが好ましい。特に、耐熱性と
導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。
また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃ
ｕ－Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マン
ガンがＣｕの拡散を抑制する機能を持つので好ましい。
（実施の形態３）
実施の形態１で説明した論理回路（論理セル）やクロックツリーは様々な集積回路に組み
込むことが可能である。ここでは、そのような集積回路の一例として中央演算処理装置（
ＣＰＵ）について説明する。
図１７はＣＰＵの一例を示すブロック図である。図１７に示すＣＰＵ３００は、ＣＰＵコ
ア３０１、周辺回路３０２およびパワーマネージメントユニット３０３およびを有する。
パワーマネージメントユニット３０３は、電源制御ユニット３３１、およびクロック制御
ユニット３３２を有する。周辺回路３０２は、命令キャッシュ制御ユニット３２１、命令
キャッシュ３２３、データキャッシュ制御ユニット３２２、データキャッシュ３２４、バ
スインターフェース３２５を有する。ＣＰＵコア３０１は、制御ユニット３１１、フェッ
チおよびデコードユニット３１２、実行ユニット３１４、及びレジスタファイル３１３を
有する。
実施の形態１に係る半導体装置は、ＣＰＵ３００が有する論理回路に適用することができ
る。従って、電源制御ユニット３３１、およびクロック制御ユニット３３２、命令キャッ
シュ制御ユニット３２１、命令キャッシュ３２３、データキャッシュ制御ユニット３２２
、データキャッシュ３２４、バスインターフェース３２５、制御ユニット３１１、フェッ
チおよびデコードユニット３１２、実行ユニット３１４、および／またはレジスタファイ
ル３１３に適用することができる。また、クロック信号を転送するためのクロックツリー
に適用することができる。これにより、小型化で、低消費電力なＣＰＵ３００を提供する
ことができる。ＣＰＵ３００を電子部品として組み込んだ電子機器の消費電力を低減でき
るため、例えば、バッテリーで駆動される電気機器にＣＰＵ３００は適している。
フェッチおよびデコードユニット３１２は、メインメモリや命令キャッシュ３２３から、
命令を取得して、命令のデコードを行う機能を有する。制御ユニット３１１は、フェッチ
した命令等をもとに、フェッチおよびデコードユニット３１２、実行ユニット３１４、レ
ジスタファイル３１３、およびＣＰＵコア３０１外部の間のデータの受け渡しのタイミン
グを制御する機能を有する。実行ユニット３１４は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌ
ｏｇｉｃ Ｕｎｉｔ）、シフタ、掛け算器等を有する。四則演算、論理演算などの各種演
算処理を行う機能を有する。
レジスタファイル３１３は、汎用レジスタを含む複数のレジスタを有しており、メインメ
モリやデータキャッシュ３２４から読み出されたデータ、または実行ユニット３１４が出
力するデータ等を記憶する。命令キャッシュ３２３は、使用頻度の高い命令を一時的に記
憶しておく機能を有する。データキャッシュ３２４は、使用頻度の高いデータを一時的に
記憶しておく機能を有する。命令キャッシュ制御ユニット３２１は、命令キャッシュ３２
３の動作の制御等を行う。データキャッシュ制御ユニット３２２、はデータキャッシュ３
２４の動作の制御等を行う。
バスインターフェース３２５は、外部バス（Ｅｘｔｅｒｎａｌ ＢＵＳ）と接続され、Ｃ
ＰＵ３００とＣＰＵ３００の外部にある各種装置との間におけるデータの経路としての機
能を有する。
パワーマネージメントユニット３０３は、ＣＰＵ３００の電力に関わる制御を行う。電源
制御ユニット３３１は、ＣＰＵコア３０１からの制御信号、ＣＰＵ３００外部からの割り
込み信号（Ｉｎｔｅｒｒｕｐｔ ｓｉｇｎａｌ）等が入力され、電力制御を行う信号（Ｐ
ｏｗｅｒ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌｓ）を出力する。例えば、ＣＰＵ３００は複数
のパワードメインを有しており、各パワードメインは電源との間にパワースイッチが設け
られているような場合には、電源制御ユニット３３１は、パワースイッチの動作を制御す
る機能を有してもよい。例えば、電圧レギュレータが、設けられているような場合には、
電源制御ユニット３３１は、電圧レギュレータの制御を行う機能を有してもよい。電圧レ
ギュレータは、ＣＰＵ３００内に設けられていてもよいし、ＣＰＵ３００の外部に設けら
れていてもよいし、或いは、電圧レギュレータの一部（例えば、インダクタコイル）のみ
がＣＰＵ３００の外部に設けられていてもよい。
クロック制御ユニット３３２は、ＣＰＵコア３０１からの制御信号、ＣＰＵ３００外部か
らのクロック信号、割り込み信号（Ｉｎｔｅｒｒｕｐｔ ｓｉｇｎａｌ）等が入力され、
内部クロック（Ｉｎｔｅｒｎａｌ Ｃｌｏｃｋ）を出力する。例えば、ＣＰＵ３００は、
ＣＰＵコア３０１、周辺回路３０２といった大きなブロックごとにクロックを制御する粗
粒度のクロックゲーティングを行う構成でもよいし、より少ないフリップフロップからな
る小さなブロックごとにクロックを制御する細粒度のクロックゲーティングを行う構成で
もよい。細粒度のクロックゲーティングを行う場合、実施の形態１のクロックツリーを適
用することで、クロックゲーティング時のクロックツリーでの電力消費を低減することが
できる。また、クロックツリーで状態が記憶できるので、通常動作モードに直ちに復帰さ
せることができる。
上記構成を有するＣＰＵ３００は、パワーゲーティングを行うことが可能である。パワー
ゲーティングの動作の流れについて、一例を挙げて説明する。
パワーゲーティングは、ＣＰＵ３００が処理を行っていない期間などにおいて、ＣＰＵ３
００が有する各種回路のうちの一もしくは複数への電源電圧の供給を停止する技術である
。電源電圧の供給時に消費してしまうＤＣ電力を低減することで、消費電力を低減する技
術である。パワーゲーティングでは、パワーオフの際に、ＣＰＵ３００内の必要なデータ
の退避を行う。パワーオンの際に、退避したデータを復帰し、ＣＰＵコア３０１における
命令の実行を再開する。
まず、ＣＰＵコア３０１は、あらかじめ、電源制御ユニット３３１内のレジスタに値を設
定することで、パワーゲーティングのモードの設定を行う。パワーゲーティングの開始は
、例えば、ＣＰＵコア３０１への命令によって開始する。ＣＰＵコア３０１は命令をデコ
ードした後、電源制御ユニット３３１へ、パワーオフを行う旨の制御信号を送る。次いで
、電源制御ユニット３３１は、ＣＰＵ３００内に含まれるレジスタ、レジスタファイル３
１３、命令キャッシュ３２３、データキャッシュ３２４等に格納されたデータ、またはそ
の一部を、退避する。次いで、電源制御ユニット３３１は、パワースイッチの動作を制御
することで、ＣＰＵ３００が有する各種回路のうちの一もしくは複数への電源電圧の供給
を停止する。一方、割込み信号がパワーマネージメントユニット３０３に入力されること
で、回路への電源電圧の供給が開始される。電源制御ユニット３３１にカウンタを設けて
おき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カ
ウンタを用いて決めるようにしてもよい。次いで、ＣＰＵ３００は、退避したデータを復
帰する。次いで、ＣＰＵコア３０１における命令の実行が再開される。
レジスタとしてステートリテンションレジスタを用いることができる。その結果、レジス
タに格納されたデータは、ＣＰＵ３００の外部に退避することなく、レジスタ内のステー
トリテンション部へデータを退避することができる。ステートリテンション部は、パワー
オフ中に、電源電圧の供給を停止しない構成としてもよい。ステートリテンション部は、
酸化物半導体トランジスタとキャパシタでなる回路を有し、電源供給なしで長期間データ
を保持することができる記憶回路を用いてもよい。このような構成とすることで、レジス
タに格納されたデータを、レジスタ以外のメモリへ退避する場合と比較して、電力と時間
を削減することができる。
レジスタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２
４は、先の実施の形態で例示した、酸化物半導体トランジスタを用いたメモリセルを有し
ていてもよい。例えば、バックアップ可能なＳＲＡＭセルを有する場合、レジスタファイ
ル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４は、格納され
たデータを、バックアップ用の記憶回路に退避することができる。別の構成として、レジ
スタファイル３１３、命令キャッシュ３２３、および／またはデータキャッシュ３２４は
、データを保持できる程度の低い電源電圧を供給するモード（低電源電圧モードと呼ぶ）
を有していてもよい。パワーゲーティングを行う際に、レジスタファイル３１３、命令キ
ャッシュ３２３、および／またはデータキャッシュ３２４は、電源電圧の供給を停止する
のではなく、低電源電圧モードに移行することで、消費電力を低減することができる。こ
のような構成とすることで、レジスタファイル３１３、命令キャッシュ３２３、および／
またはデータキャッシュ３２４に格納されたデータを、ＣＰＵ３００の外部に退避する場
合と比較して、電力と時間を削減することができる。或いは、パワーゲーティングの際、
命令キャッシュ３２３、および／またはデータキャッシュ３２４に格納されたデータを退
避せず、パワーオン後に、必要に応じてデータや命令をＣＰＵ３００外部のメモリから取
得する場合と比較して、電力および／または時間を削減することができる。
ここでは、プロセッシングユニットの一例としてＣＰＵについて説明したが、本発明の一
態様は、様々なプロセッシングユニットに適用することができる。例えば、ＲＦＩＤタグ
、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、カス
タムＬＳＩなどにも適用可能である。
（実施の形態４）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機
器等について説明する。
＜電子部品の作製方法例＞
図１８Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パ
ッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端
子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例
について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各
工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完
成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を
薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終
的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすること
ができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することが
できる。
＜電子部品の構成例＞
完成した電子部品の斜視模式図を図１８Ｂに示す。図１８Ｂでは、電子部品の一例として
、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１８Ｂ
に示すように、電子部品７００は、リード７０１及び回路部７０３を有している。電子部
品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数
組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器
の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けら
れる。例えば、電子部品７００は、データを記憶するランダムアクセスメモリ、および、
ＭＣＵ（マイクロコントローラユニット）やＲＦＩＤタグ、等の各種の処理を実行するプ
ロセッシングユニットとして用いることができる。
よって、電子部品７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信
機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、Ａ
ＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティク
ス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等
、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このよ
うな電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた
画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の
記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることがで
きる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として
、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカ
メラ、デジタルスチルカメラ等）、ウエアラブル型表示装置または端末（ヘッドマウント
型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）、ナビゲーション
システム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機
、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動
販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
＜電子機器の構成例＞
図１９Ａ－図１９Ｆは、表示部を備え、またバッテリーで駆動される電子機器の構成例を
示す図である。図１９Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示
部９０３、表示部９０４、マイクロホン９０５、スピーカー９０６、操作キー９０７等を
有する。表示部９０３は、入力装置としてタッチスクリーンが設けられており、スタイラ
ス９０８等により操作可能となっている。
図１９Ｂに示す情報端末９１０は、筐体９１１に、表示部９１２、マイク９１７、スピー
カー部９１４、カメラ９１３、外部接続部９１６、および操作用のボタン９１５等を有す
る。表示部９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備
える。情報端末９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、
タブレット型ＰＣ、電子書籍端末等として用いることができる。
図１９Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、
およびポインティングデバイス９２４等を有する。
図１９Ｄに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キ
ー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ
９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。筐
体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２
の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に
対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像
の表示／非表示の切り換えを行うことができる。
図１９Ｅにバングル型の情報端末の一例を示す。情報端末９５０は、筐体９５１、および
表示部９５２等を有する。表示部９５２は、曲面を有する筐体９５１に支持されている。
表示部９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブル
かつ軽くて使い勝手の良い情報端末９５０を提供することができる。
図１９Ｆに腕時計型の情報端末の一例を示す。情報端末９６０は、筐体９６１、表示部９
６２、バンド９６３、バックル９６４、操作ボタン９６５、入出力端子９６６などを備え
る。情報端末９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インター
ネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる
。
表示部９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる
。また、表示部９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで
操作することができる。例えば、表示部９６２に表示されたアイコン９６７に触れること
で、アプリケーションを起動することができる。操作ボタン９６５は、時刻設定のほか、
電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電
力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末９
６０に組み込まれたオペレーティングシステムにより、操作ボタン９６５の機能を設定す
ることもできる。
また、情報端末９６０は、通信規格された近距離無線通信を実行することが可能である。
例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話す
ることもできる。また、情報端末９６０は入出力端子９６６を備え、他の情報端末とコネ
クターを介して直接データのやりとりを行うことができる。また入出力端子９６６を介し
て充電を行うこともできる。なお、充電動作は入出力端子９６６を介さずに無線給電によ
り行ってもよい。
図１９Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫９７０は
、筐体９７１、冷蔵室用扉９７２、および冷凍室用扉９７３等を有する。
図１９Ｈは、自動車の構成の一例を示す外観図である。自動車９８０は、車体９８１、車
輪９８２、ダッシュボード９８３、およびライト９８４等を有する。
本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品
が搭載されている。このため、消費電力の低減、及び小型化が図られた電子機器を提供す
ることが可能になる。
２１－２４ 回路
１０１－１０８ 半導体装置
１２０－１２２ クロックツリー
１５０－１５３ パワースイッチ
１６０－１６５ 配線

Claims (1)

  1. シリコンを有する第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を有する第２のチャネル形成領域を有する第２のトランジスタと、を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層上に位置し、前記第１のチャネル形成領域と重なる領域を有する第１の導電層と、
    前記第１のチャネル形成領域と電気的に接続された第２の導電層と、
    前記第１のチャネル形成領域と電気的に接続された第３の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層上の前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上の第３の絶縁層と、
    前記第３の絶縁層上に位置し、前記酸化物半導体層と重なる領域を有する第４の導電層と、
    前記酸化物半導体層の下面と接する領域を有する第５の導電層と、
    前記酸化物半導体層の下面と接する領域を有する第６の導電層と、
    前記第４の導電層上の第４の絶縁層と、を有し、
    前記第４の絶縁層は、前記第４の導電層と接する領域を有し、
    前記第４の絶縁層は、前記第３の絶縁層と接する領域を有し、
    前記第４の絶縁層は、前記酸化物半導体層と接する領域を有し、
    前記第４の絶縁層は、前記第２の絶縁層と接する領域を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有し、
    前記第２の導電層は、前記第１のトランジスタのソース電極またはドレイン電極の一方として機能する領域を有し、
    前記第３の導電層は、前記第１のトランジスタのソース電極またはドレイン電極の他方として機能する領域を有し、
    前記第４の導電層は、前記第２のトランジスタのゲート電極として機能する領域を有し、
    前記第５の導電層は、前記第２のトランジスタのソース電極またはドレイン電極の一方として機能する領域を有し、
    前記第６の導電層は、前記第２のトランジスタのソース電極またはドレイン電極の他方として機能する領域を有し、
    前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのゲート電極は、入力ノードと電気的に接続され、
    前記第２の導電層には高電位電源線と電気的に接続され、
    前記第３の導電層は、前記第５の導電層と電気的に接続され、
    前記第３の導電層は、出力ノードと電気的に接続され、
    前記第６の導電層には低電位電源線と電気的に接続され、
    前記第４の導電層の一部は、前記酸化物半導体層の前記第２のチャネル形成領域上に配置され、
    前記第４の導電層の下面の一部は、前記酸化物半導体層の下面よりも下方に配置され、
    前記第１のトランジスタのチャネル長方向は、前記第２のトランジスタのチャネル長方向に沿う方向である半導体装置。
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