JP2011120222A5 - - Google Patents

Claims (7)

1. クロック信号が入力される第１の期間と、前記クロック信号が入力されない第２の期間と、を有する論理回路であって、
   前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
   前記トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
2. イネーブル信号がハイレベルである第１の期間と、前記イネーブル信号がロウレベルである第２の期間と、を有する論理回路であって、
   第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子がクロック信号線に電気的に接続されたＡＮＤゲートと、
   第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子が前記ＡＮＤゲートの出力端子に電気的に接続されたフリップフロップと、を有し、
   前記フリップフロップは、前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
   前記トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
3. イネーブル信号がロウレベルである第１の期間と、前記イネーブル信号がハイレベルである第２の期間と、を有する論理回路であって、
   第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子が反転クロック信号線に電気的に接続されたＮＯＲゲートと、
   第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子が前記ＮＯＲゲートの出力端子に電気的に接続されたフリップフロップと、を有し、
   前記フリップフロップは、前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
   前記トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
4. イネーブル信号がハイレベルである第１の期間と、前記イネーブル信号がロウレベルである第２の期間と、を有する論理回路であって、
   第１の入力端子がイネーブル信号線に電気的に接続され、第２の入力端子が反転クロック信号線に電気的に接続されたラッチと、
   第１の入力端子がデータ信号線に電気的に接続され、第２の入力端子が前記ラッチの出力端子に電気的に接続されたフリップフロップと、を有し、
   前記フリップフロップは、前記第２の期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、
   前記トランジスタのチャネル形成領域は、水素濃度が５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下の酸化物半導体によって構成されることを特徴とする論理回路。
5. 請求項２乃至請求項４のいずれか一項において、
   前記フリップフロップがＤｅｌａｙ型フリップフロップである論理回路。
6. 請求項１乃至請求項５のいずれか一項において、
   前記論理回路はＮチャネル型トランジスタとＰチャネル型トランジスタとを有し、
   前記Ｐチャネル型トランジスタは、Ｓｉウェハーを用いて形成され、
   前記Ｎチャネル型トランジスタは、チャネル形成領域の水素濃度が５×１０ ^１９ （ａｔｏｍｓ／ｃｍ ^３ ）以下の酸化物半導体を用いて形成されていることを特徴とする論理回路。
7. 請求項１乃至請求項６のいずれか一項において、
   前記論理回路と、
   前記論理回路を動作させる外部回路と、を有することを特徴とする半導体装置。