JP2018173647A5 - 半導体装置及び電子機器 - Google Patents

Claims (11)

1. 第１乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第１のクロック信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、電源線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第１のゲート信号線と電気的に接続される半導体装置。
2. 請求項１において、
   第５のトランジスタを有し、
   前記第２のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続される半導体装置。
3. 請求項２において、
   前記第１のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）比は、前記第５のトランジスタのＷ／Ｌ比よりも大きい半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   第６のトランジスタを有し、
   前記第１のトランジスタのゲートは、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのゲートは、第２のゲート信号線と電気的に接続される半導体装置。
5. 請求項４において、
   前記第１のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）比は、前記第６のトランジスタのＷ／Ｌ比よりも大きい半導体装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記第１のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）比は、前記第２のトランジスタのＷ／Ｌ比よりも大きい半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記第２のクロック信号線に入力される信号は、前記第１のクロック信号線に入力される信号の反転信号、又は前記第１のクロック信号線に入力される信号とは位相がずれた信号である半導体装置。
8. 第１乃至第１２のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、第１のゲート信号線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第１のクロック信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のゲート信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、電源線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、第２のクロック信号線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第１のゲート信号線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのゲートは、第２のゲート信号線と電気的に接続され
   前記第７のトランジスタのソース又はドレインの一方は、前記第２のゲート信号線と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの他方は、前記第２のクロック信号線と電気的に接続され、
   前記第８のトランジスタのソース又はドレインの一方は、前記第２のゲート信号線と電気的に接続され、
   前記第８のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
   前記第８のトランジスタのゲートは、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第９のトランジスタのゲートは、前記第１のクロック信号線と電気的に接続され、
   前記第８のトランジスタのゲートは、前記第１０のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記電源線と電気的に接続され、
   前記第１０のトランジスタのゲートは、前記第２のゲート信号線と電気的に接続され、
   前記第８のトランジスタのゲートは、前記第１１のトランジスタのゲートと電気的に接続され、
   前記第１１のトランジスタのソース又はドレインの一方は、前記電源線と電気的に接続され、
   前記第１１のトランジスタのソース又はドレインの他方は、前記第１２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１２のトランジスタのゲートは、第３のゲート信号線と電気的に接続される半導体装置。
9. 請求項８において、
   前記第１のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）比は、前記第２のトランジスタのＷ／Ｌ比よりも大きく、
   前記第１のトランジスタのＷ／Ｌ比は、前記第５のトランジスタのＷ／Ｌ比よりも大きく、
   前記第１のトランジスタのＷ／Ｌ比は、前記第６のトランジスタのＷ／Ｌ比よりも大きく、
   前記第７のトランジスタのＷ／Ｌ比は、前記第８のトランジスタのＷ／Ｌ比よりも大きく、
   前記第７のトランジスタのＷ／Ｌ比は、前記第１１のトランジスタのＷ／Ｌ比よりも大きく、
   前記第７のトランジスタのＷ／Ｌ比は、前記第１２のトランジスタのＷ／Ｌ比よりも大きい半導体装置。
10. 請求項８または請求項９において、
    前記第２のクロック信号線に入力される信号は、前記第１のクロック信号線に入力される信号の反転信号、又は前記第１のクロック信号線に入力される信号とは位相がずれた信号である半導体装置。
11. 請求項１乃至請求項１０のいずれか一に記載の半導体装置を有する電子機器。