KR20120136614A - 반도체 장치, 이의 동작 방법, 및 이를 포함하는 시스템 - Google Patents

반도체 장치, 이의 동작 방법, 및 이를 포함하는 시스템 Download PDF

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Abstract

반도체 장치의 바디-바이어스 전압 제어 방법이 개시된다. 상기 반도체 장치의 바디-바이어스 전압 제어 방법은 로직 게이트 영역에 구현된 동기 소자로 공급되는 클락 신호를 인에이블 신호에 따라 게이팅하는 단계 및 상기 로직 게이트 영역에 구현된 다수의 로직 게이트들 각각의 바디 터미널로 공급되는 바디-바이어스 전압을 상기 인에이블 신호에 따라 조절하는 단계를 포함한다.

Description

반도체 장치, 이의 동작 방법, 및 이를 포함하는 시스템{SEMICONDOCTOR DEVICE, OPERATION METHOD THEREOF, AND SYSTEM HAVING THE SAME }
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 로직 게이트(logic gate) 영역에 구현된 동기 소자로 공급되는 클락 신호를 게이팅 (gating)하기 위한 인에이블 신호를 상기 로직 게이트 영역에 구현된 다수의 로직 게이트들 각각의 바디-바이어싱에 활용하는 방법과 상기 방법을 이용하는 장치들에 관한 것이다.
전자 회로의 리키지(leakage)는 스탠바이 리키지(standby leakage)와 액티브 리키지(active leakage)를 포함한다. 상기 스탠바이 리키지는 상기 전자 회로의 동작 모드가 스탠바이 상태일 때 발생하는 리키지이고, 상기 액티브 리키지는 상기 전자 회로가 동작 중일 때 신호의 변화가 없는 구간에서 발생하는 리키지이다. 상기 리키지에 의한 전력 손실은 반도체 공정의 미세화로 인해 전력 손실의 주요 원인 중 하나가 되었으며, 모바일용 반도체에서는 큰 부분을 차지한다.
스탠바이 리키지는 파워-게이팅(power gating) 등의 기법을 사용하여 효과적으로 줄일 수 있으나, 액티브 리키지를 효과적으로 줄이는 방법은 없었다.
본 발명이 이루고자 하는 기술적인 과제는 로직 게이트 영역에 구현된 동기소자로 공급되는 클락 신호를 게이팅하는 인에이블 신호를 이용하여 상기 로직 게이트 영역에 구현된 다수의 로직 게이트들 각각으로 공급되는 바디-바이어스 전압을 제어하여 액티브 리키지를 감소시키거나 또는 동작 속도를 향상시킬 수 있는 반도체 장치와 이를 이용하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치의 바디-바이어스 제어 방법은 로직 게이트 영역에 구현된 동기 소자로 공급되는 클락 신호를 인에이블 신호에 따라 게이팅하는 단계 및 상기 로직 게이트 영역에 구현된 다수의 로직 게이트들 각각의 바디 터미널로 공급되는 바디-바이어스 전압을 상기 인에이블 신호에 따라 조절하는 단계를 포함한다.
실시 예에 따라 상기 조절하는 단계는, 상기 인에이블 신호의 위상을 조절하고 위상 조절된 인에이블 신호에 따라 상기 각각의 바디 터미널로 공급되는 상기 바디-바이어스 전압을 조절 할 수 있다.
실시 예에 따라 상기 조절하는 단계는, 상기 인에이블 신호가 하이 레벨과 로우 레벨 중에서 어느 하나일 때, 상기 각각의 바디-터미널로 역방향의 상기 바디-바이어스 전압을 공급하고, 상기 인에이블 신호가 하이 레벨과 로우 레벨 중에서 다른 하나 일 때, 상기 각각의 바디-터미널로 순방향의 상기 바디-바이어스 전압을 공급하거나 또는 기본적인 상기 바디-바이어스 전압을 공급할 수 있다.
실시 예에 따라 상기 조절하는 단계는, 다수의 바디-바이어스 전압들 중에서 상기 인에이블 신호에 따라 선택된 어느 하나의 바디-바이어스 전압을 상기 바디-바이어스 전압으로서 공급할 수 있다.
실시 예에 따라 상기 조절하는 단계는 상기 인에이블 신호와 프로그래머블 메모리(programable memory)를 이용하여 상기 바디-바이어스 전압을 조절할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 동기 소자와 다수의 로직 게이트들이 구현된 로직 게이트 영역과 상기 동기 소자로 공급되는 클락 신호를 인에이블 신호에 따라 게이팅하는 게이팅 회로 및 상기 인에이블 신호에 따라, 상기 다수의 로직 게이트들 각각의 바디 터미널로 공급되는 바디-바이어스 전압을 조절하는 전압 조절 회로를 포함할 수 있다.
실시 예에 따라 상기 전압 조절 회로는, 다수의 바디-바이어스 전압들 중에서 상기 인에이블 신호에 따라 선택된 어느 하나의 바디-바이어스 전압을 상기 각각의 바디 터미널로 공급할 수 있다.
실시 예에 따라 상기 전압 조절 회로는 상기 로직 게이트 영역에 구현될 수 있다.
실시 예에 따라 상기 전압 조절 회로는, 상기 인에이블 신호가 하이 레벨과 로우 레벨 중에서 어느 하나일 때, 상기 각각의 바디-터미널로 역방향의 상기 바디-바이어스 전압을 공급하고, 상기 인에이블 신호가 하이 레벨과 로우 레벨 중에서 다른 하나일 때, 상기 각각의 바디-터미널로 순방향의 상기 바디-바이어스 전압을 공급하거나 또는 기본적인 상기 바디-바이어스 전압을 공급할 수 있다.
실시 예에 따라 상기 반도체 장치는, 상기 전압 조절 회로로 공급되는 상기 인에이블 신호의 위상을 조절하기 위한 위상 조절 회로를 더 포함 할 수 있다.
본 발명의 실시 예에 따른 방법과 장치는 로직 게이트 영역에 포함된 동기소자로 공급되는 클락 신호를 게이팅하는 인에이블 신호를 이용하여 상기 로직 게이트 영역에 구현된 다수의 로직 게이트들 각각으로 공급되는 바디 바이어스 전압을 제어할 수 있는 효과가 있다.
따라서 상기 장치의 동작 속도가 향상될 뿐만 아니라 액티브 리키지를 감소시키는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 2는 도 1에 도시된 바디 바이어스 전압 조절 회로의 회로도이다.
도 3은 도 1에 도시된 반도체 장치의 단면도 및 평면도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 5는 도 4에 도시된 바디 터미널 셀의 회로도이다.
도 6은 도 1, 도 3, 및 도 4에 도시된 바디 바이어스 전압들을 발생하기 위한 바디 바이어스 전압 발생기의 블록도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 개략적인 회로도이다.
도 9는 도 7 및 도 8에 도시된 위상 조절 회로의 입출력 신호들의 파형도를 나타낸다.
도 10은 도 7 및 도 8에 도시된 위상 조절 회로의 회로도의 일 실시 예이다.
도 11은 도 1, 도 4, 도 7 또는 도 8에 도시된 로직 게이트 영역의 구현 예이다.
도 12는 도 11에 도시된 로직 게이트 영역의 단면도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다.
도 16은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다.
도 17은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 일 실시 예를 나타내는 블락도이다.
도 18은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 다른 실시 예를 나타내는 블락도이다.
도 19는 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 20은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 21은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 22는 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 개략적인 회로도이다. 도 1과 도 3을 참조하면, 반도체 장치(10A)는 게이팅(gating) 회로(12), 바디 바이어스(body bias) 전압 조절 회로(14), 로직 게이트(logic gate) 영역(16A), 및 바디 바이어스 전압 발생기(40)를 포함한다.
반도체 장치(10A)는 메모리 장치(memory device) 또는 비메모리 장치(non-memory device)로 구현될 수 있다.
상기 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치를 포함한다. 상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.
상기 불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)를 포함한다.
상기 비메모리 장치는 컴퓨터의 CPU(Central Processing Unit), 마이크로컴퍼넌트(micro-component), 로직(logic), ASIC(Application integrated circuit), 아날로그IC(analoge IC), SOC(System On Chip), NOC(Network ON Chip)등을 포함한다.
상기 마이크로컴퍼넌트는 마이크로프로세서(micro-processor), 마이크로컨트롤러(micro-controller), 마이크로페리퍼럴(micro-pheripheral), 디지털신호처리프로세서(digital signal processor)등을 포함한다.
상기 로직은 표준로직, 완전 주문형(full-custom) IC, 기타 로직등을 포함한다. 상기 ASIC은 셀기반 IC(cell-based IC), PLD(Programmable Logic Device), 게이트어레이(gate array)등을 포함한다.
상기 메모리 장치 및 상기 비메모리 장치는 본 발명이 적용될 수 있는 예시적인 것에 불과하며, 본 발명은 클락 게이팅(clock gating)이 사용되는 모든 반도체 회로에 적용될 수 있다.
게이팅 회로(12)는 인에이블 신호(EN)에 따라 클락 신호(CLK)의 출력 여부를 결정한다. 게이팅 회로(12)는 마스크(mask) 회로로도 불릴 수 있다. 예컨대, 게이팅 회로(12)가 AND 게이트로 구현되고, 인에이블 신호(EN)가 하이 레벨일 때 클락 신호(CLK)는 동기 회로(18), 예컨대 플립-플랍의 클락 단자로 공급될 수 있다.
바디 바이어스 전압 조절 회로(14)는 바디 바이어스 전압 발생기(40)로부터 출력된 다수의 바디 바이어스 전압들(VB1과 VB2) 중에서 어느 하나를 인에이블 신호(EN)의 레벨에 따라 선택적으로 출력한다.
로직 게이트 영역(16A)은 동기 소자(18), 다수의 로직 게이트들(20), 바디 터미널 네트워크(body terminal network; 22), 및 다수의 바디 터미널 셀들(24)을 포함한다.
동기 소자(18)는 게이팅 회로(12)로부터 출력된 클락 신호(CLK)에 동기되어 동작하는 소자, 예컨대 플립-플랍으로 구현될 수 있다.
다수의 로직 게이트들(20)은 로직 게이트 영역(16A)에 포함된 부울(Boolean) 게이트, 예컨대 AND 게이트, OR 게이트, NOT 게이트, XOR(exclusive OR) 게이트 또는 XNOR(exclusive NOR) 게이트를 포함한다.
바디 터미널 네트워크(22)는 다수의 로직 게이트들(20) 각각에 구현된 바디 터미널 셀(24)과 접속된다. 따라서 바디 바이어스 전압 조절 회로(14)로부터 출력된 바디 바이어스 전압(VB)은 바디 터미널 네트워크(22)를 통해 바디 터미널 셀(24)에 포함된 바디 터미널(22-1 또는 22-2)로 공급된다.
바디 바이어스 전압(VB)이 공급되는 로직 게이트 영역(16A)은 동기 소자(18)전후의 팬-인 로직 콘(fan-in logic cone) 및/또는 팬-아웃 로직 콘(fan-out logic cone)을 포함할 수 있다. 상기 팬-인 로직 콘은 동기 소자(18)의 입력에만 영향을 주는 로직 게이트들을 포함하고, 상기 팬-아웃 로직 콘은 동기 소자(18)의 출력에만 영향을 받는 로직 게이트들을 포함한다.
각 바디 터미널 셀(24)은 바디 터미널들(22-1과 22-2)을 연결하기 위해 상기 바디 터미널들(22-1과 22-2)의 주위에 구현될 수 있다.
바디 바이어스 전압 발생기(40)는 바디 바이어스 전압 조절 회로(14)로 제1바디 바이어스 전압(VB1)과 제2바디 바이어스 전압(VB2)를 공급한다.
도 2는 도 1에 도시된 바디 바이어스 전압 조절 회로의 회로도이다. 도 2를 참조하면, 바디 바이어스 전압 조절 회로(14)는 제1스위치(14-1), 인버터(14-2), 및 제2스위치(14-2)를 포함한다.
제1스위치(14-1)는 인에이블 신호(EN)에 응답해서 제1바디 바이어스 전압 (VB1)을 바디 바이어스 전압(VB)으로서 출력한다. 예컨대, 제1스위치(14-1)는 MOS트랜지스터로 구현될 수 있다. 인버터(14-2)는 인에이블 신호(EN)를 반전시킨다.
제2스위치(14-3)는 인버터(14-2)의 출력 신호에 응답해서 제2바디 바이어스 전압(VB2)을 바디 바이어스 전압(VB)으로서 출력한다. 예컨대, 제2스위치(14-3)는 MOS트랜지스터로 구현될 수 있다. 예컨대, 바디 바이어스 전압 조절 회로(14)는 인이에블 신호(EN)가 하이 레벨일 때 제1바디 바이어스 전압(VB1)을 바디 바이어스 전압(VB)으로서 출력하고, 인이에블 신호(EN)가 로우 레벨일 때 제2바디 바이어스 전압(VB2)을 바디 바이어스 전압(VB)으로서 출력한다.
도 3은 도 1에 도시된 반도체 장치의 단면도 및 평면도이다. 도 1 내지 도 3을 참조하면, CSV는 반도체 장치(10A)의 단면도를 나타내고, PV는 반도체 장치(10A)의 평면도를 나타낸다.
바디 바이어스 전압 조절 회로(14)는 PMOS 트랜지스터의 바디 터미널(22-1)로 바디 바이어스 전압(VB_P=VB)을 공급할 수 있다. 또한 바디 바이어스 전압 조절 회로(14)는 NMOS 트랜지스터의 바디 터미널(22-2)로 바디 바이어스 전압(VB_N)을 더 공급할 수 있다. 예컨대, VB_P와 VB_N중에서 적어도 하나는 VB와 동일할 수 있다.
도 3에 도시된 바와 같이 p-형 기판(p-substrate;26-4)내에 다수의 PMOS 트랜지스터들과 다수의 NMOS 트랜지스터들이 구현된 경우, 상기 다수의 NMOS 트랜지스터들 각각의 바디는 상기 p-형 기판(26-4)에 위치하므로 상기 다수의 NMOS 트랜지스터들 각각은 상기 바디를 공유한다.
기본적인 바디 바이어스 전압이 공급 될 로직 게이트 영역에 구현된 다수의 NMOS 트랜지스터들 각각의 바디가, 역방향 또는 순방향의 바디 바이어스 전압을 공급 받을 로직 게이트 영역 (16A)에 구현된 다수의 NMOS 트랜지스터들 각각의 바디와 같은 기판(substract) 내에 있지만 서로 전기적으로 분리된 경우 로직 게이트 영역(16A)에 구현된 상기 다수의 NMOS 트랜지스터들 각각의 바디 터미널로 바디 바이어스 전압(VB_N)이 더 공급되어야 한다.
기본적인 바디 바이어스 전압은 순방향 및 역방향의 바디 바이어스 전압이 공급되지 않을 때, NMOS 트랜지스터 및/또는 PMOS 트랜지스터에 공급되는 바디 바이어스 전압이다. 제1바디 바이어스 전압(VB1)과 제2바디 바이어스 전압(VB2)중 어느 하나는 상기 기본적인 바디 바이어스 전압일 수 있다.
실시 예에 따라 NMOS 트랜지스터의 경우에는 소스 전압(VSS)이, PMOS 트랜지스터의 경우에는 드레인 전압(VDD)이 각각 기본적인 바디 바이어스 전압으로서 공급될 수 있다. 상기 소스 전압은 음의 전압 또는 접지일 수 있고, 상기 드레인 전압은 양의 전압일 수 있다.
실시 예에 따라, 기본 바디 바이어스 전압이 공급 될 로직 게이트 영역에 구현된 다수의 NMOS 트랜지스터들 각각의 바디가, 역방향 또는 순방향의 바디 바이어스 전압을 공급 받을 로직 게이트 영역(16A)의 NMOS 트랜지스터들 각각의 바디와 같은 기판 내에 구현되더라도 서로 전기적으로 분리하기 위하여 p-형 기판 내에 p-웰(p-well)이 추가로 구현될 수 있다.
도 3에서는 설명의 편의를 위해서 p-형 기판(26-4)을 이용한 경우가 도시되었으나, 실시 예에 따라 n-형 기판이 이용될 수 있다. n-형 기판의 경우 기본적인 바디 바이어스 전압이 공급 될 로직 게이트 영역에 구현된 다수의 PMOS 트랜지스터들 각각의 바디가 역방향 또는 순방향의 바디 바이어스 전압을 공급 받을 로직 게이트 영역(16A)에 구현된 다수의 PMOS 트랜지스터들 각각의 바디와 같은 기판 내에 있더라도 서로 전기적으로 분리된 경우 로직 게이트 영역(16A)에 구현된 상기 다수의 PMOS 트랜지스터들 각각의 바디 터미널로 바디 바이어스 전압(VB_P)이 더 공급되어야 한다.
실시 예에 따라, 기본적인 바디 바이어스 전압이 공급 될 로직 게이트 영역에 구현된 다수의 PMOS 트랜지스터들 각각의 바디가 역방향 또는 순방향의 바디 바이어스 전압을 공급 받을 로직 게이트 영역(16A)의 PMOS 트랜지스터들 각각의 바디와 같은 기판 내에 있더라도 서로 전기적으로 분리하기 위하여 n-형 기판 내에 n-웰(n-well)이 추가로 구현될 수 있다.
바디를 전기적으로 분리하기 위하여 웰(well)을 형성하는 방법은 예시적인 것에 불과하며 이에 한정되지 않는다.
제1로직 게이트(26-1)의 웰(well;26-3) 영역이 어떤 물질(예컨대, p-형 물질 또는 n-형 물질)로 도핑 되는지의 여부 및/또는 제2로직 게이트(26-2)의 웰 영역이 어떤 물질로 도핑 되는지의 여부에 따라 각 바디 터미널(22-1과 22-2)을 형성하는 물질과 각 바디 터미널(22-1과 22-2)로 공급되는 바디 바이어스 전압(VB-P 또는 VB_N)이 결정된다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 장치의 개략적인 회로도이다. 도 1과 도 4를 참조하면, 바디 바이어스 전압 조절 회로(14)와 로직 게이트 영역(16B)을 제외하고 도 1에 도시된 반도체 장치(10A)의 구조와 도 4에 도시된 반도체 장치(10B)의 구조는 동일하므로 동일한 부분에 대한 설명은 생략한다.
로직 게이트 영역(16B)은 동기 소자(18), 다수의 로직 게이트들(20), 바디 터미널 네트워크(22), 다수의 연결선들(28-1과 28-2), 다수의 전압 공급선들(32-1과 32-2), 및 다수의 바디 터미널 셀들(30)을 포함한다.
다수의 연결선들(28-1과 28-2), 다수의 전압 공급선들(32-1과 32-2), 및 다수의 바디 터미널 셀들(30)을 제외하고 도 1에 도시된 로직 게이트 영역(16A)의 구조는 도 4에 도시된 로직 게이트 영역(16B)의 구조와 동일하므로 동일한 부분에 대한 설명은 생략한다.
각 전압 공급선(32-1과 32-2)은 각 바이어스 전압 VB1과 VB2를 바디 터미널 셀(30)로 공급하며, 터미널 셀(30)의 양 옆에 구현될 수 있다.
각 연결선(28-1과 28-2)은 각 전압 공급선(32-1과 32-2)과 바디 터미널 셀(30)을 연결한다. 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 위상에 따라 제1바디 바이어스 전압(VB1)과 제2바디 바이어스 전압(VB2) 중에서 하나를 각 로직 게이트들(20)의 각 바디 터미널로 바디 바이어스 전압(도 5의 VB)으로서 공급할 수 있다.
도 5는 도 4에 도시된 바디 터미널 셀의 회로도이다. 도 5를 참조하면, 각 바디 터미널 셀(30)은 제1스위치(30-1), 인버터(30-2), 및 제2스위치(30-3)를 포함한다.
제1스위치(30-1)는 인에이블 신호(EN)에 응답해서 제1바디 바이어스 전압 (VB1)을 바디 바이어스 전압(VB)으로서 출력한다. 예컨대, 제1스위치(30-1)는 MOS트랜지스터로 구현될 수 있다.
인버터(30-2)는 인에이블 신호(EN)를 반전시킨다. 제2스위치(30-3)는 인버터(30-2)의 출력 신호에 응답해서 제2바디 바이어스 전압(VB2)을 바디 바이어스 전압(VB)으로서 출력한다. 예컨대, 제2스위치(30-3)는 MOS트랜지스터로 구현될 수 있다.
예컨대, 각 바디 터미널 셀(30)은 인이에블 신호(EN)가 하이 레벨일 때 제1바디 바이어스 전압(VB1)을 바디 바이어스 전압(VB)으로서 출력하고, 인이에블 신호(EN)가 로우 레벨일 때 제2바디 바이어스 전압(VB2)을 바디 바이어스 전압(VB)으로서 출력한다.
도 6은 도 1, 도 3, 및 도 4에 도시된 바디 바이어스 전압들을 발생하기 위한 바디 바이어스 전압 발생기의 블록도이다. 도 6을 참조하면, 바디 바이어스 전압 발생기(40)는 파워 온 리셋(power on reset (POR); 40-1), 프로그래머블 메모리 (programable memory; 40-2), 프로세서(processor; 40-3), 및 파워 매니지먼트 IC (power management IC (PMIC); 40-4)를 포함한다.
POR(40-1)은 바디 바이어스 전압 발생기(40)에서 내부적으로 리셋(reset)을 한다. POR(40-1)은 전원이 짧은 시간 동안 공급되지 않는 경우나, 전원이 아주 서서히 증가하여 바디 바이어스 전압 발생기(40)의 외부에 구현된 리셋 회로가 동작하지 않는 경우에 발생하는 오동작을 막기 위해 바디 바이어스 전압 발생기(40)에 포함될 수 있다.
프로그래머블 메모리(40-2)는 프로세서(40-3)의 전압 조절에 필요한 정보들을 저장한다. 실시 예에 따라 상기 정보는 실리콘의 상태나 반도체 장치에 요구되는 동작 속도에 관한 정보일 수 있다.
프로세서(40-3)는 프로그래머블 메모리(40-2)에 저장된 정보에 따라 전압을 조절하도록 PMIC(40-4)를 제어할 수 있다.
PMIC(40-4)는 프로세서(40-3)의 명령에 따라 각 바이어스 전압(VB1과 VB2)을 조절하고, 조절된 각 바이어스 전압(VB1과 VB2)을 바디 바이어스 전압 조절 회로(도 1의 14) 또는 다수의 전압 공급선들(도 4의 32-1과 32-2) 각각에 공급할 수 있다.
도 6에 도시된 PMIC(40-4)를 이용한 바디 바이어스 전압 발생기(40)는 주로 본 발명이 적용되는 반도체 칩의 외부에 구현된다. 도 6에 도시된 상기 바디 바이어스 전압 발생기(40)는 일 실시 예에 불과하며 다른 형태로 구현될 수 있다.
실시 예에 따라 바디 바이어스 전압 발생기(40)는 LDO 레귤레이터(Low Drop-Out regulator) 또는 스위치 캐패시턴스 레귤레이터(switch capacitance regulator)를 이용하여 본 발명이 적용되는 반도체 칩의 내부에 구현될 수 있다.
이 경우 상기 LDO 레귤레이터 또는 상기 스위치 캐패시턴스 레귤레이터는 상기 반도체 칩의 외부로부터 일정한 전압을 공급받고, 상기 공급받은 전압을 조절하여 바디 바이어스 전압 조절 회로(도 1의 14) 또는 각 전압 공급선(도4의 32-1과 32-2)에 상기 조절된 전압을 공급할 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 개략적인 회로도이다. 도 7을 참조하면, 반도체 장치(10C)는 게이팅 회로(12), 바디 바이어스 전압 조절 회로(14), 로직 게이트 영역(16A), 바디 바이어스 전압 발생기(40), 및 위상 조절 회로(50)를 포함한다.
도 1과 도 7을 참조하면, 위상 조절 회로(50)를 제외하고 도 1에 도시된 반도체 장치(10A)의 구조와 도 7에 도시된 반도체 장치(10C)의 구조는 동일하므로 동일한 부분에 대한 설명은 생략한다.
위상 조절 회로(50)는 인에이블 신호(EN)의 위상을 조절하고 조절된 위상을 갖는 바디 바이어스 전압 조절 회로(14)로 공급한다. 실시 예에 따라 위상 조절 회로(50)는 게이팅 회로(12)가 인에이블 신호(EN)를 게이팅할 때 발생하는 지연 또는 바디 터미널 네트워크(22)를 통하여 바디 바이어스 전압(VB)을 공급할 때 발생하는 지연을 고려하여 설정된 지연 값에 따라 바디 바이어스 전압 조절 회로(14)로 공급되는 인에이블 신호(EN)의 위상을 조절할 수 있다.
실시 예에 따라 위상 조절 회로(50)는 게이팅 회로(12)의 출력단 또는 바디 바이어스 전압 조절 회로(14)의 출력단에도 배치될 수 있으며, 상기 배치에 한정되지 않는다.
실시 예에 따라 위상 조절 회로(50)가 게이팅 회로(12)의 출력단에 배치되는 경우, 위상 조절 회로(50)는 동기 소자(18)로 입력되는 클락 신호(CLK)의 위상을 조절한다.
도 8은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 개략적인 회로도이다. 도 8을 참조하면, 반도체 장치(10D)는 게이팅 회로(12), 로직 게이트 영역 (16B), 바디 바이어스 전압 발생기(40), 및 위상 조절 회로(50)를 포함한다.
도 4와 도 8을 참조하면, 위상 조절 회로(50)를 제외하고 도 4에 도시된 반도체 장치(10B)의 구조와 도 8에 도시된 반도체 장치(10D)의 구조는 동일하므로 동일한 부분에 대한 설명은 생략한다.
위상 조절 회로(50)는 인에이블 신호(EN)의 위상을 조절하고, 조절된 위상을 갖는 인에이블 신호(ENP)를 바디 터미널 네트워크(22)로 공급할 수 있다. 도 8에 도시된 위상 조절 회로(50)는 게이팅 회로(12)의 출력단에도 배치될 수 있으며, 상기 배치는 일 실시 예에 불과하여 이에 한정되지 않는다.
실시 예에 따라 위상 조절 회로(50)가 게이팅 회로(12)의 출력단에 배치되는 경우, 위상 조절 회로(50)는 동기 소자(18)로 입력되는 클락 신호(CLK)의 위상을 조절한다.
도 9는 도 7 및 도 8에 도시된 위상 조절 회로의 입출력 신호들의 파형도를 나타낸다.
도 9를 참조하면, 위상 조절 회로(도 7의 50 또는 도 8의 50)로 입력된 인에이블 신호(EN)의 파형도와 인에이블 신호(EN)의 위상보다 뒤진(lag) 위상을 갖는 출력 신호(ENP)의 파형도가 나타나있다.
도 10은 도 7 및 도 8에 도시된 위상 조절 회로의 회로도의 일 실시 예이다.
도 9와 10을 참조하면, 위상 조절 회로(50)는 제1인버터(50-1), 제2인버터(50-2) 내지 제n인버터(50-n)를 포함한다. 제1인버터(50-1), 제2인버터(50-2) 내지 제n인버터(50-n)는 위상 지연 회로(50)로 입력된 인에이블 신호(EN)의 위상을 지연시켜 위상 지연된 신호(ENP)를 출력한다. 인버터의 개수는 실시 예에 따라 변할 수 있다.
인버터(50-1 내지 50-n)를 이용하여 구현된 위상 조절 회로(50)는 일 실시 예에 불과하며, 위상 조절 회로(50)는 다른 로직 게이트(logic gate)를 이용하여 동일한 기능을 수행하도록 구현될 수 있다.
도 11은 도 1, 도 4, 도 7 또는 도 8에 도시된 로직 게이트 영역의 구현 예이다. 도 1과 도 11을 참조하면, 로직 게이트 영역(16C)은 다수의 바디 터미널 셀들(24)과 바디 터미널 네트워크(22A)를 포함한다.
바디 터미널 네트워크(22A)는 메쉬(mesh) 형태로 다수의 바디 터미널 셀들 (24)을 연결한다. 메쉬 형태는 일 실시 예에 불과하며 바디 터미널 네트워크(22A)는 스트랩(strap) 형태 또는 링(ring) 형태로 구현될 수도 있다.
도 12는 도 11에 도시된 로직 게이트 영역의 단면도이다.
도 12를 참조하면, 로직 게이트 영역(16C)은 제1바디 터미널(22-3), 제2바디 터미널(22-4), 제1컨택(contact; 22-5), 제2컨택(22-6), 및 바디 터미널 네트워크(22A)를 포함한다.
도 11과 도 12를 참조하면, 도 11의 바디 터미널 네트워크(22A)는 도 12의 바디 터미널 네트워크(22A)와 동일하므로 동일한 부분에 대해서는 설명을 생략한다.
제1바디 터미널(22-3)은 바디 터미널 네트워크(22A)로부터 제1컨택(22-5)을 통하여 바디 바이어스 전압을 공급받는다. 제2바디 터미널(22-4)은 바디 터미널 네트워크(22A)로부터 제2컨택(22-6)을 통하여 바디 바이어스 전압을 공급받는다.
제1컨택(22-5)은 바디 터미널 네트워크(22A)와 제1바디 터미널(22-3)을 연결한다. 제2컨택(22-6)은 바디 터미널 네트워크(22A)와 제2바디 터미널(22-4)을 연결한다. 여기서, 각 컨택(22-5와 22-6)은 전기적 접속 수단의 일 예로서 설명된다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다.
도 1, 도 4 및 도 13을 참조하면, 게이팅 회로(12)는 인에이블 신호(EN)에 따라 클락신호(CLK)를 게이팅한다(S10). 실시 예에 따라 바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 하이 레벨인지 로우 레벨인지 판단한다(S12).
바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 로우 레벨인 경우 제1바디 바이어스 전압(VB1)을 로직 게이트 영역(16 또는 16A)의 다수의 로직 게이트들(20) 각각의 바디 터미널에 바디 바이어스 전압(VB)으로서 공급할 수 있다(S14).
바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 하이 레벨인 경우 제2바디 바이어스 전압(VB2)을 로직 게이트 영역(16 또는 16A)의 다수의 로직 게이트들(20) 각각의 바디 터미널에 바디 바이어스 전압(VB)으로서 공급할 수 있다(S16).
다른 실시 예로서 바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 하이 레벨인 경우 제1바디 바이어스 전압(VB1)을 선택하고, 로우 레벨인 경우 제2바디 바이어스 전압(VB2)을 선택할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 장치의 바디 바이어스 전압 제어 방법의 플로우차트이다. 도 1, 도 4 및 도 14를 참조하면, 게이팅 회로(12)는 인에이블 신호(EN)에 따라 클락 신호(CLK)를 게이팅한다(S20).
실시 예에 따라 바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀 (30)은 인에이블 신호(EN)의 레벨이 하이 레벨인지 로우 레벨인지 판단한다(S21).
바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 로우 레벨인 경우 리버스 바디 바이어스(reverse body bias (RBB)) 전압을 로직 게이트 영역(16 또는 16A)의 다수의 로직 게이트들(20) 각각의 바디 터미널에 바디 바이어스 전압(VB)으로서 공급할 수 있다(S22).
바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 하이 레벨인 경우 포워드 바디 바이어스(forward body biasing (FBB)) 전압 또는 기본적인 바디 바이어스 전압을 로직 게이트 영역(16 또는 16A)의 다수의 로직 게이트들(20) 각각의 바디 터미널에 바디 바이어스 전압(VB)으로서 공급할 수 있다(S23).
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다. 도 7, 도 8, 도 9, 및 도 15를 참조하면, 게이팅 회로(12)는 인에이블 신호(EN)에 따라 클락 신호(CLK)를 게이팅한다(S30).
위상 조절 회로(50)는 인에이블 신호(EN)의 위상을 지연시켜 상기 위상을 조절할 수 있다(S31). 실시 예에 따라 바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)에서 위상 변경된 인에이블 신호(ENP)에 따라 바디 바이어스 전압을 조절할 수 있다(S32).
도 16은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 바디-바이어스 전압 제어 방법의 플로우차트이다. 도 1, 도 4, 도 6, 및 도 16을 참조하면, 바디 바이어스 전압 발생기(40)는 제1바디 바이어스 전압(VB1)과 제2바디 바이어스 전압 (VB2)을 발생한다(S40).
실시 예에 따라 바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀 (30)은 인에이블 신호(EN)의 레벨이 하이 레벨인지 로우 레벨인지 판단할 수 있다(S41).
바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 로우 레벨인 경우 제1바디 바이어스 전압(VB1)을 로직 게이트 영역(16 또는 16A)의 다수의 로직 게이트들(20) 각각의 바디 터미널에 바디 바이어스 전압(VB)으로서 공급할 수 있다(S42).
바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 하이 레벨인 경우 제2바디 바이어스 전압(VB2)을 로직 게이트 영역(16 또는 16A)의 다수의 로직 게이트들(20) 각각의 바디 터미널에 바디 바이어스 전압(VB)으로서 공급할 수 있다(S43).
다른 실시 예로서 바디 바이어스 전압 조절 회로(14) 또는 각 바디 터미널 셀(30)은 인에이블 신호(EN)의 레벨이 하이 레벨인 경우 제1바디 바이어스 전압(VB1)을 선택하고, 로우 레벨인 경우 제2바디 바이어스 전압(VB2)을 선택할 수 있다.
도 17은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 일 실시 예를 나타내는 블락도이다.
도 17을 참조하면, 도 1에 도시된 반도체 장치(10)가 반도체 시스템(100)에 구현되는 일 실시 예를 나타낸다. 반도체 시스템(100)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 태블릿(tablet) PC, PDA (personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
반도체 시스템(100)은 반도체 장치(10)와 상기 반도체 장치(10)의 동작을 제어할 수 있는 컨트롤러(150)를 포함한다. 컨트롤러(150)는 프로세서(110)의 제어에 따라 반도체 장치(10)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
반도체 장치(10)에 프로그램된 페이지 데이터는 프로세서(110) 및/또는 컨트롤러(150)의 제어에 따라 디스플레이(120)를 통하여 디스플레이될 수 있다.
무선 송수신기(130)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(130)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(110)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(110)는 무선 송수신기(130)로부터 출력된 신호를 처리하고 처리된 신호를 컨트롤러(150) 또는 디스플레이(120)로 전송할 수 있다. 컨트롤러(150)는 프로세서(110)에 의하여 처리된 신호를 반도체 장치(10)에 프로그램할 수 있다. 또한, 무선 송수신기(130)는 프로세서(110)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(140)는 프로세서(110)의 동작을 제어하기 위한 제어 신호 또는 프로세서(110)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(110)는 컨트롤러(150)로부터 출력된 데이터, 무선 송수신기 (130)로부터 출력된 데이터, 또는 입력 장치(140)로부터 출력된 데이터가 디스플레이(120)를 통하여 디스플레이될 수 있도록 디스플레이(120)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 장치(10)의 동작을 제어할 수 있는 컨트롤러(150)는 프로세서(110)의 일부로서 구현될 수 있고 또한 프로세서(110)와 별도의 칩으로 구현될 수 있다.
도 18은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 다른 실시 예를 나타내는 블락도이다. 도 18을 참조하면, 반도체 시스템(200)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
반도체 시스템(200)은 반도체 장치(10)와 상기 반도체 장치(10)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(240)를 포함한다.
프로세서(210)는 입력 장치(220)를 통하여 입력된 데이터에 따라 반도체 장치(10)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(210)는 반도체 시스템(200)의 전반적인 동작을 제어할 수 있고 컨트롤러(240)의 동작을 제어할 수 있다. 실시 예에 따라 반도체 장치(10)의 동작을 제어할 수 있는 컨트롤러(240)는 프로세서(210)의 일부로서 구현될 수 있고 또한 프로세서(210)와 별도의 칩으로 구현될 수 있다.
도 19는 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다. 도 19를 참조하면, 반도체 시스템(300)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 반도체 시스템(300)은 반도체 장치(10), 컨트롤러(310), 및 카드 인터페이스 (320)를 포함한다.
컨트롤러(310)는 반도체 장치(10)와 카드 인터페이스(320) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(320)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(320)는 호스트(330)의 프로토콜에 따라 호스트(330)와 컨트롤러(310) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(320)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(330)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
반도체 시스템(300)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(330)의 호스트 인터페이스(350)와 접속될 때, 호스트 인터페이스(350)는 마이크로프로세서(340)의 제어에 따라 카드 인터페이스(320)와 컨트롤러(310)를 통하여 반도체 장치(10)와 데이터 통신을 수행할 수 있다.
도 20은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 20을 참조하면, 반도체 시스템(400)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
반도체 시스템(400)은 반도체 장치(10)와 상기 반도체 장치(10)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 컨트롤러(440)를 포함한다.
반도체 시스템(400)의 이미지 센서(420)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(410) 또는 컨트롤러(440)로 전송된다. 프로세서(410)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 (430)를 통하여 디스플레이되거나 또는 컨트롤러(440)를 통하여 반도체 장치(10)에 저장될 수 있다.
또한, 반도체 장치(10)에 저장된 데이터는 프로세서(410) 또는 컨트롤러(440)의 제어에 따라 디스플레이(430)를 통하여 디스플레이된다.
실시 예에 따라 반도체 장치(10)의 동작을 제어할 수 있는 컨트롤러 (440)는 프로세서(410)의 일부로서 구현될 수 있고 또한 프로세서(410)와 별개의 칩으로 구현될 수 있다.
도 21은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다. 도 21을 참조하면, 반도체 시스템(500)은 반도체 장치(10) 및 상기 반도체 장치(10)의 동작을 제어할 수 있는 CPU(central processing unit; 510)를 포함한다.
반도체 시스템(500)은 CPU(510)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(550)를 포함한다. 메모리 장치(550)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
반도체 시스템(500)에 접속된 호스트(HOST)는 인터페이스(520)와 호스트 인터페이스(540)를 통하여 반도체 장치(10)와 데이터 통신을 수행할 수 있다.
CPU(510)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (530)은 인터페이스(520)를 통하여 반도체 장치(10)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(540)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(510)는 버스(501)를 통하여 인터페이스(520), ECC 블럭(530), 호스트 인터페이스(540), 및 메모리 장치(550) 사이에서 데이터 통신을 제어할 수 있다.
반도체 시스템(500)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 22는 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 또 다른 실시 예를 나타내는 블락도이다. 도 22를 참조하면, 반도체 시스템(600)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다.
반도체 시스템(600)은 다수의 반도체 장치들(10), 다수의 반도체 장치들(10) 각각의 데이터 처리 동작을 제어할 수 있는 컨트롤러(610), DRAM과 같은 휘발성 메모리 장치(630), 컨트롤러(610)와 호스트(640) 사이에서 주고받는 데이터를 휘발성 메모리 장치(630)에 저장하는 것을 제어하는 버퍼 매니저(620)를 포함할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10A, 10B, 10C, 10D : 반도체 장치 12 : 게이팅 회로
14 : 바디 바이어스 전압 조절 회로 14-2, 30-2 : 인버터
16A, 16B, 16C : 로직 게이트 영역 18 : 동기소자
20 : 로직 게이트 22, 22A : 바디 터미널 네트워크
22-1, 22-2, 22-3, 22-4 : 바디 터미널 22-5, 22-6 : 컨택
24, 30 : 바디 터미널 셀 26-1, 26-2 : 로직 게이트
26-3 : 웰 26-4 : 기판
28-1, 28-2 : 연결선 32-1, 32-2 : 전압 공급선
40 : 바디 바이어스 전압 발생기 50 : 위상 조절 회로
100, 200, 300, 400, 500, 600 : 반도체 시스템

Claims (10)

  1. 로직 게이트 영역에 구현된 동기 소자로 공급되는 클락 신호를 인에이블 신호에 따라 게이팅하는 단계; 및
    상기 로직 게이트 영역에 구현된 다수의 로직 게이트들 각각의 바디 터미널로 공급되는 바디-바이어스 전압을 상기 인에이블 신호에 따라 조절하는 단계를 포함하는 반도체 장치의 바디-바이어스 전압 제어 방법.
  2. 제1항에 있어서, 상기 조절하는 단계는,
    상기 인에이블 신호의 위상을 조절하고 위상 조절된 인에이블 신호에 따라 상기 각각의 바디 터미널로 공급되는 상기 바디-바이어스 전압을 조절하는 반도체 장치의 바디-바이어스 전압 제어 방법.
  3. 제1항에 있어서, 상기 조절하는 단계는,
    상기 인에이블 신호가 하이 레벨과 로우 레벨 중에서 어느 하나일 때, 상기 각각의 바디-터미널로 역방향의 상기 바디-바이어스 전압을 공급하고,
    상기 인에이블 신호가 상기 하이 레벨과 상기 로우 레벨 중에서 다른 하나 일 때, 상기 각각의 바디-터미널로 순방향의 상기 바디-바이어스 전압을 공급하거나 또는 기본적인 상기 바디-바이어스 전압을 공급하는 반도체 장치의 바디-바이어스 전압 제어 방법.
  4. 제1항에 있어서, 상기 조절하는 단계는,
    다수의 바디-바이어스 전압들 중에서 상기 인에이블 신호에 따라 선택된 어느 하나의 바디-바이어스 전압을 상기 바디-바이어스 전압으로서 공급하는 반도체 장치의 바디-바이어스 전압 제어 방법.
  5. 제1항에 있어서, 상기 조절하는 단계는,
    상기 인에이블 신호와 프로그래머블 메모리를 이용하여 상기 바디-바이어스 전압을 조절하는 반도체 장치의 바디-바이어스 전압 제어 방법.
  6. 동기 소자와 다수의 로직 게이트들이 구현된 로직 게이트 영역;
    상기 동기 소자로 공급되는 클락 신호를 인에이블 신호에 따라 게이팅하는 게이팅 회로; 및
    상기 인에이블 신호에 따라, 상기 다수의 로직 게이트들 각각의 바디 터미널로 공급되는 바디-바이어스 전압을 조절하는 전압 조절 회로를 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 전압 조절 회로는,
    다수의 바디-바이어스 전압들 중에서 상기 인에이블 신호에 따라 선택된 어느 하나의 바디-바이어스 전압을 상기 각각의 바디 터미널로 공급하는 반도체 장치.
  8. 제6항에 있어서, 상기 전압 조절 회로는,
    상기 로직 게이트 영역에 구현된 반도체 장치.
  9. 제6항에 있어서, 상기 전압 조절 회로는,
    상기 인에이블 신호가 하이 레벨과 로우 레벨 중에서 어느 하나일 때, 상기 각각의 바디-터미널로 역방향의 상기 바디-바이어스 전압을 공급하고,
    상기 인에이블 신호가 상기 하이 레벨과 상기 로우 레벨 중에서 다른 하나일 때, 상기 각각의 바디-터미널로 순방향의 상기 바디-바이어스 전압을 공급하거나 또는 기본적인 상기 바디-바이어스 전압을 공급하는 반도체 장치.
  10. 제6항에 있어서, 상기 반도체 장치는,
    상기 전압 조절 회로로 공급되는 상기 인에이블 신호의 위상을 조절하기 위한 위상 조절 회로를 더 포함하는 반도체 장치.
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