JP5559116B2

JP5559116B2 - 信号出力回路

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Publication number: JP5559116B2
Application number: JP2011200510A
Authority: JP
Inventors: メイリャンリム
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-09-14
Filing date: 2011-09-14
Publication date: 2014-07-23
Anticipated expiration: 2031-09-14
Also published as: CN103001626A; US8729926B2; US20130063204A1; CN103001626B; JP2013062719A

Description

本発明の実施形態は、信号出力回路に関する。

無線通信用の受信機などでは、高周波の受信信号（ＲＦ信号）と局部発振信号（ＬＯ信号）を混合して中間周波数信号（ＩＦ信号）を出力するミキサ回路が用いられる。ＭＯＳトランジスタを用いたミキサ回路としては、ギルバートセルと呼ばれる構成がよく知られている。

このようなミキサ回路から出力されるＩＦ信号を外部へ出力する場合、ミキサ回路の後段に信号出力回路が接続される。このとき、例えば外部に接続される負荷を低インピーダンスで駆動する必要がある場合、信号出力回路の出力段には、出力インピーダンスが低いソースフォロワ回路が用いられる。

出力段にソースフォロワ回路を用いる場合、その前段に、ゲート端子に一定の電圧が印加されるゲート接地型ＭＯＳトランジスタを接続することが行われる。その場合、ゲート接地型ＭＯＳトランジスタのソース端子に入力信号が入力され、そのドレイン端子が、ソースフォロワのＭＯＳトランジスタのゲート端子へ接続される。

このような接続の信号出力回路をＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）で構成する場合、通常、ゲート接地型およびソースフォロワのＮＭＯＳトランジスタのバックゲート端子は、接地電位（ＧＮＤ）端子に接続されている。そのため、それぞれぞれのＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）が高くなる。

ゲート接地型ＮＭＯＳトランジスタのＶｔｈが高いと、このＮＭＯＳトランジスタを導通させる入力信号の信号レベル範囲が狭くなる。その結果、ソースフォロワ回路から出力される出力信号のダイナミックレンジが狭くなる、という問題が生じる。

これを避けるためには、ＭＯＳトランジスタのＶｔｈを下げればよい。その手法の１つが、ＭＯＳトランジスタのサイズを大きくすることである。しかし、サイズを大きくすると、必然的に寄生容量が増加し、ＭＯＳトランジスタの動作速度が低下する。その結果、出力信号の周波数特性が劣化する、という問題が発生する。

特開２００２−１２４８３４号公報

本発明が解決しようとする課題は、広いダイナミックレンジと良好な周波数特性を得ることができる信号出力回路を提供することにある。

実施形態の信号出力回路は、ゲート端子へ一定の電圧が印加され、ソース端子へ入力信号が印加されるゲート接地型の第１のＭＯＳトランジスタと、ゲート端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、ソース端子から出力信号が出力されるソースフォロワである第２のＭＯＳトランジスタとを備える。この信号出力回路は、バックゲートバイアス生成部が、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのバックゲート端子へ印加する共通のバックゲートバイアス電圧を生成する。前記バックゲートバイアス電圧は、前記第１のＭＯＳトランジスタの最小ドレイン電圧から前記第１のＭＯＳトランジスタの基板−ドレイン間の寄生ダイオードの順方向電圧を差し引いた電圧である。

第１の実施形態の信号出力回路の構成の例を示す回路図。第１の実施形態の信号出力回路のバックゲートバイアス電圧の設定を説明するための図。第１の実施形態の信号出力回路のＭＯＳトランジスタの閾値および寄生ダイオードの順方向電圧の温度特性のシミュレーション結果の例を示す図。第２の実施形態の信号出力回路の構成の例を示す回路図。第３の実施形態の信号出力回路の構成の例を示す回路図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施形態の信号出力回路の構成の例を示す回路図である。

本実施形態の信号出力回路は、ゲート端子へ一定のゲート電圧Ｖｇが印加され、ソース端子へ入力信号ＩＮが印加されるゲート接地型のＮＭＯＳトランジスタ１（第１のＭＯＳトランジスタ）と、ゲート端子がＭＯＳトランジスタ１のドレイン端子に接続され、ソース端子から出力信号ＯＵＴが出力されるソースフォロワであるＮＭＯＳトランジスタ２（第２のＭＯＳトランジスタ）と、ＮＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２のバックゲート端子へ印加する共通のバックゲートバイアス電圧Ｖｂを生成するバックゲートバイアス生成部３と、を備える。

ここで、ＮＭＯＳトランジスタ１のドレイン端子には、電源電圧線ＶＤＤに接続された負荷Ｚ１が接続されている。また、ＮＭＯＳトランジスタ２は、ドレイン端子が電源電圧線ＶＤＤに接続され、ソース端子が電流源Ｉ１に接続されている。

本実施形態では、ＮＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２に共通に、バックゲートバイアス電圧Ｖｂが印加されている。

ＮＭＯＳトランジスタは、バックゲートバイアス電圧Ｖｂを高くするほど、閾値電圧が低下する。その閾値電圧の変化分をΔＶｔｈとすると、ΔＶｔｈは、
ΔＶｔｈ＝γ（√（２φ_Ｆ−Ｖｂ）−√（２φ_Ｆ））
と表わされる。ただし、γ：基板バイアス効果係数、φ_Ｆ：フェルミポテンシャル
しかし、基板とソースあるいはドレイン間には寄生ダイオードが形成されている。そのため、バックゲートバイアス電圧Ｖｂが寄生ダイオードの順方向電圧以上であると、寄生ダイオードに順方向バイアスが印加されることになり、寄生ダイオードに電流が流れてしまう。

そこで、本実施形態では、バックゲートバイアス電圧Ｖｂは、ＮＭＯＳトランジスタ１の寄生ダイオードおよびＮＭＯＳトランジスタ２の寄生ダイオードがともに順方向バイアスにならない範囲で、できるだけ高く設定される。このバックゲートバイアス電圧Ｖｂの設定電圧について、図２を用いて説明する。

図２は、図１の回路に、ＮＭＯＳトランジスタ１の基板−ドレイン間の寄生ダイオードＤ１と、ＮＭＯＳトランジスタ２の基板−ソース間の寄生ダイオードＤ２と、ＮＭＯＳトランジスタ１の基板−ソース間の寄生ダイオードＤ３とを表記したものである。なお、説明の便宜上、ここでは、ＮＭＯＳトランジスタ１のバックゲートバイアス電圧をＶｂ１、ＮＭＯＳトランジスタ２のバックゲートバイアス電圧をＶｂ２と表わしている。

いま、ＮＭＯＳトランジスタ１のドレイン端子の最小電圧をＶｄ１，ｍｉｎ、寄生ダイオードＤ１の順方向電圧をＶｆ１ｍａｘと表わすと、寄生ダイオードＤ１がオンしないためには、ＮＭＯＳトランジスタ１のバックゲートバイアス電圧Ｖｂ１を、
Ｖｂ１＝Ｖｄ１，ｍｉｎ−Ｖｆ１ｍａｘ・・・（１）
と設定する必要がある。

一方、ＮＭＯＳトランジスタ１のドレイン端子の電圧がＶｄ１，ｍｉｎのとき、ＮＭＯＳトランジスタ２のソース端子の電圧Ｖｓ２，ｍｉｎは、ＮＭＯＳトランジスタ２の閾値をＶｔｈ２と表わすと、
Ｖｓ２，ｍｉｎ＝Ｖｄ１，ｍｉｎ−Ｖｔｈ２・・・（２）
と表わされる。

また、ＮＭＯＳトランジスタ２の基板−ソース間電圧をＶｆ２と表わすと、
Ｖｆ２＝Ｖｂ２−Ｖｓ２，ｍｉｎ・・・（３）
と表わされる。そこで、この式（３）に、式（２）を代入すると、
Ｖｆ２＝Ｖｂ２−Ｖｄ１，ｍｉｎ＋Ｖｔｈ２・・・（４）
ここで、本実施形態では、Ｖｂ２＝Ｖｂ１（＝Ｖｂ）であるので、式（４）に式（１）を代入すると、
Ｖｆ２＝Ｖｄ１，ｍｉｎ−Ｖｆ１ｍａｘ−Ｖｄ１，ｍｉｎ＋Ｖｔｈ２
＝Ｖｔｈ２−Ｖｆ１ｍａｘ・・・（５）
と表わされる。

そこで、例えば不純物濃度を調整して、ＮＭＯＳトランジスタ２の閾値Ｖｔｈ２を、寄生ダイオードＤ１の順方向電圧Ｖｆ１ｍａｘにほぼ等しくなるように、
Ｖｔｈ２≒Ｖｆ１ｍａｘ・・・（６）
と設定すると、式（５）より、ＮＭＯＳトランジスタ２の基板−ソース間電圧Ｖｆ２は、
Ｖｆ２≒０・・・（７）
となる。

Ｓｉ（シリコン）基板の場合、寄生ダイオードの順方向電圧は約０．７Ｖであるので、Ｖｆ２≒０であれば、寄生ダイオードＤ２はオンしない。

図３に、上述のように設定したときの、ＮＭＯＳトランジスタ２の閾値Ｖｔｈ２と、寄生ダイオードＤ１の順方向電圧Ｖｆ１ｍａｘの温度特性を、シミュレーション結果で示す。

図３に示すように、温度が１００°Ｃ程度まで変化しても、（Ｖｔｈ２−Ｖｆ１ｍａｘ）＜０．２Ｖ程度であるので、通常の動作温度範囲内で、寄生ダイオードＤ２がオンすることはない。

次に、ＮＭＯＳトランジスタ１のゲート端子へ印加するゲート電圧Ｖｇの設定について説明する。

ＮＭＯＳトランジスタ１の基板−ソース間の寄生ダイオードＤ３がオンしないためには、
ＮＭＯＳトランジスタ１のソース端子の電圧Ｖｓ１を、最小でも
Ｖｓ１≒Ｖｂ１・・・（８）
と設定する必要がある。

ここで、ＮＭＯＳトランジスタ１の閾値をＶｔｈ１とすると、Ｖｓ１は、
Ｖｓ１＝Ｖｇ−Ｖｔｈ１・・・（９）
と表わされる。すなわち、
Ｖｇ＝Ｖｓ１＋Ｖｔｈ１・・・（１０）
と表わされる。

そこで、この式（１０）に、式（８）を代入すると、
Ｖｇ≒Ｖｂ１＋Ｖｔｈ１・・・（１１）
となる。

本実施形態では、式（６）を満たすようにＮＭＯＳトランジスタ２の閾値Ｖｔｈ２を設定すれば、Ｖｂ１＝Ｖｂ２＝Ｖｂとすることができる。したがって、式（１１）は、
Ｖｇ≒Ｖｂ＋Ｖｔｈ１・・・（１２）
と表わされる。

すなわち、ＮＭＯＳトランジスタ１のゲート端子へ印加するゲート電圧Ｖｇを、式（１２）を満たすように設定すると、ＮＭＯＳトランジスタ１の基板−ソース間の寄生ダイオードＤ３をオンさせないことができる。

このような本実施形態によれば、寄生ダイオードがオンしない範囲でバックゲートバイアス電圧Ｖｂを高くすることができるので、ＮＭＯＳトランジスタ１および２の閾値を低下させることができ、出力信号のダイナミックレンジを広くすることができる。また、トランジスタサイズを大きくすることなく閾値を下げられるので、良好な周波数特性を得ることができる。さらに、温度が変化しても、ダイナミックレンジと周波数特性を維持することができる。

（第２の実施形態）
図４は、第２の実施形態の信号出力回路の構成の例を示す回路図である。

本実施形態の信号出力回路は、第１の実施形態の信号出力回路に、ＮＭＯＳトランジスタ１のゲート端子へ印加するゲート電圧Ｖｇを生成するゲート電圧生成部４を追加したものである。

ゲート電圧生成部４は、ＮＭＯＳトランジスタ１（Ｍ１）と同じ電気的特性を有するＮＭＯＳトランジスタＭ３を有している。したがって、ＮＭＯＳトランジスタＭ３の閾値は、ＮＭＯＳトランジスタ１の閾値Ｖｔｈ１と同じ値となる。また、製造バラツキや動作環境の変化により閾値Ｖｔｈ１が変動しても、それに追随して変動する。

このＮＭＯＳトランジスタＭ３は、ソース端子およびバックゲート端子にバックゲートバイアス電圧Ｖｂが印加され、ゲート端子がドレイン端子に接続されている。

したがって、ＮＭＯＳトランジスタＭ３のドレイン端子から出力される電圧は、バックゲートバイアス電圧ＶｂにＮＭＯＳトランジスタ１の閾値Ｖｔｈ１を加えた電圧、すなわち、式（１２）に示したゲート電圧Ｖｇとなる。

このような本実施形態によれば、ＮＭＯＳトランジスタ１の閾値Ｖｔｈ１が変動しても、その変動に応じたゲート電圧Ｖｇを、回路内部で自動的に生成することができる。

（第３の実施形態）
図５は、第３の実施形態の信号出力回路の構成の例を示す回路図である。本実施形態は、第２の実施形態の信号出力回路の応用例を示すものである。ここでは、本実施形態の信号出力回路１０へ、ミキサ回路１００から出力される中間周波数信号（ＩＦ信号）が入力される例を示す。

ミキサ回路１００は、いわゆるギルバートセルであり、ＮＭＯＳトランジスタＭ１１、Ｍ１２で構成される差動対およびＮＭＯＳトランジスタＭ１３、Ｍ１４で構成される差動対に局部発振信号（ＬＯ信号）が入力され、ＮＭＯＳトランジスタＭ１５、Ｍ１６で構成される差動対に高周波の受信信号（ＲＦ信号）が入力される。ミキサ回路１００は、ＲＦ信号とＬＯ信号の乗算を行い、中間周波数信号（ＩＦ信号）を出力する。

このミキサ回路１００から出力されたＩＦ信号が、信号出力回路１０へ入力される。なお、この場合、ＩＦ信号が差動信号であるので、信号出力回路１０は、第２の実施形態の信号出力回路のＮＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２のトランジスタ対を２組有する。

すなわち、信号出力回路１０は、差動のＩＦ信号の一方の信号が入力されるＮＭＯＳトランジスタ１ＡおよびＮＭＯＳトランジスタ２Ａと、差動のＩＦ信号のもう一方の信号が入力されるＮＭＯＳトランジスタ１ＢおよびＮＭＯＳトランジスタ２Ｂと、バックゲートバイアス生成部３と、ゲート電圧生成部４と、を備える。

バックゲートバイアス生成部３は、ＮＭＯＳトランジスタ１Ａ、２Ａ、１Ｂ、２Ｂに、共通のバックゲートバイアス電圧Ｖｂを印加する。

ゲート電圧生成部４は、ＮＭＯＳトランジスタ１Ａ、１Ｂに、ゲート電圧Ｖｇを印加する。

ＮＭＯＳトランジスタ２Ａのソース端子およびＮＭＯＳトランジスタ２Ｂのソース端子から、差動のＩＦ出力信号が出力される。

このような本実施形態によれば、ミキサ回路１００から出力されるＩＦ信号を、ダイナミックレンジが広く、周波数特性が良好な、ＩＦ出力信号として出力することができる。

以上説明した少なくとも１つの実施形態の信号出力回路によれば、広いダイナミックレンジと良好な周波数特性を得ることができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２ＮＭＯＳトランジスタ
３バックゲートバイアス生成部
４ゲート電圧生成部
１０信号出力回路

Claims

ゲート端子へ一定の電圧が印加され、ソース端子へ入力信号が印加されるゲート接地型の第１のＭＯＳトランジスタと、
ゲート端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、ソース端子から出力信号が出力されるソースフォロワである第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタのバックゲート端子へ印加する共通のバックゲートバイアス電圧を生成するバックゲートバイアス生成部と
を備え、
前記バックゲートバイアス電圧が、
前記第１のＭＯＳトランジスタの最小ドレイン電圧から前記第１のＭＯＳトランジスタの基板−ドレイン間の寄生ダイオードの順方向電圧を差し引いた電圧である
ことを特徴とする信号出力回路。
前記第２のＭＯＳトランジスタの閾値電圧が、
前記第１のＭＯＳトランジスタの前記基板−ドレイン間の寄生ダイオードの前記順方向電圧に等しくなるように設定されている
ことを特徴とする請求項１に記載の信号出力回路。
前記第１のＭＯＳトランジスタの前記ゲート端子へ印加される前記一定の電圧が、
前記バックゲートバイアス電圧に前記第１のＭＯＳトランジスタの閾値電圧を加えた電圧である
ことを特徴とする請求項２に記載の信号出力回路。
前記第１のＭＯＳトランジスタの前記ゲート端子へ印加する電圧を生成するゲート電圧生成部をさらに備え、
前記ゲート電圧生成部が、
前記第１のＭＯＳトランジスタと同じ電気敵的特性を有する第３のＭＯＳトランジスタを有し、
前記第３のＭＯＳトランジスタが、
ソース端子およびバックゲート端子が、前記バックゲートバイアス生成部に接続されて前記バックゲートバイアス電圧の供給を受け、
ゲート端子が、電圧源に接続されたドレイン端子に接続され、
前記ドレイン端子が、前記第１のＭＯＳトランジスタの前記ゲート端子に接続される
ことを特徴とする請求項２に記載の信号出力回路。